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半导体装置和形成半导体装置的方法

阅读：359发布：2020-05-08

专利汇可以提供半导体装置和形成半导体装置的方法专利检索，专利查询，专利分析的服务。并且提供了一种半导体装置和一种形成该半导体装置的方法。所述方法包括在下结构上形成模制结构，模制结构具有交替地且重复地堆叠的层间绝缘层和栅极层。栅极层中的每个由顺序堆叠的第一层、第二层和第三层形成。第一层和第三层包括第一材料，第二层包括具有与第一材料的蚀刻选择性不同的蚀刻选择性的第二材料。形成为穿过模制结构的孔暴露层间绝缘层的侧表面和栅极层的侧表面。以与第一材料的蚀刻速度不同的第二材料的蚀刻速度来蚀刻由孔暴露的栅极层，以建立凹进区域。，下面是半导体装置和形成半导体装置的方法专利的具体信息内容。

权利要求

1.一种制造半导体装置的方法，所述方法包括下述步骤：
在下结构上形成模制结构，所述模制结构包括交替地且重复地堆叠的层间绝缘层和栅极层，所述栅极层中的每个由顺序堆叠的第一层、第二层和第三层形成，所述第一层和所述第三层包括第一材料，所述第二层包括具有与所述第一材料的蚀刻选择性不同的蚀刻选择性的第二材料；
通过形成穿过所述模制结构的孔暴露所述层间绝缘层的第一侧表面和所述栅极层的第一侧表面；
将所述孔形成为延伸孔，所述将所述孔形成为所述延伸孔的步骤包括通过执行其中所述第二材料的蚀刻速度不同于所述第一材料的蚀刻速度的蚀刻工艺部分蚀刻由所述孔暴露的所述栅极层来形成凹进区域；以及
在所述延伸孔中形成存储器垂直结构。
2.根据权利要求1所述的方法，其中，所述蚀刻工艺是其中所述第二材料的所述蚀刻速度比所述第一材料的所述蚀刻速度慢的蚀刻工艺。
3.根据权利要求1所述的方法，其中：
所述第一材料和所述第二材料由氮化硅形成，并且
所述第二材料中的硅含量高于所述第一材料中的硅含量。
4.根据权利要求1所述的方法，其中，所述第二材料由与所述第一材料不同的材料形成。
5.根据权利要求1所述的方法，其中，所述第一层的厚度等于所述第三层的厚度。
6.根据权利要求5所述的方法，其中，所述第二层的厚度大于所述第一层和所述第三层中的每个的所述厚度。
7.根据权利要求5所述的方法，其中，所述第二层的厚度等于所述第一层和所述第三层中的每个的所述厚度。
8.根据权利要求1所述的方法，其中，所述形成所述存储器垂直结构的步骤包括：
在所述延伸孔的侧壁上形成第一介电层，
在通过部分蚀刻所述栅极层形成的所述凹进区域中形成数据存储图案，以及顺序地形成覆盖所述第一介电层和所述数据存储图案的第二介电层和沟道半导体层。
9.根据权利要求1所述的方法，所述方法还包括下述步骤：
通过形成穿过所述模制结构的分离沟槽暴露所述层间绝缘层的第二侧表面和所述栅极层的第二侧表面；
通过去除由所述分离沟槽暴露的所述栅极层来形成暴露所述存储器垂直结构的侧表面的空的空间；
在所述空的空间中形成栅极图案；以及
在所述分离沟槽中形成分离结构。
10.根据权利要求9所述的方法，其中，所述形成所述栅极图案的步骤包括顺序地形成覆盖所述空的空间的内壁的第一材料层和填充所述空的空间的第二材料层。
11.一种制造半导体装置的方法，所述方法包括下述步骤：
在下结构上形成模制结构，所述模制结构包括交替地且重复地堆叠的层间绝缘层和栅极层，所述栅极层中的每个由顺序堆叠的第一层、第二层和第三层形成，所述第一层和所述第三层由第一材料形成，所述第二层由具有与所述第一材料的蚀刻选择性不同的蚀刻选择性的第二材料形成；
形成穿过所述模制结构的孔；
通过使用第一蚀刻工艺部分蚀刻由所述孔暴露的所述栅极层来形成凹进区域，所述孔形成为包括所述凹进区域的延伸孔；
在所述延伸孔中形成存储器垂直结构；
形成穿过所述模制结构的分离沟槽；
通过使用第二蚀刻工艺去除由所述分离沟槽暴露的所述栅极层来形成暴露所述存储器垂直结构的侧表面的空的空间，在所述第二蚀刻工艺中，与所述第一蚀刻工艺相比，用于蚀刻所述栅极层的蚀刻速度相对快；以及
在所述空的空间中形成栅极图案。
12.根据权利要求11所述的方法，其中，所述第一蚀刻工艺是其中所述第二材料的蚀刻速率低于所述第一材料的蚀刻速率的蚀刻工艺。
13.根据权利要求11所述的方法，其中，所述形成所述存储器垂直结构的步骤包括：
在所述延伸孔的侧壁上形成第一电介质；
在所述第一电介质上形成填充所述凹进区域的数据存储图案；以及
顺序形成覆盖所述第一电介质和所述数据存储图案的第二电介质和沟道半导体层。
14.根据权利要求13所述的方法，其中，所述形成所述栅极图案的步骤包括：
形成覆盖所述空的空间中的每个的内壁的第一材料层；以及
形成填充所述空的空间中的每个的第二材料层。
15.一种半导体装置，所述半导体装置包括：
堆叠结构，设置在下结构上，并且包括层间绝缘层和位于所述层间绝缘层之间的单元栅极图案；以及
存储器垂直结构，穿过所述堆叠结构，其中：
所述存储器垂直结构包括位于与所述单元栅极图案的水平相同的水平上的第一部分和位于与所述层间绝缘层的水平相同的水平上并且具有比所述第一部分的宽度小的宽度的第二部分，
所述存储器垂直结构包括顺序设置在所述单元栅极图案的侧表面上并在所述层间绝缘层的侧表面上延伸的第一介电层、第二介电层和沟道半导体层，
所述第一介电层和所述第二介电层在所述单元栅极图案的所述侧表面上彼此分隔开，同时在所述层间绝缘层的所述侧表面上彼此接触，
所述存储器垂直结构还包括数据存储图案，所述数据存储图案设置在所述第一介电层与所述第二介电层之间，同时设置在所述存储器垂直结构的所述第一部分中，并且所述单元栅极图案包括在所述单元栅极图案中沿朝向所述存储器垂直结构的方向突出的突出部分。
16.根据权利要求15所述的半导体装置，其中，所述数据存储图案包括与所述突出部分相对的凹进部分。
17.根据权利要求15所述的半导体装置，其中：
所述数据存储图案包括具有非对称结构的第一侧表面和第二侧表面，
所述数据存储图案的所述第一侧表面与所述第一介电层接触，同时与所述单元栅极图案相对，并且
所述数据存储图案的所述第二侧表面与所述第二介电层接触，同时与所述第一侧表面相对。
18.一种半导体装置，所述半导体装置包括：
堆叠结构，设置在下结构上，并且包括交替地且重复地堆叠的层间绝缘层和单元栅极图案；以及
存储器垂直结构，设置在所述下结构上并在垂直于所述下结构的上表面的竖直方向上延伸，其中：
所述存储器垂直结构包括与所述单元栅极图案的侧表面相对的第一部分和与所述层间绝缘层的侧表面相对的第二部分，
所述存储器垂直结构包括第一介电层、第二介电层和沟道半导体层，所述第一介电层、所述第二介电层和所述沟道半导体层在所述第一部分中顺序地堆叠在所述单元栅极图案的侧表面上，并延伸到所述第二部分中，
所述存储器垂直结构还包括在所述第一部分中设置在所述第一介电层与所述第二介电层之间的数据存储图案，
所述单元栅极图案中的每个包括第一材料层和第二材料层，
所述第一材料层在所述第二材料层与所述层间绝缘层之间延伸，同时置于所述第二材料层与所述存储器垂直结构之间，
所述第一材料层具有比所述第一介电层的厚度薄的厚度，
所述数据存储图案中的每个包括在所述竖直方向上与所述层间绝缘层叠置的叠置部分和在所述竖直方向上不与所述层间绝缘层叠置的非叠置部分，
所述叠置部分在水平方向上的长度大于所述非叠置部分在所述水平方向上的长度，并且
所述水平方向是平行于所述下结构的所述上表面的方向。
19.根据权利要求18所述的半导体装置，其中，所述第一介电层在所述存储器垂直结构的所述第一部分中覆盖所述数据存储图案的上表面和所述数据存储图案的下表面，延伸到所述存储器垂直结构的所述第二部分中，并且与所述第二介电层接触。
20.根据权利要求18所述的半导体装置，其中，所述数据存储图案中的每个包括在所述存储器垂直结构的所述第一部分中沿朝向所述单元栅极图案的方向凸出的部分。

说明书全文

半导体装置和形成半导体装置的方法

[0001] 本申请要求于2018年10月19日在韩国知识产权局提交的第10-2018-0125403号韩国专利申请的优先权的权益，该韩国专利申请的公开内容通过引用全部包含于此。

技术领域

[0002] 本公开涉及一种半导体装置，更具体地，涉及一种半导体装置和一种形成该半导体装置的方法。

背景技术

[0003] 为了提高产品的价格竞争力，对提高半导体装置的集成度的需求日益增长。为了提高半导体装置的集成度，已经开发了一种半导体装置，该半导体装置包括在垂直于半导体基底的上表面的方向上彼此堆叠同时分隔开的栅极。随着栅极的堆叠数目的增加，与栅极相对的数据存储区域之间的干扰也会增加。发明内容

[0004] 本公开的一个方面提供了一种能够提高集成度的半导体装置。

[0005] 本公开的一个方面是提供了一种形成能够提高集成度的半导体装置的方法。

[0006] 根据本公开的一个方面，提供了一种形成半导体装置的方法。形成半导体装置的方法包括下述步骤：在下结构上形成模制结构，模制结构包括交替地且重复地堆叠的层间绝缘层和栅极层，栅极层中的每个由顺序堆叠的第一层、第二层和第三层形成，第一层和第三层包括第一材料，第二层包括具有与第一材料的蚀刻选择性不同的蚀刻选择性的第二材料；通过形成穿过模制结构的孔暴露层间绝缘层的侧表面和栅极层的侧表面；将孔形成为延伸孔，将孔形成为延伸孔的步骤包括通过执行其中第二材料的蚀刻速度不同于第一材料的蚀刻速度的蚀刻工艺部分蚀刻由孔暴露的栅极层来形成凹进区域；以及在延伸孔中形成存储器垂直结构。

[0007] 根据本公开的一个方面，提供了一种形成半导体装置的方法。形成半导体装置的方法包括：在下结构上形成模制结构，模制结构包括交替地且重复地堆叠的层间绝缘层和栅极层，栅极层中的每个由顺序堆叠的第一层、第二层和第三层形成，第一层和第三层由相同的第一材料形成，第二层由具有与第一材料的蚀刻选择性不同的蚀刻选择性的第二材料形成；形成穿过模制结构的孔；通过使用第一蚀刻工艺部分蚀刻由孔暴露的栅极层来形成凹进区域，孔形成为包括凹进区域的延伸孔；在延伸孔中形成存储器垂直结构；形成穿过模制结构的分离沟槽；通过使用第二蚀刻工艺去除由分离沟槽暴露的栅极层来形成暴露存储器垂直结构的侧表面的空的空间，在第二蚀刻工艺中，与第一蚀刻工艺相比，用于蚀刻栅极层的蚀刻速度相对快；以及在空的空间中形成栅极图案。

[0008] 根据本公开的一个方面，提供了一种形成半导体装置的方法。所述形成半导体装置的方法包括：形成模制结构，模制结构包括层间绝缘层和位于层间绝缘层之间的栅极层，栅极层包括具有彼此不同的蚀刻选择性的部分；形成暴露层间绝缘层和栅极层同时穿过模制结构的孔；通过部分蚀刻由孔暴露的栅极层来形成凹进区域，孔形成为延伸孔；以及在延伸孔中形成存储器垂直结构。

[0009] 根据本公开的一个方面，提供了一种半导体装置。所述半导体装置包括：堆叠结构，位于下结构上；以及存储器垂直结构，在下结构上沿垂直于下结构的上表面的竖直方向延伸。堆叠结构包括层间绝缘层和位于层间绝缘层之间的单元栅极图案。存储器垂直结构包括与单元栅极图案相对的第一部分以及具有比第一部分的宽度小的宽度同时与层间绝缘层相对的第二部分。存储器垂直结构包括第一介电层和第二介电层，第一介电层和第二介电层在第二部分中彼此接触，延伸到第一部分中并且在第一部分中彼此分隔开。存储器垂直结构还包括在第一部分中设置在第一介电层与第二介电层之间的数据存储图案，单元栅极图案具有包括弯曲形状的侧表面。

[0010] 根据本公开的一个方面，提供了一种半导体装置。所述半导体装置包括堆叠结构，该堆叠结构设置在下结构上并且包括层间绝缘层和位于层间绝缘层之间的单元栅极图案。存储器垂直结构穿过堆叠结构。存储器垂直结构包括第一部分和第二部分，第一部分位于与单元栅极图案的水平相同的水平上，第二部分位于与层间绝缘层的水平相同的水平上并且具有比第一部分的宽度小的宽度。存储器垂直结构包括第一介电层、第二介电层和沟道半导体层，第一介电层、第二介电层和沟道半导体层顺序地设置在单元栅极图案的侧表面上，并且在层间绝缘层的侧表面上延伸。第一介电层和第二介电层在单元栅极图案的侧表面上彼此分隔开，同时在层间绝缘层的侧表面上彼此接触。存储器垂直结构还包括数据存储图案，数据存储图案设置在第一介电层与第二介电层之间，同时设置在存储器垂直结构的第一部分中。单元栅极图案包括在单元栅极图案中沿朝向存储器垂直结构的方向突出的突出部分。

[0011] 根据本公开的一个方面，提供了一种半导体装置。所述半导体装置包括堆叠结构，该堆叠结构设置在下结构上并且包括交替地且重复地堆叠的层间绝缘层和单元栅极图案。存储器垂直结构设置在下结构上并在垂直于下结构的上表面的竖直方向上延伸。存储器垂直结构包括与单元栅极图案的侧表面相对的第一部分以及与层间绝缘层的侧表面相对的第二部分。存储器垂直结构包括第一介电层、第二介电层和沟道半导体层，第一介电层、第二介电层和沟道半导体层在第一部分中顺序地堆叠在单元栅极图案的侧表面上，并且延伸到第二部分中。存储器垂直结构还包括在第一部分中设置在第一介电层与第二介电层之间的数据存储图案。每个单元栅极图案包括第一材料层和第二材料层。第一材料层在第二材料层与层间绝缘层之间延伸，同时置于第二材料层与存储器垂直结构之间。第一材料层具有比第一介电层的厚度薄的厚度。数据存储图案中的每个包括在竖直方向上与层间绝缘层叠置的叠置部分和在竖直方向上不与层间绝缘层叠置的非叠置部分。叠置部分在水平方向上的长度大于非叠置部分在水平方向上的长度。水平方向是平行于下结构的上表面的方向。
附图说明

[0012] 通过下面结合附图进行的详细描述，本公开的以上和其它方面、特征和优点将被更清楚地理解，在附图中：

[0013] 图1是示出根据示例实施例的半导体装置的示意性框图；

[0014] 图2是概念性示出根据示例实施例的半导体装置的存储器阵列区的电路图；

[0015] 图3是示出根据示例实施例的半导体装置的示例的平面图；

[0016] 图4A和图4B是示出根据示例实施例的半导体装置的示例的剖视图；

[0017] 图5A至图5E是示出根据示例实施例的半导体装置的各种示例的局部放大剖视图；

[0018] 图6A是示出根据示例实施例的半导体装置的修改示例的剖视图；

[0019] 图6B是示出根据示例实施例的半导体装置的另一修改示例的剖视图；

[0020] 图6C是示出根据示例实施例的半导体装置的另一修改示例的剖视图；

[0021] 以及

[0022] 图7A至图13B是示出根据示例实施例的形成半导体装置的方法的示例的图。

具体实施方式

[0023] 将参照图1描述根据示例实施例的半导体装置的示例。图1是示出根据示例实施例的半导体装置的示意性框图。

[0024] 参照图1，根据示例实施例的半导体装置1可以包括存储器阵列区MA、行解码器3、页缓冲器4、列解码器5和控制电路6。存储器阵列区MA可以包括多个存储器块BLK1、BLK2、…BLKn。

[0025] 存储器阵列区MA中的存储器块BLK1、BLK2、…BLKn中的每个可以包括布置为多个行和多个列的存储器单元。包括在存储器阵列区MA中的存储器单元可以通过字线WL、至少一条共源极线CSL、串选择线SSL和至少一条接地选择线GSL电连接到行解码器3，并且可以通过位线BL电连接到页缓冲器4和列解码器5。

[0026] 在示例实施例中，在存储器单元之中，布置在同一行中的存储器单元可以连接到单条字线WL，布置在同一列中的存储器单元可以连接到单条位线BL。

[0027] 行解码器3可以共同连接到存储器块BLK1、BLK2、…BLKn，并且可以向根据块选择信号选择的存储器块BLK1、BLK2、…BLKn的字线WL提供驱动信号。例如，行解码器3可以从外部源接收地址信息ADDR，并且可以对已经接收到的地址信息ADDR进行解码，以确定提供给电连接到存储器块BLK1、BLK2、…BLKn的字线WL、共源极线CSL、串选择线SSL和接地选择线GSL的至少一部分的电压。

[0028] 页缓冲器4可以通过位线BL电连接到存储器阵列区MA。页缓冲器4可以连接到根据由列解码器5解码的地址选择的位线BL。页缓冲器4可以根据操作的模式临时存储将要存储在存储器单元中的数据，或者可以感测存储在存储器单元中的数据。例如，页缓冲器4可以在编程操作的模式期间用作写入驱动器电路，并且可以在读取操作模式期间用作读出放大器电路。页缓冲器4可以从控制逻辑接收电力(例如，电压或电流)，并且可以向已经被选择的位线BL提供电力。

[0029] 列解码器5可以在页缓冲器4与外部装置(例如，存储器控制器)之间提供数据传输路径。列解码器5可以对从外部源输入的地址进行解码，并且因此可以选择位线BL之中的一条位线。

[0030] 列解码器5可以共同连接到存储器块BLK1、BLK2、…BLKn，并且可以向根据块选择信号选择的存储器块BLK1、BLK2、…BLKn的位线BL提供数据信息。

[0031] 控制电路6可以控制半导体装置1的全部操作。控制电路6可以接收控制信号和外部电压，并且可以根据已经接收到的控制信号来操作。控制电路6可以包括用于使用外部电压产生内部操作所需的电压(例如，编程电压、读取电压、擦除电压等)的电压发生器。控制电路6可以响应于控制信号来控制读取操作、写入操作和/或擦除操作。

[0032] 参照图2，将描述图1中所示的设置在半导体装置1的存储器阵列区(图1的MA)中的电路的示例。图2是概念性示出存储器阵列区(图1中的MA)的电路图。

[0033] 参照图1和图2，根据示例实施例的半导体装置可以包括共源极线CSL、位线BL和设置在共源极线CSL与位线BL之间的多个单元串CSTR。共源极线CSL、位线BL和多个单元串CSTR可以设置在存储器阵列区MA中。

[0034] 多个单元串CSTR可以并联连接到位线BL中的相应的位线。多个单元串CSTR可以共同连接到共源极线CSL。多个单元串CSTR中的每个可以包括串联连接的下选择晶体管GST、存储器单元MCT和上选择晶体管SST。

[0035] 存储器单元MCT可以串联连接在下选择晶体管GST与上选择晶体管SST之间。每个存储器单元MCT可以包括能够存储数据的数据存储图案。

[0036] 上选择晶体管SST可以电连接到位线BL，下选择晶体管GST可以电连接到共源极线CSL。

[0037] 上选择晶体管SST可以设置为多个上选择晶体管，并且可以由串选择线SSL控制。存储器单元MCT可以由多条字线WL控制。

[0038] 下选择晶体管GST可以由接地选择线GSL控制。共源极线CSL可以公共连接到接地选择晶体管GST的源极。

[0039] 在示例中，上选择晶体管SST可以是串选择晶体管，而下选择晶体管GST可以是接地选择晶体管。

[0040] 接下来，参照图3至图5A，将描述根据示例实施例的半导体装置的示例。在图3至图5A中，图3是示出根据示例实施例的半导体装置的示例的平面图，图4A是示出沿图3的线I-I'截取的区域的剖视图，图4B是示出沿图3的线II-II'、线III-III'和线IV-IV'截取的区域的剖视图，图5A是示出由图4A的'A'表示的部分的局部放大图。

[0041] 参照图3、图4A、图4B和图5A，堆叠结构54可以设置在下结构10上。下结构10可以是可以由诸如硅等的半导体材料形成的基底。下结构10可以由掺杂的半导体材料(例如，N型硅或P型硅等)和导电材料(例如，钨等)中的一种或其组合形成。

[0042] 堆叠结构54可以包括层间绝缘层12和栅极图案52。栅极图案52可以堆叠在下结构10上，同时在垂直于下结构10的上表面10s的竖直方向Z上彼此分隔开。每个栅极图案52可以设置在层间绝缘层12之间。例如，层间绝缘层12和栅极图案52可以重复且交替地堆叠。层间绝缘层12可以由氧化硅形成。

[0043] 在示例中，栅极图案52可以包括下栅极图案52L、上栅极图案52U以及位于下栅极图案52L与上栅极图案52U之间的中间栅极图案52M。层间绝缘层12之中的最上面的层间绝缘层12U可以设置在上栅极图案52U上。

[0044] 栅极图案52可以在平行于下结构10的上表面10s的第一方向Y上延伸。使上栅极图案52U在第二方向X上分离的绝缘图案18可以设置在中间栅极图案52M上。绝缘图案18可以穿过最上面的层间绝缘层12U和上栅极图案52U。

[0045] 在竖直方向Z上延伸的存储器垂直结构40可以设置在下结构10上。存储器垂直结构40可以设置在穿过堆叠结构54的孔H中。

[0046] 存储器垂直结构40可以穿过栅极图案52和层间绝缘层12。可以提供具有与存储器垂直结构40的结构相同的结构的虚设垂直结构40d。虚设垂直结构40d可以穿过下栅极图案52L和中间栅极图案52M，并且可以穿过绝缘图案18。存储器垂直结构40可以穿过下栅极图案52L、中间栅极图案52M和上栅极图案52U。

[0047] 存储器垂直结构40中的每个可以包括第一部分W1和第二部分W2，第一部分W1位于与栅极图案52的水平相同的水平上同时穿过栅极图案52，第二部分W2位于与层间绝缘层12的水平相同的水平上同时穿过层间绝缘层12。在每个存储器垂直结构40中，每个第一部分W1可以具有比每个第二部分W2的宽度大的宽度。

[0048] 第一上绝缘层42可以设置在堆叠结构54上。可以设置穿过堆叠结构54和第一上绝缘层42的分离结构60。分离结构60可以在第一方向Y上延伸。

[0049] 在示例中，每个分离结构60可以包括分离图案58和位于分离图案58的侧表面上的间隔件56。间隔件56可以由例如氧化硅的绝缘材料形成。分离图案58可以由导电材料形成。

[0050] 第二上绝缘层62可以设置在第一上绝缘层42上。第一上绝缘层42和第二上绝缘层62可以由氧化硅形成。

[0051] 导线66可以设置在第二上绝缘层62上。在示例中，导线66可以是参照图1和图2描述的位线(图1和图2的BL)。

[0052] 可以设置用于将导线66电连接到存储器垂直结构40的接触插塞64。接触插塞64可以穿过第一上绝缘层42和第二上绝缘层62。

[0053] 每个栅极图案52可以包括第一材料层48和第二材料层50。第一材料层48可以覆盖第二材料层50的与存储器垂直结构40和虚设垂直结构40d相对的侧表面，同时覆盖第二材料层50的上表面50u和下表面50l。第一材料层48可以置于第二材料层50与存储器垂直结构40之间，并且可以在第二材料层50与层间绝缘层12之间延伸。

[0054] 在示例中，第一材料层48可以由介电材料形成，并且第二材料层50可以由导电材料形成。例如，第一材料层48可以由诸如氧化铝的电介质形成，第二材料层50可以由掺杂硅、金属氮化物(例如，TiN等)、金属(例如，Ti、W等)和金属-半导体化合物(例如，TiSi、WSi等)之中的一种或两种或者更多种导电材料形成。

[0055] 在另一示例中，第一材料层48和第二材料层50可以由不同的导电材料形成。例如，第一材料层48可以由金属氮化物形成，第二材料层50可以由金属形成。

[0056] 当第一材料层48由介电材料形成并且第二材料层50由导电材料形成时，栅极图案52的第二材料层50可以是栅电极50L、50M和50U。可选地，当第一材料层48和第二材料层50由导电材料形成时，栅极图案52可以是栅电极。

[0057] 在下文中，将主要描述其中第一材料层48可以由介电材料形成而第二材料层50可以由导电材料形成的示例。

[0058] 栅极图案52的第二材料层50可以是栅电极50L、50M和50U。例如，栅电极50L、50M和50U可以包括下栅电极50L、中间栅电极50M和上栅电极50U。下栅极图案52L可以包括下栅电极50L，中间栅极图案52M可以包括中间栅电极50M，上栅极图案52U可以包括上栅电极50U。

[0059] 在示例中，下栅电极50L可以是参照图1和图2描述的接地选择线GSL，上栅电极50U可以是参照图1和图2描述的串选择线SSL，中间栅电极50M可以是参照图1和图2描述的字线WL。

[0060] 在整个说明书中，可以是参照图1和图2描述的字线WL的中间栅电极50M可以被称为“单元栅电极”。在整个说明书中，包括可以是单元栅电极的中间栅电极50M的中间栅极图案52M可以被称为“单元栅极图案”。

[0061] 因此，尽管下面没有提及或解释，但是中间栅极图案52M可以用“单元栅极图案”代替并被描述，中间栅电极50M可以用“单元栅电极”代替并被描述。

[0062] 在整个说明书中，下栅电极50L可以被称为“下选择栅电极”、“接地选择栅电极”或“接地选择线”，上栅电极50U可以被称为“上选择栅电极”、“串选择栅电极”或“串选择线”。包括下栅电极50L的下栅极图案52L可以被称为“下选择栅极图案”，包括上栅电极50U的上栅极图案52U可以被称为“上选择栅极图案”。

[0063] 存储器垂直结构40中的每个可以包括第一介电层26、数据存储图案28、第二介电层30、沟道半导体层32、芯图案34和垫图案36。

[0064] 芯图案34可以由例如氧化硅的绝缘材料形成。芯图案34可以穿过栅极图案52。沟道半导体层32可以在芯图案34的侧表面上延伸，同时覆盖芯图案34的底表面。沟道半导体层32可以围绕芯图案34的外侧表面。沟道半导体层32可以由硅形成。垫图案36可以设置在沟道半导体层32和芯图案34上。垫图案36可以位于比上栅极图案52U的水平高的水平上。垫图案36可以由具有N型导电性的硅形成。

[0065] 第二介电层30可以设置在沟道半导体层32与堆叠结构54之间。第一介电层26可以设置在第二介电层30与堆叠结构54之间。第二介电层30可以是隧道介电层。第二介电层30可以包括氧化硅和/或掺杂杂质的氧化硅。

[0066] 第一介电层26可以是阻挡介电层。第一材料层48可以具有比第一介电层26的厚度薄的厚度。第一材料层48可以由具有比第一介电层26的介电常数高的介电常数的高k电介质形成。例如，第一介电层26可以由氧化硅形成，第一材料层48可以由具有比氧化硅的介电常数大的介电常数的高k电介质(诸如氧化铝)形成。

[0067] 在每个存储器垂直结构40中，设置在第一部分W1中的数据存储图案28可以在竖直方向Z上彼此分隔开，并且可以设置在第一介电层26与第二介电层30之间。

[0068] 每个数据存储图案28可以包括在竖直方向Z上与层间绝缘层12叠置的叠置部分28ia和在竖直方向Z上不与层间绝缘层12叠置的非叠置部分28oa。叠置部分28ia可以被称为内部区域，而非叠置部分28oa可以被称为外部区域。

[0069] 在存储器垂直结构40中的每个中，第一介电层26、第二介电层30和沟道半导体层32可以顺序地设置在中间栅极图案52M的由孔H暴露的侧表面50a1和50a2上，并且可以在层间绝缘层12的由孔H暴露的侧表面12S上延伸，中间栅极图案52M可以是字线(图1和图2的WL)，即，单元栅极图案。在每个存储器垂直结构40中，数据存储图案28可以设置在每个存储器垂直结构40的第一部分W1中。

[0070] 第一介电层26和第二介电层30可以通过数据存储图案28彼此分离，同时在与层间绝缘层12的水平相同的水平上彼此接触。例如，第一介电层26和第二介电层30可以在单元栅极图案52M的侧表面上延伸，同时在与层间绝缘层12的水平相同的水平上彼此接触。第一介电层26可以覆盖数据存储图案28的上表面28U、数据存储图案28的下表面28B和数据存储图案28的与单元栅极图案52M相对的第一侧表面28S1，第二介电层30可以覆盖数据存储图案28的与数据存储图案28的第一侧表面28S1相对的第二侧表面28S2。第一介电层26可以与数据存储图案28的上表面28U、数据存储图案28的下表面28B和数据存储图案28的第一侧表面28S1接触，第二介电层30可以与数据存储图案28的第二侧表面28S2接触。

[0071] 数据存储图案28可以由能够存储数据的材料形成。例如，数据存储图案28可以由氮化硅形成。能够存储数据并形成数据存储图案28的材料可以不限于氮化硅，并且可以用其它材料代替。例如，数据存储图案28可以由多晶硅形成。

[0072] 设置在沟道半导体层32与中间栅电极50M之间的数据存储图案28可以是数据存储区，中间栅电极50M可以是字线(图1和图2的WL)。例如，根据诸如闪速存储器装置的非易失性存储器装置的操作条件，从沟道半导体层32通过第二介电层30注入到数据存储图案28中的电子可以被捕获以保留，或者捕获在数据存储图案28中的电子可以被擦除。因此，数据存储图案28可以形成参照图2描述的存储器单元MCT。

[0073] 在示例中，每个栅电极50(例如，每个单元栅电极50M的侧表面50a1和50a2)可以具有与存储器垂直结构40相对的凹进部分50a2和突出部分50a1。每个数据存储图案28可以与每个单元栅电极50M的突出部分50a1相对。每个单元栅电极50M的凹进部分52a2可以与层间绝缘层12相邻。在每个单元栅电极50M中，突出部分50a1可以在凹进部分50a2之间具有沿朝向存储器垂直结构40的方向突出的形状。每个数据存储图案28在竖直方向Z上的长度L可以大于每个单元栅电极50M的突出部分50a1在竖直方向Z上的长度Da1。每个单元栅电极50M的突出部分50a1在竖直方向Z上的长度Da1可以大于每个单元栅电极50M的凹进部分50a2在竖直方向Z上的长度Da2。

[0074] 当单元栅电极50M是前面描述的字线WL时，每个单元栅电极50M的突出部分50a1可以改善半导体装置的性能。

[0075] 以类似于栅电极50的方式，每个栅极图案52(例如，每个单元栅极图案52M)可以具有与存储器垂直结构40相对的突出部分52a1和凹进部分52a2。每个数据存储图案28可以与每个单元栅极图案52M的突出部分52a1相对。每个数据存储图案28在竖直方向Z上的长度L可以大于每个单元栅极图案52M的突出部分52a1在竖直方向Z上的长度。

[0076] 彼此相对的栅极图案52与存储器垂直结构40之间的相对区域的形状可以不限于参照图4A至图5A描述的形状，并且可以进行各种修改。在下文中，将参照图5B至图5E的局部放大图来描述彼此相对的栅极图案52与存储器垂直结构40之间的相对区域的各种修改示例。图5B至图5E示出了位于在竖直方向Z上彼此相邻的一对层间绝缘层12之间的单个栅极图案52以及与单个栅极图案52相对的存储器垂直结构40的一部分。这里，当参照图5B至图5E的局部放大图进行描述时，将通过直接引用来描述参照图4A至图5A描述的组件，而不作任何解释。

[0077] 在修改示例中，参照图5B，位于层间绝缘层12之间的栅极图案52(例如，单元栅极图案52M)可以包括与数据存储图案28相对的突出部分52b1和凹进部分52b2。与单元栅极图案52M相对的数据存储图案28可以包括与单元栅极图案52M的突出部分52b1相对的凹进部分28a1和与单元栅极图案52M的凹进部分52b2相对的突出部分28a2。

[0078] 数据存储图案28的突出部分28a2可以在水平方向上朝向单元栅极图案52M突出，单元栅极图案52M的突出部分52b1可以在水平方向上朝向数据存储图案28突出。

[0079] 数据存储图案28的凹进部分28a1在竖直方向Z上的长度La1可以大于数据存储图案28的每个突出部分28a2在竖直方向Z上的长度La2。数据存储图案28的凹进部分28a1在竖直方向Z上的长度La1可以大于单元栅极图案52M的突出部分52b1在竖直方向Z上的长度。

[0080] 以类似于单元栅极图案52M的方式，单元栅极图案52M的单元栅电极50M可以具有突出部分50b1和凹进部分50b2。单元栅电极50M的突出部分50b1在竖直方向Z上的长度Db1可以小于单元栅电极50M的每个凹进部分50b2在竖直方向Z上的长度Db2。

[0081] 数据存储图案28可以包括在竖直方向Z上与层间绝缘层12叠置的叠置部分28ib和在竖直方向Z上不与层间绝缘层12叠置的非叠置部分28ob。在数据存储图案28中，叠置部分28ib的宽度可以大于非叠置部分28ob的宽度。

[0082] 在另一修改示例中，参照图5C，位于层间绝缘层12之间的单元栅极图案52M可以包括在水平方向上朝向数据存储图案28凸出的呈弯曲形式的中心突出部分52c1、与层间绝缘层12相邻的边缘突出部分52p以及位于边缘突出部分52p与中心突出部分52c1之间的呈凹入形式的凹进部分52c2。每个边缘突出部分52p可以具有与层间绝缘层12接触的水平表面和与水平表面形成锐角的侧表面。

[0083] 数据存储图案28可以包括与单元栅极图案52M的中心突出部分52c1相对的呈弯曲形式的凹进部分28a1和与单元栅极图案52M的凹进部分52c2相对的呈弯曲形式的突出部分28a2。

[0084] 数据存储图案28可以包括在竖直方向Z上与层间绝缘层12叠置的叠置部分28ic和在竖直方向Z上不与层间绝缘层12叠置的非叠置部分28oc。在数据存储图案28中，叠置部分28ic的宽度可以大于非叠置部分28oc的宽度。

[0085] 以类似于单元栅极图案52M的方式，单元栅极图案52M的单元栅电极50M可以包括在水平方向上朝向数据存储图案28凸出的呈弯曲形式的中心突出部分50c1、与层间绝缘层12相邻的边缘突出部分50p以及位于边缘突出部分50p与中心突出部分50c1之间的呈凹入弯曲形式的凹进部分50c2。

[0086] 在另一修改示例中，参照图5D，位于层间绝缘层12之间的单元栅极图案52M可以具有在层间绝缘层12之间并且在从数据存储图案28朝向单元栅极图案52M的方向上凹入的侧表面52S。以类似于单元栅极图案52M的方式，单元栅极图案52M的单元栅电极50M可以具有凹入的侧表面50S。

[0087] 数据存储图案28可以包括在竖直方向Z上与层间绝缘层12叠置的叠置部分28id和在竖直方向Z上不与层间绝缘层12叠置的非叠置部分28od。在数据存储图案28中，叠置部分28id的宽度可以大于非叠置部分28od的宽度。

[0088] 在另一修改示例中，参照图5E，位于层间绝缘层12之间的单元栅极图案52M的侧表面52S可以垂直于层间绝缘层12的与单元栅极图案52M接触的表面。以类似于单元栅极图案52M的方式，单元栅极图案52M的单元栅电极50M的侧表面50S可以垂直于层间绝缘层12的所述表面。

[0089] 如上所述，单元栅极图案52M可以设置为具有如图5A至图5E中所示的各种侧面轮廓。因此，可以向半导体设计者提供具有各种特性的半导体装置，所以半导体设计者可以使用包括参照图5A至图5E描述的单元栅极图案52M之中的单元栅极图案的半导体装置来设计半导体集成电路。

[0090] 接下来，参照图6A和图6B，将描述根据示例实施例的半导体装置的修改示例。

[0091] 在修改示例中，参照图6A，可以设置下结构10a，下结构10a包括第一基底112、位于第一基底112上的第二基底130和位于第一基底112与第二基底130之间的外围电路区域。

[0092] 在示例中，第一基底112可以包括单晶硅基底。

[0093] 在示例中，第二基底130可以包括多晶硅基底。

[0094] 可以设置形成在第一基底112上并限定外围有源区114a的元件分离区114i。

[0095] 下结构10a的外围电路区域可以包括外围晶体管PTR、在第一基底112上的第一下绝缘层120、嵌入第一下绝缘层120中的第一外围布线122、在第一下绝缘层120上的第二下绝缘层124、嵌入第二下绝缘层124中的第二外围布线126以及在第二下绝缘层124上的第三下绝缘层128，外围晶体管PTR包括形成在外围有源区114a上的源极S/漏极D和外围栅极PG。

[0096] 在修改示例中，参照图6B，上述的存储器垂直结构40还可以包括半导体图案23。半导体图案23可以与栅极图案52之中的下栅极图案52L相对，并且可以设置在比中间栅极图案52M的水平低的水平上。存储器垂直结构40可以包括与上述相同的第一介电层26、数据存储图案28、第二介电层30、沟道半导体层32、芯图案34和垫图案36。沟道半导体层32可以与半导体图案23接触。

[0097] 半导体图案23可以从下结构10 外延生长。附加介电层47(例如，氧化硅层)可以设置在下栅极图案52L与半导体图案23之间。

[0098] 在修改示例中，参照图6C，堆叠结构154可以设置在下结构135上。堆叠结构154可以包括与上述相同的层间绝缘层12。堆叠结构154可以包括置于层间绝缘层12之间的栅极图案152。栅极图案152中的每个可以包括与上述相同的第一材料层48和第二材料层50。可以设置顺序堆叠在堆叠结构154上的第一上绝缘层42和第二上绝缘层62。可以设置穿过堆叠结构154和第一上绝缘层42的分离结构160。分离结构160可以包括绝缘材料，例如，氧化硅。

[0099] 可以设置穿过堆叠结构154的存储器垂直结构140。存储器垂直结构140可以通过下结构135中的连接部分140H彼此连接。例如，存储器垂直结构140中的每个可以包括与参照图4A和图4B描述的第一介电层26、数据存储图案28、第二介电层30、沟道半导体层32、芯图案34和垫图案36相同的第一介电层26、数据存储图案28、第二介电层30、沟道半导体层32、芯图案34和垫图案36，在堆叠结构154中，第一介电层26、第二介电层30、沟道半导体层
32和芯图案34可以朝向下结构135延伸以形成连接部分140H。因此，存储器垂直结构140可以通过连接部分140H彼此连接。在示例中，连接部分140H可以设置在分离结构160下方。

[0100] 在示例中，下结构135可以包括第一下层135a和在第一下层135a上的第二下层135b。第一下层135a和第二下层135b可以由硅(例如，掺杂硅)形成。

[0101] 接下来，将参照图3和图7A至图13B来描述根据示例实施例的形成半导体装置的方法的示例。在图7A至图13B中，图7A、图9A、图11A、图12A和图13A是示出沿图3的线I-I'截取的区域的剖视图，图7B、图9B、图11B、图12B和图13B是示出沿图3的线II-II'、线III-III'和线IV-IV'截取的区域的剖视图，图8A是示出由图7A的'B'表示的部分的局部放大图。

[0102] 参照图3、图7A、图7B和图8A，可以在下结构10上设置模制结构16。下结构10可以包括半导体基底。模制结构16可以包括交替地且重复地堆叠的层间绝缘层12和栅极层14。在模制结构16中，最上层12U可以是层间绝缘层。层间绝缘层12可以由氧化硅形成，栅极层14可以由具有与层间绝缘层12的蚀刻选择性不同的蚀刻选择性的材料形成。

[0103] 栅极层14中的每个可以由顺序堆叠的第一层14a、第二层14b和第三层14c形成。

[0104] 在示例中，如图8A中所示，第一层14a的厚度t1和第三层14c的厚度t3可以小于第二层14b的厚度t2。第一层14a的厚度t1和第三层14c的厚度t3可以相等。

[0105] 在修改示例中，如图8B中所示，栅极层14中的每个可以由第一层14a'、第二层14b'和第三层14c'形成，第一层14a'、第二层14b'和第三层14c'具有基本相同的厚度并且顺序堆叠。这里，图8B是对应于图8A的局部放大图。

[0106] 再次参照图3、图7A、图7B和图8A，可以设置穿过堆叠结构16的一部分的具有线形的绝缘图案18。例如，绝缘图案18可以穿过层间绝缘层12之中的最上部分中的层间绝缘层12U和栅极层14之中的最上部分中的栅极层14，并且当在平面中观看时可以具有线形。绝缘图案18可以由氧化硅形成。

[0107] 可以设置穿过堆叠结构16的孔20。一些孔20可以穿过绝缘图案18。孔20可以暴露下结构10。

[0108] 参照图3、图9A和图9B，使用第一蚀刻工艺部分蚀刻通过孔20暴露的栅极层14以形成凹进区域20r。可以将孔20设置为延伸孔20a。

[0109] 与在形成孔20时暴露的栅极层14的侧表面相比，通过部分蚀刻由孔20暴露的栅极层14而形成的栅极层14的侧表面可以形成为具有暴露层间绝缘层12和栅极层14同时穿过模制结构16的弯曲形状。

[0110] 第一层14a和第三层14c可以由相同的第一材料形成，第二层14b可以由相对于第一材料具有蚀刻选择性的第二材料形成。例如，第二层14b的第二材料可以是具有比第一层14a和第三层14c的第一材料的蚀刻速率低的蚀刻速率的材料。

[0111] 在示例中，第二层14b的第二材料以及第一层14a和第三层14c的第一材料可以由相对于层间绝缘层12具有蚀刻选择性的不同材料形成。例如，第二材料可以由氮化硅形成，并且第一材料可以由硅形成。因此，与第一层14a和第三层14c相比，第二层14b可以被较慢地蚀刻。

[0112] 在示例中，第二层14b的第二材料和第一层14a和第三层14c的第一材料可以共同由氮化硅(SiN)形成，第二材料可以由具有比第一材料的硅含量高的硅含量的氮化硅形成。因此，通过使用用于选择性蚀刻氮化硅的蚀刻剂(例如，硫酸)执行的第一蚀刻工艺，与第一层14a和第三层14c相比，第二层14b可以被较慢地蚀刻。由于包含在第二材料和第一材料中的硅含量的差异较大，所以以其蚀刻第一层14a和第三层14c的速度可以大于以其蚀刻第二层14b的速度。在这方面，第一层14a和第三层14c被较快地蚀刻。因此，如图10A中所示，与第一层14a和第三层14c相比，可以以相对突出的形式设置第二层14b。在另一示例中，调整或减小包含在第二材料和第一材料中的硅含量的差异，以调整以其蚀刻第二层14b以及第一层14a和第三层14c的速度。在这方面，如图10B中所示，可以允许以基本相同的速度蚀刻第二层14b以及第一层14a和第三层14c。这里，图10A和图10B是示出栅极层14的侧表面的各种示例的局部放大图，可以在由图9A的'C'表示的部分中设置栅极层14的侧表面。这里，可以通过示例的方式示出参照图10A和图10B描述的栅极层14的侧表面的形状以描述示例实施例。因此，根据示例实施例，可以通过调整第二层14b以及第一层14a和第三层14c的蚀刻速度，或者如图8B中所示通过调整第二层14b以及第一层14a和第三层14c之间的厚度比来形成图5A至图5D中示出的栅极图案52M的侧表面的各种形状。这里，通过蚀刻包括第一层至第三层14a、14b和14c的栅极层14形成的侧表面的形状可以设置为图5A至图5D中示出的栅极图案52M的侧表面的形状。

[0113] 参照图3、图11A和图11B，可以在具有孔20a的下结构10上形成共形的第一介电层26。例如，可以沿孔20a的内壁共形地形成第一介电层26。在第一介电层26上，可以设置填充通过蚀刻层间绝缘层12之间的栅极层14而形成的凹进的数据存储图案28。

[0114] 参照图3、图12A和图12B，形成共形地覆盖第一介电层26和数据存储图案28的第二介电层30，各向异性蚀刻第一介电层26和第二介电层30以暴露下结构10，形成覆盖第二介电层30的沟道半导体层32，在沟道半导体层32上形成部分填充各个孔(图11A和图11B的20a)的芯图案34，可以形成填充各个孔(图11A和图11B的20a)的剩余部分的垫图案36。因此，在每个孔(图11A和图11B的20a)中，可以设置包括第一介电层26、数据存储图案28、第二介电层30、沟道半导体层32、芯图案34和垫图案36的存储器垂直结构40。

[0115] 接下来，可以设置覆盖模制结构16和存储器垂直结构40的第一上绝缘层42。然后，可以设置穿过模制结构16和第一上绝缘层42的分离沟槽44。分离沟槽44可以具有线形。分离沟槽44可以暴露下结构10，并且可以暴露模制结构16的栅极层14。

[0116] 参照图3、图13A和图13B，执行第二蚀刻工艺以去除栅极层14，从而在层间绝缘层12之间形成空的空间46，与第一蚀刻工艺相比，用于蚀刻栅极层14的速度在第二蚀刻工艺中是快的。例如，用于通过部分蚀刻栅极层14来形成凹进区域(图9A的20r)的第一蚀刻工艺可以是使用含硫酸的蚀刻剂的蚀刻工艺，而用于去除栅极层14的第二蚀刻工艺可以是使用含磷酸的蚀刻剂的蚀刻工艺。蚀刻工艺的蚀刻剂可以根据栅极层14的第一层至第三层14a、
14b和14c的材料的类型而变化。空的空间46可以暴露存储器垂直结构40的第一介电层26。

[0117] 再次参照图3、图4A和图4B，可以在空的空间(图13A和图13B的46)中形成栅极图案52。形成栅极图案52的步骤可以包括形成共形地覆盖空的空间(图13A和图13B的46)的内壁的第一材料层48，以及在第一材料层48上形成填充空的空间(图13A和图13B的46)的第二材料层50。

[0118] 可以在分离沟槽44中形成分离结构60。形成分离结构60的步骤可以包括在分离沟槽44的侧壁上形成间隔件56，以及在间隔件56之间形成填充分离沟槽44的分离图案58。

[0119] 可以在第一上绝缘层42和分离结构60上形成第二上绝缘层62。可以设置穿过第一上绝缘层42和第二上绝缘层62的接触插塞64。接触插塞64可以电连接到存储器垂直结构40的垫图案36。可以在第二上绝缘层62上形成导线66。导线66可以电连接到接触插塞64。

[0120] 在示例实施例中，数据存储图案28被限定在凹进区域(图9B的20r)中，并且可以形成为被隔离。上述的数据存储图案28中的每个可以被第一介电层26和第二介电层30围绕并且可以被隔离。因此，可以改善存储在将被隔离的数据存储图案28中的数据的保持特性。

[0121] 如上所阐述的，根据本公开的示例实施例，可以提供能够提高集成度的半导体装置和形成该半导体装置的方法。形成半导体装置的方法可以包括：在层间绝缘层之间形成包括具有不同的蚀刻选择性的部分的栅极层；通过部分蚀刻栅极层来形成凹进区域；以及形成限定在将被隔离的凹进区域中的数据存储图案。因此，因为数据存储图案可以限定在将被隔离的凹进区域中，所以可以改善存储在数据存储图案中的数据的保持特性。

[0122] 虽然上面已经示出并描述了示例实施例，但对本领域技术人员将明显的是，在不脱离由所附权利要求限定的本公开的范围的情况下，可以做出修改和改变。

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