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一种低导通 电阻的中低压平面栅VDMOS器件及其制造工艺

阅读：785发布：2020-05-12

专利汇可以提供一种低导通电阻的中低压平面栅VDMOS器件及其制造工艺专利检索，专利查询，专利分析的服务。并且本发明涉及VDMOS器件技术领域，尤其涉及一种低导通电阻的中低压平面栅VDMOS器件及其制造工艺，该器件包括：包括N+型衬底、N-型外延层、P型体区、栅极氧化层、多晶硅栅极、多晶硅栅注入窗口、低电阻区、N+有源区、P+有源区、介质层和源极金属。本发明所述的中低压平面栅VDMOS器件采用平面栅结构，在平面栅的多晶硅局部挖空作为注入窗口，能够在积累区和JFET区形成额外的低电阻区，并且在形成低电阻区域的同时仍保留JFET区域，从而使得器件不仅具备低导通电阻，而且耐压和抗冲击能力维持不变；同时由于平面栅的多晶硅面积减少，降低了寄生Cgd米勒电容的面积，又能达到降低器件开关损耗，提高开关频率的目的。，下面是一种低导通电阻的中低压平面栅VDMOS器件及其制造工艺专利的具体信息内容。

权利要求

1.一种低导通电阻的中低压平面栅VDMOS器件，其特征在于：包括N+型衬底；
所述N+型衬底上表面形成有N-型外延层；
所述N-型外延层内部中部形成有多个P型体区，相邻的P型体区之间互不相连并由N-型外延层相隔离；
相邻的P型体区之间形成有栅极氧化层，所述栅极氧化层跨接在相邻的P型体区的上表面且边缘延伸至P型体区内；
所述栅极氧化层上表面形成有多晶硅栅极且多晶硅栅极的中部断开，形成有多晶硅栅注入窗口；
位于所述多晶硅栅注入窗口下方的N-型外延层的内部上部形成有N+有源区，作为低电阻区；
所述P型体区的顶部沿水平方向依次形成有N+有源区、P+有源区、N+有源区，两个N+有源区之间形成有金属接触孔区域，所述P+有源区顶部与金属接触孔区域的底部相接，底部低于N+有源区底部；
所述N+有源区上方、多晶硅栅极上方、多晶硅栅注入窗口上方均形成有介质层；
所述介质层和P+有源区上方形成有金属层，所述金属层与N+有源区、P+有源区连接，形成源极金属。
2.根据权利要求1所述的一种低导通电阻的中低压平面栅VDMOS器件，其特征在于：所述牺牲氧化层的厚度为
3.根据权利要求2所述的一种低导通电阻的中低压平面栅VDMOS器件，其特征在于：所述牺牲氧化层的厚度为
4.一种低导通电阻的中低压平面栅VDMOS器件的制造工艺，具体步骤包括：
步骤A：准备EPI衬底，EPI衬底包括N+型衬底及位于N+型衬底上表面的N-型外延层；
步骤B：对N-型外延层表面进行牺牲氧化，形成牺牲氧化层；
步骤C：去除上表面的牺牲氧化层；
步骤D：在N-型外延层上表面沉积薄膜；
步骤E：利用光刻工艺对沉积薄膜后的N-型外延层上表面的部分区域进行光刻处理，利用注入工艺注入PWELL，利用高温扩散工艺进行推阱，自上而下形成多个P型体区，相邻的P型体区之间互不相连，由N-外延层相隔离；
步骤F：对N-型外延层上表面进行热氧化处理，形成栅极氧化层；
步骤G：将N型多晶硅淀积在部分栅极氧化层上表面,形成多晶硅薄膜层，所述多晶硅薄膜层横跨在相邻的P型体区之间且边缘延伸至P型体区内；
步骤H：通过刻蚀工艺使多晶硅薄膜层形成多晶硅栅极，并使部分多晶硅栅极从中部断开，形成多晶硅栅注入窗口；
步骤I：利用光刻工艺，对P型体区上表面和多晶硅栅注入窗口同时注入N型重掺杂，分别形成N+有源区和低电阻区；
步骤J：在多晶硅栅极、多晶硅栅注入窗口、N+有源区的上表面沉积绝缘层，作为介质层；
步骤K：利用光刻工艺对介质层进行光刻处理，刻蚀去除位于N+有源区上表面部分区域的介质层，并进一步利用光刻工艺对去除掉介质层的区域下方的N+有源区进行处理，刻蚀去除N+有源区的硅，从而形成金属接触孔区域；
步骤L：在金属接触孔区域注入P型重掺杂形成P+有源区；
步骤M：在介质层上表面和金属接触孔区域上表面沉积金属层，所述金属层通过金属接触孔区域与P+有源区和N+有源区连接形成源极金属；
步骤M：减薄背金，加工完成。
5.根据权利要求4所述的一种低导通电阻的中低压平面栅VDMOS器件的制造工艺，其特征在于：所述步骤C中的牺牲氧化层的厚度为
6.根据权利要求5所述的一种低导通电阻的中低压平面栅VDMOS器件的制造工艺，其特征在于：所述步骤C中的牺牲氧化层的厚度为
7.根据权利要求4所述的一种低导通电阻的中低压平面栅VDMOS器件的制造工艺，其特征在于：所述步骤D中的薄膜的厚度为
8.根据权利要求5所述的一种低导通电阻的中低压平面栅VDMOS器件的制造工艺，其特征在于：所述步骤D中的薄膜的厚度为

说明书全文

一种低导通电阻的中低压平面栅VDMOS器件及其制造工艺

技术领域

[0001] 本发明涉及VDMOS器件技术领域，尤其涉及一种低导通电阻的中低压平面栅VDMOS器件及其制造工艺。

背景技术

[0002] 目前现有的普通中低压VDMOS器件，其结构如图1所示，包括N+型衬底11、N-型外延层12、P型体区(即pbody)13、P+有源区14、N+有源区15、栅极氧化层16、多晶硅栅极(即poly gate)17、介质层18和源极金属19。这种结构的中低压VDMOS器件具有寄生的JFET，虽然在抗冲击能力方面性能优越，但在耐压和导通电阻性能方面很难平衡。器件的耐压与N-型外延层的电阻率和N-型外延层的厚度正相关，而器件的导通电阻则与N-型外延层的电阻率和N-型外延层的厚度负相关，因此会导致器件在耐压与导通电阻两项指标上相互制约，当击穿电压(即BV)一定时，会很难通过调整N-外延层的电阻率来优化导通电阻。

发明内容

[0003] 针对现有技术中的问题，本发明提供一种低导通电阻的中低压平面栅VDMOS器件及其制造工艺。

[0004] 为实现以上技术目的，本发明的技术方案是：

[0005] 一种低导通电阻的中低压平面栅VDMOS器件，包括N+型衬底；

[0006] 所述N+型衬底上表面形成有N-型外延层；

[0007] 所述N-型外延层内部中部形成有多个P型体区，相邻的P型体区之间互不相连，并由N-型外延层相隔离；

[0008] 相邻的P型体区之间形成有栅极氧化层，所述栅极氧化层跨接在相邻的P型体区的上表面且边缘延伸至P型体区内；

[0009] 所述栅极氧化层上表面形成有多晶硅栅极且多晶硅栅极的中部断开，形成有多晶硅栅注入窗口；

[0010] 位于所述多晶硅栅注入窗口下方的N-型外延层的内部上部形成有N+有源区，作为低电阻区；

[0011] 所述P型体区的顶部沿水平方向依次形成有N+有源区、P+有源区、N+有源区，两个N+有源区之间形成有金属接触孔区域，所述P+有源区顶部与金属接触孔区域的底部相接，底部低于N+有源区底部；

[0012] 所述N+有源区上方、多晶硅栅极上方、多晶硅栅注入窗口上方均形成有介质层；

[0013] 所述介质层和P+有源区上方形成有金属层，所述金属层与N+有源区、P+有源区连接，形成源极金属。

[0014] 作为优选，所述牺牲氧化层的厚度为

[0015] 从以上描述可以看出，本发明具备以下优点：

[0016] 1.本发明所述的中低压平面栅VDMOS器件在具备低导通电阻的同时，耐压和抗冲击能力维持不变，性能优异；

[0017] 2.本发明所述的中低压平面栅VDMOS器件降低了寄生Cgd米勒电容的面积，从而降低了器件开关损耗，提高了器件开关频率。

[0018] 一种低导通电阻的中低压平面栅VDMOS器件制造工艺，具体步骤包括：

[0019] 步骤A：准备EPI衬底，EPI衬底包括N+型衬底及位于N+型衬底上表面的N-型外延层；

[0020] 步骤B：对N-型外延层表面进行牺牲氧化，形成牺牲氧化层；

[0021] 步骤C：去除上表面的牺牲氧化层；

[0022] 步骤D：在N-型外延层上表面沉积薄膜；

[0023] 步骤E：利用光刻工艺对沉积薄膜后的N-型外延层上表面的部分区域进行光刻处理，利用注入工艺注入PWELL，利用高温扩散工艺进行推阱，自上而下形成多个P型体区，相邻的P型体区之间互不相连，由N-外延层相隔离；

[0024] 步骤F：对N-型外延层上表面进行热氧化处理，形成栅极氧化层；

[0025] 步骤G：将N型多晶硅淀积在部分栅极氧化层上表面,形成多晶硅薄膜层，所述多晶硅薄膜层横跨在相邻的P型体区之间且边缘延伸至P型体区内；

[0026] 步骤H：通过刻蚀工艺使多晶硅薄膜层形成多晶硅栅极，并使部分多晶硅栅极从中部断开，形成多晶硅栅注入窗口；

[0027] 步骤I：利用光刻工艺，对P型体区上表面和多晶硅栅注入窗口同时注入N型重掺杂，分别形成N+有源区和低电阻区；

[0028] 步骤J：在多晶硅栅极、多晶硅栅注入窗口、N+有源区的上表面沉积绝缘层，作为介质层；

[0029] 步骤K：利用光刻工艺对介质层进行光刻处理，刻蚀去除位于N+有源区上表面部分区域的介质层，并进一步利用光刻工艺对去除掉介质层的区域下方的N+有源区进行处理，刻蚀去除N+有源区的硅，从而形成金属接触孔区域；

[0030] 步骤L：在金属接触孔区域注入P型重掺杂形成P+有源区；

[0031] 步骤M：在介质层上表面和金属接触孔区域上表面沉积金属层，所述金属层通过金属接触孔区域与P+有源区和N+有源区连接形成源极金属；

[0032] 步骤M：减薄背金，加工完成。

[0033] 作为优选，所述步骤C中的牺牲氧化层的厚度为

[0034] 作为优选，所述步骤C中的牺牲氧化层的厚度为

[0035] 作为优选，所述步骤D中的薄膜的厚度为

[0036] 作为优选，所述步骤D中的薄膜的厚度为

[0037] 从以上描述可以看出，本发明具备以下优点：

[0038] 本发明所述的一种低导通电阻的中低压平面栅VDMOS器件制造工艺与传统VDMOS器件制造工艺相比，不需要额外增加掩模(即MASK)和工艺步骤，不会导致器件成本的增加。附图说明

[0039] 图1是现有的普通VDMOS器件的结构示意图；

[0040] 图2是本发明的结构示意图；

[0041] 图3是本发明的结构示意图；

[0042] 附图标记：

[0043] 图1中：11.N+型衬底、12.N-型外延层、13.P型体区、14.P+有源区、15.N+有源区、16.栅极氧化层、17.多晶硅栅极、18.介质层、19.源极金属；

[0044] 图2中：21.N+型衬底、22.N-型外延层、23.P型体区、24.P+有源区、25.N+有源区、26.低电阻区、27.栅极氧化层、28.多晶硅栅极、29.介质层、30.源极金属；

[0045] 图3中：26.低电阻区、28.多晶硅栅极。

具体实施方式

[0046] 结合图2至图3，详细说明本发明的一个具体实施例，但不对本发明的权利要求做任何限定。

[0047] 如图2所示，一种低导通电阻的中低压平面栅VDMOS器件，包括N+型衬底21；

[0048] N+型衬底21上表面形成有N-型外延层22；

[0049] N-型外延层22内部中部形成有多个P型体区23，相邻的P型体区23之间互不相连并由N-型外延层22相隔离；

[0050] 相邻的P型体区23之间形成有栅极氧化层27，栅极氧化层27跨接在相邻的P型体区23的上表面且边缘延伸至P型体区23内；

[0051] 栅极氧化层27上表面形成有多晶硅栅极28且多晶硅栅极28的中部断开，形成有多晶硅栅注入窗口；

[0052] 位于多晶硅栅注入窗口下方的N-型外延层的内部上部形成有N+有源区25，作为低电阻区26；

[0053] P型体区23的顶部沿水平方向依次形成有N+有源区25、P+有源区24、N+有源区25，两个N+有源区之间形成有金属接触孔区域，P+有源区24顶部与金属接触孔区域的底部相接，底部低于N+有源区25底部；

[0054] N+有源区上方25、多晶硅栅极28上方、多晶硅栅注入窗口上方均形成有介质层29；

[0055] 介质层29和P+有源区24上方形成有金属层，金属层与N+有源区、P+有源区连接，形成源极金属30。

[0056] 上述低导通电阻的中低压平面栅VDMOS器件的制造工艺如下：

[0057] 步骤A：准备EPI衬底，EPI衬底包括N+型衬底及位于N+型衬底上表面的N-型外延层；

[0058] 步骤B：对N-型外延层表面进行牺牲氧化，形成牺牲氧化层，牺牲氧化层的厚度为最佳厚度为

[0059] 步骤C：去除上表面的牺牲氧化层；

[0060] 步骤D：在N-型外延层上表面沉积薄膜，薄膜厚度为最佳厚度为[0061] 步骤E：利用光刻工艺对沉积薄膜后的N-型外延层上表面的部分区域进行光刻处理，利用注入工艺注入PWELL，利用高温扩散工艺进行推阱，自上而下形成多个P型体区，相邻的P型体区之间互不相连，由N-外延层相隔离；

[0062] 步骤F：对N-型外延层上表面进行热氧化处理，形成栅极氧化层；

[0063] 步骤G：将N型多晶硅淀积在部分栅极氧化层上表面,形成多晶硅薄膜层，所述多晶硅薄膜层横跨在相邻的P型体区之间且边缘延伸至P型体区内；

[0064] 步骤H：通过刻蚀工艺使多晶硅薄膜层形成多晶硅栅极，并使部分多晶硅栅极从中部断开，形成多晶硅栅注入窗口；

[0065] 步骤I：利用光刻工艺，对P型体区上表面和多晶硅栅注入窗口同时注入N型重掺杂，分别形成N+有源区和低电阻区；

[0066] 步骤J：在多晶硅栅极、多晶硅栅注入窗口、N+有源区的上表面沉积绝缘层，作为介质层；

[0067] 步骤K：利用光刻工艺对介质层进行光刻处理，刻蚀去除位于N+有源区上表面部分区域的介质层，并进一步利用光刻工艺对去除掉介质层的区域下方的N+有源区进行处理，刻蚀去除N+有源区的硅，从而形成金属接触孔区域；

[0068] 步骤L：在金属接触孔区域注入P型重掺杂形成P+有源区；

[0069] 步骤M：在介质层上表面和金属接触孔区域上表面沉积金属层，所述金属层通过金属接触孔区域与P+有源区和N+有源区连接形成源极金属；

[0070] 步骤M：减薄背金，加工完成。

[0071] 如图3所示，为上述低导通电阻的中低压平面栅VDMOS器件低电阻区的俯视图，可以看出低电阻区26位于多晶硅栅极32的中间，但不限于该图中示例的几何形式。

[0072] 从上述描述可以看出，本发明所述的中低压平面栅VDMOS器件采用平面栅结构，在平面栅的多晶硅局部挖空作为注入窗口，能够在积累区和JFET区形成额外的低电阻区，并且在形成低电阻区域的同时仍保留JFET区域，从而使得器件不仅具备低导通电阻，而且耐压和抗冲击能力维持不变；同时由于平面栅的多晶硅面积减少，降低了寄生Cgd米勒电容的面积，又能达到降低器件开关损耗，提高开关频率的目的；并且器件本身的结构与传统的VDMOS器件结构相比，在制造时不需要额外增加MASK和工艺步骤，因而不会导致器件成本的增加。

[0073] 本发明具体实施时，作为中低压平面MOSFET器件，N-外延层电阻率对导通电阻的影响占比应在30％左右，而积累区和JFET区对导通电阻的影响占比应在20％～30％。

[0074] 综上所述，本发明具有以下优点：

[0075] 1.本发明所述的中低压平面栅VDMOS器件在具备低导通电阻的同时，耐压和抗冲击能力维持不变，性能优异；

[0076] 2.本发明所述的中低压平面栅VDMOS器件降低了寄生Cgd米勒电容的面积，从而降低了器件开关损耗，提高了器件开关频率；

[0077] 3.本发明所述的中低压平面栅VDMOS器件与传统的VDMOS器件相比，在制造时不需要额外增加掩模(即MASK)和工艺步骤，不会导致器件成本的增加。

[0078] 可以理解的是，以上关于本发明的具体描述，仅用于说明本发明而并非受限于本发明实施例所描述的技术方案。本领域的普通技术人员应当理解，仍然可以对本发明进行修改或等同替换，以达到相同的技术效果；只要满足使用需要，都在本发明的保护范围之内。

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