技术领域
[0001] 本
发明涉及
半导体集成
电路制造领域，特别是涉及一种超结器件，本发明还涉及该超结器件的制造方法。
背景技术
[0002] 超结MOSFET采用新的耐压层结构，利用一系列的交替排列的半导体P型薄层和N型薄层组成的超结结构来在截止状态下在较
低电压下就将所述P型薄层和N型薄层耗尽,实现电荷相互补偿,从而使P型薄层和N型薄层在高掺杂浓度下能实现高的
击穿电压，从而同时获得低导通
电阻和高击穿电压,打破传统功率MOSFET理论极限。
[0003] 超结器件在
开关应用中，超结器件如超结MOSFET的无箝位电感开关(Unclamped inductive Switching，UIS)能
力涉及到整个器件的可靠性，所以非常重要。超结MOSFET为了获得稳定的击穿电压和器件性能，反向击穿一般都设计发生在电荷流动区即器件单元(Cell)区。此时，影响器件UIS能力的关键因素是寄生
三极管导通的难易程度。由于在
反向偏置时，多晶
硅栅为零偏，所以对N型柱即N型薄层中的空穴
雪崩
电流有一定的聚集效应，导致空穴电流在
多晶硅栅的聚集后几乎全部通过P型体区即
沟道区并汇集到源极的
接触孔，由于有较大电流通过沟道区和N型柱组成的
PN结附近，从而使寄生三极管有较大的导通
风险，显著降低器件的UIS可靠性。
发明内容
[0004] 本发明所要解决的技术问题是提供一种超结器件，能提高器件的UIS能力。为此，本发明还提供一种超结器件的制造方法。
[0005] 为解决上述技术问题，本发明提供的超结器件的中间区域为电荷流动区，终端保护区形成于所述电荷流动区的周侧，过渡区位于所述终端保护区和所述电荷流动区之间。
[0006] 超结结构由多个N型柱和P型柱交替排列组成，一个所述N型柱和相邻的一个所述P型柱组成一个超结单元；在所述电荷流动区中一个所述超结单元中形成有一个所述超结器件单元，所述超结器件单元包括：
[0007] 沟槽栅，包括形成于所述N型柱顶部的栅极沟槽、形成于所述栅极沟槽底部表面和侧面的栅介质层以及填充于所述栅极沟槽中的多晶硅栅。
[0008] 在所述沟槽栅两侧形成有由P阱组成的沟道区，所述沟道区还延伸到所述P型柱的顶部；被所述多晶硅栅侧面
覆盖的所述沟道区的表面用于形成沟道。
[0009] 由N+区组成的源区形成于所述沟道区表面，由N+区组成的漏区形成于所述超结结构的底部。
[0010] 所述源区的顶部通过接触孔连接到由
正面金属层组成的源极，所述多晶硅栅的顶部通过接触孔连接到由正面金属层组成的栅极。
[0011] 在所述沟槽栅的底部形成有P型表面埋层，所述P型表面埋层和所述沟槽栅的底部接触，在所述超结器件反向击穿时所述P型表面埋层形成一条反向空穴雪崩电流的路径，从而减小所述沟槽栅对反向空穴雪崩电流的聚集能力并从而提高器件的UIS能力。
[0012] 所述P型表面埋层的宽度小于所述栅极沟槽的宽度，通过缩小所述P型表面埋层的宽度来减少所述P型表面埋层对器件的导通电阻的影响。
[0013] 进一步的改进是，所述过渡区的表面形成有第一P型环，所述第一P型环环绕在所述电荷流动区的周侧，各所述超结器件单元的所述P型表面埋层延伸到所述过渡区中并和所述第一P型环接触，所述第一P型环接触的顶部通过接触孔连接到所述源极，所述反向空穴雪崩电流的路径包括由所述P型表面埋层、所述第一P型环以及所述源极连接形成的电连接路径。
[0014] 进一步的改进是，在所述电荷流动区的表面形成有一条以上的第二P型环，各所述第二P型环的长度方向和各所述沟槽栅的长度方向垂直，各所述第二P型环的两侧和所述第一P型环连接，各所述第二P型环的顶部通过接触孔连接到所述源极；各所述第二P型环的深度大于各所述沟槽栅的深度，各所述P型表面埋层和各所述第二P型环垂直相交且形成接触；所述反向空穴雪崩电流的路径包括由所述P型表面埋层、所述第二P型环以及所述源极连接形成的电连接路径。
[0015] 进一步的改进是，所述第一P型环和所述第二P型环采用相同的工艺同时形成。
[0016] 进一步的改进是，各所述第二P型环等间距平行排列在所述电荷流动区。
[0017] 进一步的改进是，在所述第二P型环所覆盖的区域中未形成由N+区组成的源区，使得沿所述沟槽栅的长度方向上，所述源区的各N+区呈一段一段的岛结构。
[0018] 进一步的改进是，在所述源区对应的接触孔的底部形成有由P+区组成的阱区引出区，所述阱区引出去的结深大于所述源区的结深并和所述沟道区相接触。
[0019] 进一步的改进是，所述超结结构形成于N型
外延层表面，所述P型柱由填充于形成于所述N型外延层中的超结沟槽的P型外延层组成，所述N型柱由各所述P型柱之间的N型外延层组成。
[0020] 进一步的改进是，所述N型外延层形成于半导体衬底表面，所述漏区由背面减薄后的所述半导体衬底经过N+掺杂组成，在所述漏区的背面形成有由背面金属层组成的漏极。
[0021] 进一步的改进是，所述栅极沟槽通过采用
刻蚀形成，所述栅极沟槽的刻蚀时采用硬质掩模层作为掩模，所述硬质掩模层的掩模通过
光刻刻蚀形成，所述硬质掩模层的掩模的开口宽度等于所述P型表面埋层的宽度，所述栅极沟槽的刻蚀包括以所述硬质掩模层为掩模的各项异性刻蚀，该各项异性刻蚀完成后进行P型
离子注入形成所述P型表面埋层，之后进行各项同时刻蚀使所述栅极沟槽的宽度扩展到需要值。
[0022] 进一步的改进是，所述栅极沟槽通过采用刻蚀形成，所述栅极沟槽的刻蚀时采用硬质掩模层作为掩模，所述硬质掩模层的掩模通过光刻刻蚀形成，所述硬质掩模层的掩模的开口宽度等于所述栅极沟槽的宽度，所述栅极沟槽刻蚀完成后在所述栅极沟槽底部表面和
侧壁表面形成一层沟槽
氧化膜，通过所述栅极沟槽两侧面的所述沟槽氧化膜之间的间距定义所述P型表面埋层的宽度并以所述沟槽氧化膜和所述硬质掩模层为掩模进行P型离子注入形成所述P型表面埋层。
[0023] 进一步的改进是，所述栅极沟槽通过采用光刻刻蚀形成，所述栅极沟槽形成后，在所述栅极沟槽中填充多晶硅形成所述多晶硅栅时分两步，第一步填充的多晶硅使所述栅极沟槽的开口宽度减小到所述P型表面埋层的宽度所需值，在第一步填充多晶硅完成后进行P型离子注入形成所述P型表面埋层。
[0024] 进一步的改进是，所述P型表面埋层的的P型离子注入的注入杂质为
硼，注入剂量为1e10cm-2～1e16cm-2，注入
角度为0度。
[0025] 为解决上述技术问题，本发明提供的超结器件的制造方法的超结器件的中间区域为电荷流动区，终端保护区形成于所述电荷流动区的周侧，过渡区位于所述终端保护区和所述电荷流动区之间；超结结构由多个N型柱和P型柱交替排列组成；一个所述N型柱和相邻的一个所述P型柱组成一个超结单元；在所述电荷流动区中一个所述超结单元对应形成一个所述超结器件单元；其特征在于：在形成所述超结结构之后采用如下步骤形成所述超结器件单元：
[0026] 步骤一、采用光刻刻蚀工艺在所述N型柱顶部的栅极沟槽。
[0027] 步骤二、采用P型离子注入工艺在所述沟槽栅的底部形成P型表面埋层；所述P型表面埋层的宽度小于所述栅极沟槽的宽度，通过缩小所述P型表面埋层的宽度来减少所述P型表面埋层对器件的导通电阻的影响。
[0028] 步骤三、在所述栅极沟槽的底部表面和侧面形成栅介质层。
[0029] 步骤四、在形成有所述栅介质层的所述栅极沟槽中填充多晶硅栅从而组成沟槽栅。
[0030] 所述P型表面埋层和所述沟槽栅的底部接触，在所述超结器件反向击穿时所述P型表面埋层形成一条反向空穴雪崩电流的路径，从而减小所述沟槽栅对反向空穴雪崩电流的聚集能力并从而提高器件的UIS能力。
[0031] 步骤五、形成P阱，由所述P阱组成沟道区；所述P阱位于所述沟槽栅两侧并延伸到所述P型柱的顶部；被所述多晶硅栅侧面覆盖的所述沟道区的表面用于形成沟道。
[0032] 步骤六、进行N+注入在所述沟道区表面形成由N+区组成的源区。
[0033] 步骤七、在所述超结结构的底部形成由N+区组成的漏区。
[0034] 步骤八、形成层间膜、接触孔和正面金属层，对所述正面金属层进行图形化形成源极和栅极，所述源区的顶部通过接触孔连接到所述源极，所述多晶硅栅的顶部通过接触孔连接到所述栅极。
[0035] 进一步的改进是，在步骤六形成所述源区之前，还包括在所述过渡区的表面形成第一P型环的步骤，所述第一P型环环绕在所述电荷流动区的周侧，各所述超结器件单元的所述P型表面埋层延伸到所述过渡区中并和所述第一P型环接触，所述第一P型环接触的顶部通过接触孔连接到所述源极，所述反向空穴雪崩电流的路径包括由所述P型表面埋层、所述第一P型环以及所述源极连接形成的电连接路径。
[0036] 进一步的改进是，在形成所述第一P型环的同时，还包括在所述电荷流动区的表面形成一条以上的第二P型环，各所述第二P型环的长度方向和各所述沟槽栅的长度方向垂直，各所述第二P型环的两侧和所述第一P型环连接，各所述第二P型环的顶部通过接触孔连接到所述源极；各所述第二P型环的深度大于各所述沟槽栅的深度，各所述P型表面埋层和各所述第二P型环垂直相交且形成接触；所述反向空穴雪崩电流的路径包括由所述P型表面埋层、所述第二P型环以及所述源极连接形成的电连接路径。
[0037] 进一步的改进是，各所述第二P型环等间距平行排列在所述电荷流动区。
[0038] 进一步的改进是，步骤六中，在所述第二P型环所覆盖的区域中不进行形成所述源区的N+注入，使得沿所述沟槽栅的长度方向上，所述源区的各N+区呈一段一段的岛结构。
[0039] 进一步的改进是，在所述接触孔的开口形成之后、金属填充之前，还包括采用P型离子注入工艺在所述源区对应的接触孔的底部形成由P+区组成的阱区引出区的步骤，所述阱区引出去的结深大于所述源区的结深并和所述沟道区相接触。
[0040] 进一步的改进是，所述超结结构的形成步骤为：
[0041] 提供一N型外延层。
[0042] 采用光刻刻蚀工艺在所述N型外延层中形成超结沟槽。
[0043] 在所述超结沟槽中填充P型外延层组成所述P型柱；所述N型柱由各所述P型柱之间的N型外延层组成。
[0044] 进一步的改进是，所述N型外延层形成于半导体衬底表面，步骤七中形成所述漏区时先对所述半导体衬底进行背面减薄，所述漏区直接由背面减薄后的N+掺杂的所述半导体衬底组成；或者所述漏区的N+掺杂由背面减薄后的所述半导体衬底的掺杂
叠加N+背面离子注入杂质组成。
[0045] 之后还包括在所述漏区的背面形成背面金属层并由所述背面金属层组成的漏极。
[0046] 进一步的改进是，步骤一中所述栅极沟槽的刻蚀时采用硬质掩模层作为掩模，所述硬质掩模层的掩模通过光刻刻蚀形成，所述硬质掩模层的掩模的开口宽度等于所述P型表面埋层的宽度，所述栅极沟槽的刻蚀包括以所述硬质掩模层为掩模的各项异性刻蚀，该各项异性刻蚀完成后进行步骤二的P型离子注入形成所述P型表面埋层；步骤二完成之后进行各项同时刻蚀使所述栅极沟槽的宽度扩展到需要值。
[0047] 进一步的改进是，步骤一中所述栅极沟槽的刻蚀时采用硬质掩模层作为掩模，所述硬质掩模层的掩模通过光刻刻蚀形成，所述硬质掩模层的掩模的开口宽度等于所述栅极沟槽的宽度，所述栅极沟槽刻蚀完成后在所述栅极沟槽底部表面和侧壁表面形成一层沟槽氧化膜，通过所述栅极沟槽两侧面的所述沟槽氧化膜之间的间距定义所述P型表面埋层的宽度，步骤二中以所述沟槽氧化膜和所述硬质掩模层为掩模进行P型离子注入形成所述P型表面埋层。
[0048] 进一步的改进是，步骤一中形成所述栅极沟槽形成后，步骤四中在所述栅极沟槽中填充多晶硅形成所述多晶硅栅时分两步，第一步填充的多晶硅使所述栅极沟槽的开口宽度减小到所述P型表面埋层的宽度所需值，步骤二的进行P型离子注入形成所述P型表面埋层的步骤放置在步骤四的第一步填充多晶硅完成后进行，之后进行第二步填充多晶硅从而和第一步填充的多晶硅叠加形成所述多晶硅栅。
[0049] 进一步的改进是，所述P型表面埋层的的P型离子注入的注入杂质为硼，注入剂量为1e10cm-2～1e16cm-2，注入角度为0度。
[0050] 进一步的改进是，所述栅介质层为栅氧化层。
[0051] 本发明通过在沟槽栅的底部设置P型表面埋层，P型表面埋层能在超结器件反向击穿时形成一条反向空穴雪崩电流的路径，也即本发明增加了一条反向空穴雪崩电流的路径，从而能减小沟槽栅对反向空穴雪崩电流的聚集能力，从而提高器件的UIS能力。
[0052] 本发明通过将P型表面埋层的宽度设置为小于栅极沟槽的宽度，也即本发明能够对P型表面埋层的宽度进行控制，相对于P型表面埋层和栅极沟槽的宽度相同的情形，本发明能够通过缩小P型表面埋层的宽度来减少P型表面埋层对器件的导通电阻的影响，也即能防止引入P型表面埋层后使器件的导通电阻增加。
[0053] 本发明通过将P型表面埋层和位于过渡区中的第一P型环(Pring)相连接，能通过第一P型环实现对P型表面埋层的反向空穴雪崩电流的周边引出，从而能进一步减小沟槽栅对反向空穴雪崩电流的聚集能力，从而能进一步提高器件的UIS能力。
[0054] 本发明通过在电荷流动区中增加和沟槽栅垂直的第二P型环，这样每一条沟槽栅底部的P型表面埋层都能和第二P型环接触且通过第二P型环顶部的接触孔连接到源极，这就P型表面埋层的反向空穴雪崩电流的路径的引出路径增多，能够进一步的提高反向空穴雪崩电流的引出，从而能进一步的减小沟槽栅对反向空穴雪崩电流的聚集能力并提高器件的UIS能力。
[0055] 本发明的P型表面埋层形成于沟槽栅的顶部，能够对沟槽栅形成一定的屏蔽保护作用，且能使器件的栅漏寄生电容即Cgd进一步的减少，从而对器件的
开关损耗的降低带来益处。
[0056] 另外，本发明的P型表面埋层由栅极沟槽刻蚀完成后通过P型离子注入形成，采用栅极沟槽的相同光刻工艺进行定义，所以本发明不增加额外成本，工艺成本低。
附图说明
[0057] 下面结合附图和具体实施方式对本发明作进一步详细的说明：
[0058] 图1是本发明第一
实施例超结器件的结构示意图；
[0059] 图2是本发明第一实施例超结器件的俯视面的版图结构示意图；
[0060] 图3是图1中BB线处的器件的剖面结构示意图；
[0061] 图4A-图4C是本发明第一实施例超结器件的制造方法各步骤中的器件结构示意图；
[0062] 图5A-图5C是本发明第二实施例超结器件的制造方法各步骤中的器件结构示意图；
[0063] 图6A-图6D是本发明第三实施例超结器件的制造方法各步骤中的器件结构示意图。
具体实施方式
[0064] 如图1所示，是本发明第一实施例超结器件的结构示意图，本发明第一实施例超结器件的中间区域为电荷流动区，终端保护区形成于所述电荷流动区的周侧，过渡区位于所述终端保护区和所述电荷流动区之间。图1中仅显示了电荷流动区中超结器件的结构示意图。
[0065] 超结结构由多个N型柱3和P型柱4交替排列组成，一个所述N型柱3和相邻的一个所述P型柱4组成一个超结单元。较佳为，所述超结结构形成于N型外延层2表面，所述P型柱4由填充于形成于所述N型外延层2中的超结沟槽的P型外延层组成，所述N型柱3由各所述P型柱4之间的N型外延层2组成。所述N型外延层2形成于半导体衬底1表面。
[0066] 在所述电荷流动区中一个所述超结单元中形成有一个所述超结器件单元，所述超结器件单元包括：
[0067] 沟槽栅，包括形成于所述N型柱3顶部的栅极沟槽201、形成于所述栅极沟槽201底部表面和侧面的栅介质层6以及填充于所述栅极沟槽201中的多晶硅栅7。
[0068] 在所述沟槽栅两侧形成有由P阱5组成的沟道区5，所述沟道区5还延伸到所述P型柱4的顶部；被所述多晶硅栅7侧面覆盖的所述沟道区5的表面用于形成沟道。
[0069] 由N+区组成的源区9形成于所述沟道区5表面。由N+区组成的漏区1形成于所述超结结构的底部；较佳为，所述漏区1由背面减薄后的所述半导体衬底1经过N+掺杂组成。
[0070] 在所述沟槽栅的底部形成有P型表面埋层8，所述P型表面埋层8和所述沟槽栅的底部接触，在所述超结器件反向击穿时所述P型表面埋层8形成一条反向空穴雪崩电流的路径，从而减小所述沟槽栅对反向空穴雪崩电流的聚集能力并从而提高器件的UIS能力。所述P型表面埋层8的宽度小于所述栅极沟槽201的宽度，通过缩小所述P型表面埋层8的宽度来减少所述P型表面埋层8对器件的导通电阻的影响。
[0071] 所述源区9的顶部通过接触孔11连接到由正面金属层13组成的源极，所述多晶硅栅7的顶部通过接触孔11连接到由正面金属层13组成的栅极。在所述漏区1的背面形成有由背面金属层14组成的漏极
[0072] 在所述源区9对应的接触孔11的底部形成有由P+区组成的阱区引出区12，所述阱区引出去的结深大于所述源区9的结深并和所述沟道区5相接触。
[0073] 所述过渡区的表面形成有第一P型环，所述第一P型环环绕在所述电荷流动区的周侧，各所述超结器件单元的所述P型表面埋层8延伸到所述过渡区中并和所述第一P型环接触。所述第一P型环接触的顶部通过接触孔11连接到所述源极，所述反向空穴雪崩电流的路径包括由所述P型表面埋层8、所述第一P型环以及所述源极连接形成的电连接路径，也即所述第一P型环通过接触孔11连接到所述源极形成所述反向空穴雪崩电流的路径中的引出路径。
[0074] 如图2所示，是本发明第一实施例超结器件的俯视面的版图结构示意图；图2中仅简单的显示了所述N型柱3、所述P型柱4、所述多晶硅栅7和第二P型环101的版图结构，图1是沿图2中的AA处的剖面示意图，在所述电荷流动区的表面形成有一条以上的第二P型环101，各所述第二P型环101的长度方向和各所述沟槽栅也即多晶硅栅7的长度方向垂直，各所述第二P型环101的两侧和所述第一P型环连接，各所述第二P型环101的顶部通过接触孔连接到所述源极；各所述第二P型环101的深度大于各所述沟槽栅的深度，各所述P型表面埋层8和各所述第二P型环101垂直相交且形成接触；所述反向空穴雪崩电流的路径包括由所述P型表面埋层8、所述第二P型环101以及所述源极连接形成的电连接路径。
[0075] 所述第一P型环和所述第二P型环101采用相同的工艺同时形成。
[0076] 各所述第二P型环101等间距平行排列在所述电荷流动区。
[0077] 在所述第二P型环101所覆盖的区域中未形成由N+区组成的源区9，使得沿所述沟槽栅的长度方向上，所述源区9的各N+区呈一段一段的岛结构。
[0078] 如图3所示，是图1中BB线处的器件的剖面结构示意图，图3中可以看出，在形成所述第二P型环101处，没有再形成所述沟道区5以及位于所述沟道区5表面的源区9。本发明实施例中，所述第二P型环101的深度大于所述沟道栅的深度并和所述P型表面埋层8相接触，以及通过接触孔11连接到有正面金属层13形成的源极。所以，通过引入所述第二P型环101之后，增加了反向空穴雪崩电流的引出路径。同时，由于所述第二P型环101引入后，源区9变成了分段的岛结构，这对沟道
密度会产生一定的影响，但是器件的整体的导通电阻主要由所述超结结构的N型柱3确定，沟道电阻占总导通电阻的比例非常小，所以对器件的导通电阻的影响极小，所以本发明能够实现在对器件的导通电阻影响极小的条件下，能增加反向空穴雪崩电流的路径，从而大幅改善器件的单脉冲
雪崩击穿能量(EAS)能力，从而能提高器件的UIS能力。
[0079] 本发明实施例一器件中，所述栅极沟槽201通过采用刻蚀形成，所述栅极沟槽201的刻蚀时采用硬质掩模层作为掩模，所述硬质掩模层的掩模通过光刻刻蚀形成，所述硬质掩模层的掩模的开口宽度等于所述P型表面埋层8的宽度，所述栅极沟槽201的刻蚀包括以所述硬质掩模层为掩模的各项异性刻蚀，该各项异性刻蚀完成后进行P型离子注入形成所述P型表面埋层8，之后进行各项同时刻蚀使所述栅极沟槽201的宽度扩展到需要值。
[0080] 在其它实施例器件中也能为：所述栅极沟槽201通过采用刻蚀形成，所述栅极沟槽201的刻蚀时采用硬质掩模层作为掩模，所述硬质掩模层的掩模通过光刻刻蚀形成，所述硬质掩模层的掩模的开口宽度等于所述栅极沟槽201的宽度，所述栅极沟槽201刻蚀完成后在所述栅极沟槽201底部表面和侧壁表面形成一层沟槽氧化膜，通过所述栅极沟槽201两侧面的所述沟槽氧化膜之间的间距定义所述P型表面埋层8的宽度并以所述沟槽氧化膜和所述硬质掩模层为掩模进行P型离子注入形成所述P型表面埋层8。
[0081] 在其它实施例器件中也能为：所述栅极沟槽201通过采用光刻刻蚀形成，所述栅极沟槽201形成后，在所述栅极沟槽201中填充多晶硅形成所述多晶硅栅时分两步，第一步填充的多晶硅使所述栅极沟槽201的开口宽度减小到所述P型表面埋层8的宽度所需值，在第一步填充多晶硅完成后进行P型离子注入形成所述P型表面埋层8。
[0082] 所述P型表面埋层8的的P型离子注入的注入杂质为硼，注入剂量为1e10cm-2～1e16cm-2，注入角度为0度。
[0083] 本发明第一实施例超结器件的制造方法：
[0084] 本发明第一实施例超结器件的制造方法用于制造如图1所示的本发明第一实施例超结器件，超结器件的中间区域为电荷流动区，终端保护区形成于所述电荷流动区的周侧，过渡区位于所述终端保护区和所述电荷流动区之间；超结结构由多个N型柱3和P型柱4交替排列组成；一个所述N型柱3和相邻的一个所述P型柱4组成一个超结单元；较佳为，所述超结结构形成于N型外延层2表面，所述P型柱4由填充于形成于所述N型外延层2中的超结沟槽的P型外延层组成，所述N型柱3由各所述P型柱4之间的N型外延层2组成。所述N型外延层2形成于半导体衬底1表面。所述超结结构的形成步骤为：
[0085] 提供一N型外延层2。
[0086] 采用光刻刻蚀工艺在所述N型外延层2中形成超结沟槽。
[0087] 在所述超结沟槽中填充P型外延层组成所述P型柱4；所述N型柱3由各所述P型柱4之间的N型外延层2组成。
[0088] 在其它实施例方法中，所述超结结构也能通过多次N型外延加P型离子注入实现。
[0089] 在所述电荷流动区中一个所述超结单元对应形成一个所述超结器件单元；在形成所述超结结构之后采用如下步骤形成所述超结器件单元，请参考图4A-图4C所示：
[0090] 步骤一、采用光刻刻蚀工艺在所述N型柱3顶部的栅极沟槽201。
[0091] 本发明第一实施例方法中，如图4A所示，步骤一中所述栅极沟槽201的刻蚀时采用硬质掩模层202作为掩模，所述硬质掩模层202的掩模通过光刻刻蚀形成，所述硬质掩模层202的掩模的开口宽度等于所述P型表面埋层8的宽度，所述栅极沟槽201的刻蚀包括以所述硬质掩模层202为掩模的各项异性刻蚀，该各项异性刻蚀形成的沟槽201a的宽度要小于最终的所述栅极沟槽201的宽度。
[0092] 步骤二、如图4B所示，各项异性刻蚀完成后即形成沟槽201a后采用P型离子注入工艺在所述沟槽栅的底部形成P型表面埋层8。
[0093] 如图4C所示，步骤二完成之后进行各项同时刻蚀使所述栅极沟槽201的宽度扩展到需要值。最后，所述P型表面埋层8的宽度小于所述栅极沟槽201的宽度，通过缩小所述P型表面埋层8的宽度来减少所述P型表面埋层8对器件的导通电阻的影响。
[0094] 较佳为，所述P型表面埋层8的的P型离子注入是在保留所述硬质掩模层的条件下自对准注入到所述栅极沟槽201的底部表面。
[0095] 所述P型表面埋层8的的P型离子注入的注入杂质为硼，注入剂量为1e10cm-2～-21e16cm ，注入角度为0度。
[0096] 步骤三、如图4C所示，在所述栅极沟槽201的底部表面和侧面形成栅介质层6。较佳为，所述栅介质层6为栅氧化层，采用热氧化工艺形成。
[0097] 步骤四、如图4C所示，在形成有所述栅介质层6的所述栅极沟槽201中填充多晶硅栅7从而组成沟槽栅。
[0098] 所述P型表面埋层8和所述沟槽栅的底部接触，在所述超结器件反向击穿时所述P型表面埋层8形成一条反向空穴雪崩电流的路径，从而减小所述沟槽栅对反向空穴雪崩电流的聚集能力并从而提高器件的UIS能力。
[0099] 步骤五、如图1所示，形成P阱5，由所述P阱5组成沟道区5；所述P阱5位于所述沟槽栅两侧并延伸到所述P型柱4的顶部；被所述多晶硅栅7侧面覆盖的所述沟道区5的表面用于形成沟道。
[0100] 较佳为，还包括在所述过渡区的表面形成第一P型环的步骤，所述第一P型环环绕在所述电荷流动区的周侧，各所述超结器件单元的所述P型表面埋层8延伸到所述过渡区中并和所述第一P型环接触，所述第一P型环接触的顶部通过接触孔连接到所述源极，所述反向空穴雪崩电流的路径包括由所述P型表面埋层8、所述第一P型环以及所述源极连接形成的电连接路径。
[0101] 如图2所示，在形成所述第一P型环的同时，还包括在所述电荷流动区的表面形成一条以上的第二P型环101，各所述第二P型环101的长度方向和各所述沟槽栅的长度方向垂直，各所述第二P型环101的两侧和所述第一P型环连接。如图3所示，各所述第二P型环101的顶部会通过后续形成的接触孔11连接到所述源极；各所述第二P型环101的深度大于各所述沟槽栅的深度，各所述P型表面埋层8和各所述第二P型环101垂直相交且形成接触；所述反向空穴雪崩电流的路径包括由所述P型表面埋层8、所述第二P型环101以及所述源极连接形成的电连接路径。
[0102] 各所述第二P型环101等间距平行排列在所述电荷流动区。
[0103] 步骤六、进行N+注入在所述沟道区5表面形成由N+区组成的源区9。
[0104] 本步骤六中，在所述第二P型环101所覆盖的区域中不进行形成所述源区9的N+注入，使得沿所述沟槽栅的长度方向上，所述源区9的各N+区呈一段一段的岛结构。
[0105] 步骤七、在所述超结结构的底部形成由N+区组成的漏区1。
[0106] 较佳为，形成所述漏区1时先对所述半导体衬底1进行背面减薄，所述漏区1直接由背面减薄后的N+掺杂的所述半导体衬底1组成；或者所述漏区1的N+掺杂由背面减薄后的所述半导体衬底1的掺杂叠加N+背面离子注入杂质组成。
[0107] 步骤八、形成层间膜、接触孔11和正面金属层13，对所述正面金属层13进行图形化形成源极和栅极，所述源区9的顶部通过接触孔11连接到所述源极，所述多晶硅栅7的顶部通过接触孔11连接到所述栅极。
[0108] 较佳为，在所述接触孔11的开口形成之后、金属填充之前，还包括采用P型离子注入工艺在所述源区9对应的接触孔11的底部形成由P+区组成的阱区引出区12的步骤，所述阱区引出去的结深大于所述源区9的结深并和所述沟道区5相接触。
[0109] 在所述漏区1的背面形成背面金属层14并由所述背面金属层14组成的漏极。
[0110] 本发明第二实施例超结器件的制造方法：
[0111] 本发明第二实施例超结器件的制造方法和本发明第一实施例超结器件的制造方法的区别之处为：
[0112] 如图5A所示，步骤一中所述栅极沟槽201的刻蚀时采用硬质掩模层202作为掩模，所述硬质掩模层202的掩模通过光刻刻蚀形成，所述硬质掩模层202的掩模的开口宽度等于所述栅极沟槽201的宽度。
[0113] 如图5B所示，所述栅极沟槽201刻蚀完成后在所述栅极沟槽201底部表面和侧壁表面形成一层沟槽氧化膜203，通过所述栅极沟槽201两侧面的所述沟槽氧化膜203之间的间距定义所述P型表面埋层8的宽度。
[0114] 如图5C所示，步骤二中以所述沟槽氧化膜203和所述硬质掩模层202为掩模进行P型离子注入形成所述P型表面埋层8。
[0115] 本发明实施例二方法的其它步骤和本发明实施例一方法的相同，这里不再做详细的描述。
[0116] 本发明第三实施例超结器件的制造方法：
[0117] 本发明第三实施例超结器件的制造方法和本发明第一实施例超结器件的制造方法的区别之处为：
[0118] 如图6A所示，步骤一中形成的所述栅极沟槽201即为具有所需宽度的栅极沟槽201,步骤一中形成所述栅极沟槽201形成后并不直接进行步骤二。
[0119] 而是，如图6B所示，完成步骤三的形成所述栅介质层6的步骤，接着进行步骤四的多晶硅填充工艺。步骤四中在所述栅极沟槽201中填充多晶硅形成所述多晶硅栅时分两步，第一步填充的多晶硅7a使所述栅极沟槽201的开口宽度减小到所述P型表面埋层8的宽度所需值，步骤二的进行P型离子注入形成所述P型表面埋层8的步骤放置在步骤四的第一步填充多晶硅完成后进行，也即形成多晶硅7a之后进行步骤二的P型离子注入形成所述P型表面埋层8。
[0120] 之后、如图6C所示，之后进行第二步填充多晶硅从而和第一步填充的多晶硅7a叠加形成所述多晶硅栅7。步骤三的所述栅介质层6和步骤四中填充的多晶硅7除了形成于所述栅极沟槽201中之外还会延伸到所述栅极沟槽201的外部，故在多晶硅7填充完成之后还需要求进行多晶硅回刻或者化学机械
研磨(CMP)工艺将所述栅极沟槽201外部的多晶硅7和栅介质层6都去除，最后如图6D所示，留下位于所述栅极沟槽201中的多晶硅栅7和栅介质层6。
[0121] 本发明实施例三方法的其它步骤和本发明实施例一方法的相同，这里不再做详细的描述。
[0122] 以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多
变形和改进，这些也应视为本发明的保护范围。
