技术领域
[0001] 本
发明涉及半导体制造工艺，尤其涉及一种半导体器件的制作方法。
背景技术
[0002] 随着对超大规模集成
电路高集成度和高性能的需求逐渐增加，半导体器件的关键尺寸越来越小，多晶
硅栅极的线宽也越来越细，同时也对线宽粗糙度（Line Width Roughness，LWR）提出了更高的要求。国际半导体技术蓝图（ITRS）2009年版对
多晶硅栅极的线宽粗糙度（LWR）给出了新的指引路线，ITRS2009指出，当半导体器件采用工艺
节点为45nm的制程时，线宽粗糙度要减小到3.2nm。而且随着工艺节点的越来越小，线条粗糙度的重要性也越来越显著。
[0003] 图1中示出了
现有技术制作多晶硅栅极的工艺
流程图，下面将结合图1来说明现有技术的制作方法。
[0004] 执行步骤101，提供半导体衬底，在半导体衬底上依次形成多晶硅层和屏蔽层。执行步骤102，在屏蔽层的表面形成具有露出预形成P型
离子注入区的开口图案的光阻层，并对多晶硅层进行P型掺杂离子注入。所述P型掺杂离子注入步骤为
硼离子注入的过程。P型掺杂离子注入完毕后，去除表面
覆盖的光阻层。执行步骤103，在屏蔽层的表面形成具有露出预形成N型离子注入区的开口图案的光阻层，对多晶硅层进行N型掺杂离子注入。在该多晶层中掺杂N型掺杂离子，例如砷（As）和/或磷（P），以形成N型多晶硅栅极。可以使用离子注入方法来完成N型栅极掺杂工艺。N型掺杂离子注入完毕后，去除表面覆盖的光阻层。执行步骤104，
图案化屏蔽层，对多晶硅层和栅
氧化物层进行
刻蚀，以形成多晶硅栅极。利用
光刻技术在屏蔽层上定义出栅极图形。
[0005] 采用现有技术制作多晶硅栅极的线宽粗糙度为3.3nm，而减小线宽粗糙度对于器件的性能提高具有很大的作用。
[0006] 因此，急需一种新的制造方法，以克服现有技术中的不足。
发明内容
[0007] 在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0008] 为了解决现有技术中存在的问题，本发明提出了一种半导体器件的制作方法，包括下列步骤，提供半导体衬底；在所述半导体衬底上形成多晶硅层；在所述多晶硅层的表面覆盖形成图案化的第一光阻层，对所述多晶硅层进行N型掺杂离子的共同注入工艺；进行
退火处理；图案化所述多晶硅层，以形成多晶硅栅极。
[0009] 优选地，所述N型掺杂离子为砷或者磷。
[0010] 优选地，所述N型掺杂离子共同注入工艺中
掺杂剂量为5E14～1.5E15个/平方厘米，掺杂
能量为6～18KeV。
[0011] 优选地，所述退火处理的工艺参数为：退火
温度为600～1000℃，时间为10～30分钟。
[0012] 优选地，与所述N型掺杂离子共同注入的离子为氮、
碳、锗或者氟离子。
[0013] 优选地，在所述半导体衬底和所述多晶硅层之间还形成有栅氧化物层。
[0014] 优选地，所述多晶硅层之上形成有屏蔽层。
[0015] 优选地，在形成所述第一光阻层之前，还包括在所述多晶硅层的表面形成具有露出预形成P型离子注入区的开口图案的第二光阻层，以及对所述多晶硅层进行P型掺杂离子注入的步骤。
[0016] 优选地，所述P型掺杂离子为硼离子。
[0017] 优选地，所述退火处理方法为管炉退火或峰值退火或快速热退火。
[0018] 综上所示，根据本发明的制造工艺，能有效减小多晶硅栅极的线宽粗糙度，进而提高器件的性能。
附图说明
[0019] 本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的
实施例及其描述，用来解释本发明的原理。
[0020] 附图中：
[0021] 图1为现有技术示例性实施例的方法依次实施的步骤的流程图；
[0022] 图2为根据本发明示例性实施例的方法依次实施的步骤的流程图。
具体实施方式
[0023] 在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0024] 为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的制造工艺。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0025] 应当理解的是，当在本
说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0026] [示例性实施例]
[0027] 下面将结合附图对本发明进行更详细的描述，其中标示了本发明的优选实施例，应该理解本领域技术人员可以进行
修改在此描述的本发明，而仍然实现本发明的有利效果。
[0028] 图2示出了根据本发明一个实施方式制作多晶硅栅极工艺流程图。下面将结合图2来详细说明本发明的制作方法。
[0029] 执行步骤201，提供半导体衬底，在半导体衬底上依次形成多晶硅层和屏蔽层。所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。
[0030] 所述多晶硅层可以是通过
化学气相沉积、
磁控溅射、
物理气相沉积或者
原子层沉积等方法形成的。作为一个实例，选用低压化学气相淀积(LPCVD)工艺。形成所述多晶硅层的工艺条件包括：反应气体为硅烷(SiH4)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压
力可为250～350毫毫米汞柱(mTorr)，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气(He)或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如
8slm、10slm或15slm。
[0031] 此外在半导体衬底和多晶硅层之间还可以形成栅氧化物层，该栅氧化物层可以是通过氧化工艺在氧蒸气环境中约800～1000摄氏度的温度下形成的
二氧化硅层。
[0032] 所述屏蔽层的材料可以是
无定形碳或者氧化硅。形成屏蔽层的方法可以是化学气相沉积或者物理气相沉积。厚度可以是50nm～150nm。屏蔽层的材料采用无定型碳，可以减少
侧壁的粗糙程度，因而在后续刻蚀多晶硅层时，可以提高刻蚀出的栅极结构宽度的均一性。
[0033] 执行步骤202，在屏蔽层的表面形成具有露出预形成P型离子注入区的开口图案的光阻层，并对多晶硅层进行P型掺杂离子注入。所述P型掺杂离子注入步骤为硼离子注入的过程。进行注入的方法可以是半导体制造领域常见的运用离子注入设备将高能杂质离子植入多晶硅层中，从而改变栅极多晶硅层的电导率。P型掺杂离子注入完毕后，去除表面覆盖的光阻。
[0034] 执行步骤203，在屏蔽层的表面形成具有露出预形成N型离子注入区的开口图案的光阻层，并对多晶硅层进行N型掺杂离子的共同注入工艺。所述N型掺杂离子为砷或者磷，优选为磷。与所述N型掺杂离子共同注入的离子为氮、碳、锗或者氟离子，优选为氮离子。进行注入的方法可以是半导体制造领域常见的运用离子注入设备将高能杂质离子植入多晶硅层中，作为一个实例，所述氮与磷离子共同注入工艺中掺杂能量为6～18KeV，掺杂剂量为5E14～1.5E15个/平方厘米。N型掺杂离子注入完毕后，去除覆盖在表面的光阻。
[0035] 执行步骤204，进行退火处理。所述退火处理方法为管炉退火（Furnace Anneal）或峰值退火（Spike Anneal）或快速热退火（Rapid Thermal Anneal）。作为一个实例，选用管炉退火，退火温度为600～1000℃，时间为10～30分钟。在其它实施例中，也可以采用其它退火方式，应能达到类似的效果。
[0036] 执行步骤205，图案化屏蔽层，对多晶硅层和栅氧化物层进行刻蚀，以形成多晶硅栅极。利用光刻方法在屏蔽层上定义出栅极图形。所述光刻方法，是先在屏蔽层表面用
旋涂法形成光阻层；再以具有目标栅极图形的光掩膜板为掩膜，用紫外光照射光阻层；接着用显影液处理被曝光的光阻层，在光阻层上形成目标栅极图形；再以具有目标栅极图形的光阻层为掩膜，湿法刻蚀屏蔽层。然后，以屏蔽层为掩膜，刻蚀栅极多晶硅层和栅氧化物层。所述的刻蚀可以是
干法刻蚀或者湿法刻蚀。干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、
等离子体蚀刻或者
激光切割。所述的刻蚀可以是以二氟甲烷和六氟化硫的混合气体作为刻蚀气体的等离子刻蚀，其中采用的RF功率是100～1000W，二氟甲烷的流量是20～200sccm。
[0037] 通过此方法所形成的多晶硅栅极，线宽粗糙度为3.0nm，较现有技术3.3nm的线宽粗糙度相比，线宽粗糙度变小。因此，根据本发明的制造工艺，能有效减小多晶硅栅极的线宽粗糙度，进而提高器件的性能。
[0038] 本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的
权利要求书及其等效范围所界定。
