功率晶体管元件
阅读：753发布：2022-03-07
专利汇可以提供功率晶体管元件专利检索，专利查询，专利分析的服务。并且本 发明 提供一种功率晶体管元件包括基底、第一 电极 以及第二电极。基底定义有有源区与终端区。终端区环绕有源区。基底包括第一沟槽与第二沟槽。第一沟槽配置在有源区内且邻近于终端区。第二沟槽配置在终端区内且邻近于有源区。第一电极与第二电极分别配置在第一沟槽与第二沟槽中。第一电极与第二电极皆为电性浮接。，下面是功率晶体管元件专利的具体信息内容。
1.一种功率晶体管元件，其特征在于，包括：
基底，定义有有源区与终端区，所述终端区围绕所述有源区，其中所述基底包括：
第一沟槽，配置在所述有源区内且邻近于所述终端区；
第二沟槽，配置在所述终端区内且邻近于所述有源区；以及
第一电极与第二电极，分别配置在所述第一沟槽与所述第二沟槽中，其中所述第一电极与所述第二电极为电性浮接。
2.根据权利要求1所述的功率晶体管元件，其特征在于，还包括第三沟槽，配置在所述终端区内，且围绕所述有源区，其中所述第二沟槽位于所述有源区与所述第三沟槽之间，且第三电极，配置于所述第三沟槽中。
3.根据权利要求2所述的功率晶体管元件，其特征在于，其中所述第三电极为电性浮接。
4.根据权利要求2所述的功率晶体管元件，其特征在于，其中所述第三电极电性连接至漏极。
5.根据权利要求1所述的功率晶体管元件，其特征在于，其中所述第一电极与所述第二电极是同一种电极。
6.根据权利要求1所述的功率晶体管元件，其特征在于，还包括第四沟槽，配置在所述有源区内，所述第一沟槽位于所述第四沟槽与所述第二沟槽之间，其中所述第四沟槽具有沟槽栅极结构，所述沟槽栅极结构包括第一导体层与位于所述第一导体层上的第二导体层。
7.根据权利要求6所述的功率晶体管元件，其特征在于，其中所述第一电极、所述第二电极及所述第一导体层在同一程序下制作。
8.根据权利要求1所述的功率晶体管元件，其特征在于，其中所述基底还包括：
第五沟槽，配置在所述终端区内，具有第四电极配置于所述第五沟槽中；以及第六沟槽，配置在所述终端区内，具有第五电极配置在所述第六沟槽中，其中所述第四电极、所述第五电极与所述基底电性绝缘，且所述第四电极位于所述第二电极与所述第五电极之间，且所述第四电极的电位与所述第五电极的电位介于源极电位与漏极电位之间。
9.根据权利要求8所述的功率晶体管元件，其特征在于，其中所述第四电极的所述电位介于所述第五电极的所述电位与所述源极电位之间。
10.根据权利要求8所述的功率晶体管元件，其特征在于，其中所述基底还包括：第七沟槽，配置在所述终端区内，且具有第六电极，所述第六电极与所述基底电性绝缘，其中所述第六电极位于所述第四电极与所述第五电极之间，且所述第六电极的电位介于所述第四电极的所述电位与所述第五电极的所述电位之间。
功率晶体管元件
技术领域
背景技术
[0002] 功率晶体管元件是一种广泛使用在模拟电路的半导体元件。由于功率晶体管元件具有非常低的导通电阻与非常快的切换速度，因此，功率晶体管元件可应用在电源切换(Power switch)电路上，使得电源管理技术(power management techniques)更有效率。
[0003] 随着科技进步，电子元件朝着轻薄化的趋势发展。由于电子元件的尺寸不断地缩小，维持功率晶体管元件的高击穿电压(Breakdown voltage)也愈发困难。因此，在元件尺寸越做越小的趋势下，如何改善功率晶体管元件的击穿电压将成为重要的一门课题。
发明内容
[0005] 本发明提供一种功率晶体管元件包括基底、第一电极以及第二电极。基底定义有有源区与终端区。终端区环绕有源区。基底包括第一沟槽与第二沟槽。第一沟槽配置在有源区内且邻近于终端区。第二沟槽配置在终端区内且邻近于有源区。第一电极与第二电极分别配置在第一沟槽与第二沟槽中。第一电极与第二电极皆为电性浮接。
[0006] 在本发明的一实施例中，还包括第三沟槽配置在终端区内，且围绕有源区。第二沟槽位于有源区与第三沟槽之间，且第三电极配置于第三沟槽中。
[0007] 在本发明的一实施例中，第三电极为电性浮接。
[0008] 在本发明的一实施例中，第三电极电性连接至漏极。
[0009] 在本发明的一实施例中，第一电极与第二电极是同一种电极。
[0010] 在本发明的一实施例中，上述基底还包括第四沟槽配置在有源区内。第一沟槽位于第四沟槽与第二沟槽之间，其中第四沟槽具有沟槽栅极结构。沟槽栅极结构包括第一导体层与位于第一导体层上的第二导体层。
[0011] 在本发明的一实施例中，上述第一电极、第二电极及第一导体层在同一程序下制作。
[0012] 在本发明的一实施例中，上述基底还包括第五沟槽与第六沟槽。第五沟槽配置在终端区内，具有第四电极配置于第五沟槽中。第六沟槽配置在终端区内中，具有第五电极结构配置在第六沟槽中。第四电极、第五电极与基底电性绝缘。第四电极位于第二电极与第五电极之间。第四电极的电位与第五电极的电位介于源极电位与漏极电位之间。
[0013] 在本发明的一实施例中，第四电极的电位介于第五电极的电位与源极电位之间。
[0014] 在本发明的一实施例中，上述基底还包括第七沟槽配置在终端区内，且具有第六电极。第六电极与基底电性绝缘。第六电极位于第四电极与第五电极之间，且第六电极的电位介于第四电极的电位与第五电极的电位之间。
[0015] 基于上述，本发明一实施例将有源区中邻近终端区的第一电极与终端区中邻近有源区的第二电极电性浮接，以提升功率晶体管元件的击穿电压。本发明另一实施例将终端区中最外围的沟槽电极结构电性连接至漏极，藉此减缓，甚至消除终端区中的沟槽电极结构的边缘处的电场扭曲现象。此外，本发明又一实施例将终端区中的至少两个沟槽电极结构的电位介于源极电位以及漏极电位之间，以更进一步地改善功率晶体管元件的击穿电压。如此一来，本发明的功率晶体管元件可在一定的元件尺寸下具有良好的元件特性。
附图说明
[0017] 图1A是本发明的第一实施例的一种功率晶体管元件的上视示意图。
[0018] 图1B是图1A的线I-I’的剖面示意图。
[0019] 图2是本发明的第二实施例的一种功率晶体管元件的剖面示意图。
[0020] 图3是本发明的第三实施例的一种功率晶体管元件的剖面示意图。
具体实施方式
[0021] 参照本实施例的附图以更全面地阐述本发明。然而，本发明也可以各种不同的形式体现，而不应限于本文中所述的实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的标号表示相同或相似的元件，以下段落将不再一一赘述。
[0022] 图1A是本发明的第一实施例的一种功率晶体管元件的上视示意图。图1B是图1A的线I-I’的剖面示意图。在以下的实施例中，是以第一导电型为N型，第二导电型为P型为例来说明，但本发明并不以此为限。本领域技术人员应了解，第一导电型也可以为P型，而第二导电型为N型。
[0023] 请参照图1A与图1B，本发明的第一实施例的功率晶体管元件1包括基底100，其定义有有源区R1与终端区R2。终端区R2环绕有源区R1，以防止电压击穿的现象发生。基底100例如是半导体基底或是半导体化合物基底。在本实施例中，基底100可以是具有第一导电型的半导体基底，例如N型重掺杂的硅基底。
[0024] 如图1A所示，有源区R1具有多个有源沟槽10。有源沟槽10沿第一方向D1延伸且沿第二方向D2排列。在一实施例中，有源沟槽10是以等距离的方式排列，而互相分离。在替代实施例中，有源沟槽10的至少一端面实质上是对齐的。
[0025] 另外，终端区R2具有多个终端沟槽20。如图1A所示，终端沟槽20沿第一方向D1延伸，且环绕有源区R1中的有源沟槽10，以形成封闭式的环形沟槽。终端沟槽20与有源沟槽10彼此分离而不相连。第一方向D1与第二方向D2相交。在一实施例中，第一方向D1垂直于第二方向D2。
[0026] 从剖面角度来看，如图1B所示，第一外延层102配置在有源区R1与终端区R2的基底100上。在一实施例中，第一外延层102为具有第一导电型的外延层，例如N型轻掺杂的外延层，且其形成方法包括选择性外延生长(selective epitaxy growth，SEG)工艺。另外，漏极D配置在基底100的下方，使得基底100位于第一外延层102与漏极D之间。
[0027] 如图1B所示，有源沟槽10配置在有源区R1的第一外延层102中，而与终端沟槽20配置在终端区R2的第一外延层102中。具体来说，有源沟槽10包括第一有源沟槽12、第二有源沟槽14以及第三有源沟槽16。第一有源沟槽12、第二有源沟槽14以及第三有源沟槽16彼此分离而不相连。第一有源沟槽12(其可视为第一沟槽)靠近终端区R2，且第二有源沟槽14位于第一有源沟槽12与第三有源沟槽16之间。
[0028] 在一实施例中，第一有源沟槽12中具有电极结构112(其可视为第一电极)与绝缘层118。绝缘层118包覆电极结构112的底面与侧壁，使得电极结构112与第一外延层102或基底100电性绝缘。在一实施例中，电极结构112的材料包括导体材料，例如掺杂多晶硅。绝缘层118的材料包括氧化硅。
[0029] 在一实施例中，第二有源沟槽14(其可视为第四沟槽)中具有沟槽栅极结构114与绝缘层118。沟槽栅极结构114包括导体层114a(其可视为第一导体层)与位于导体层114a上的导体层114b(其可视为第二导体层)。在一实施例中，导体层114a可用以作为屏蔽电极；而导体层114b可用以作为栅极，并通过插塞142电性连接至栅极电极140(如图1A所示)。绝缘层118的一部分可用以作为栅极(导体层114b)与屏蔽栅极(导体层114a)之间的闸间绝缘层，以电性绝缘导体层114a、114b。另外，环绕沟槽栅极结构114的绝缘层118的另一部分电性绝缘沟槽栅极结构114与第一外延层102、主体层106以及掺杂区110。虽然图1B示出彼此分离的导体层114a、114b，但本发明不以此为限。在其他实施例中，导体层114a、114b也可相连，以形成单一栅极。在一实施例中，导体层114a、114b的材料可例如是掺杂多晶硅。
[0030] 相似地，第三有源沟槽16中具有沟槽栅极结构116与包覆沟槽栅极结构116的绝缘层118。第三有源沟槽16的结构与第二有源沟槽14的结构相同，在于此便不再赘述。
[0031] 另一方面，终端沟槽20包括第一终端沟槽22、第二终端沟槽24以及第三终端沟槽26。第一终端沟槽22、第二终端沟槽24以及第三终端沟槽26彼此分离而不相连。第一终端沟槽22(其可视为第二沟槽)靠近有源区R1，且第一终端沟槽22位于有源区R1与第二终端沟槽
24之间。而第二终端沟槽24则位于第一终端沟槽22与第三终端沟槽26之间。虽然图1B示出3个终端沟槽22、24、26，但本发明不以此为限。在其他实施例中，终端沟槽20可只具有1个或更多个终端沟槽。
24之间。而第二终端沟槽24则位于第一终端沟槽22与第三终端沟槽26之间。虽然图1B示出3个终端沟槽22、24、26，但本发明不以此为限。在其他实施例中，终端沟槽20可只具有1个或更多个终端沟槽。
[0032] 在一实施例中，第一终端沟槽22中具有电极结构122(其可视为第二电极)与绝缘层128。绝缘层128包覆电极结构122的底面与侧壁，使得电极结构122与第一外延层102或基底100电性绝缘。在一实施例中，电极结构122的材料包括导体材料，例如是掺杂多晶硅。绝缘层128的材料包括氧化硅。
[0033] 值得注意的是，电极结构112、122皆电性浮接。在一实施例中，电极结构112与电极结构122是同一种电极。在本实施例中，电极结构112与电极结构122是同时制作，也就是在同一程序下制作。另外，电极结构112、电极结构122、导体层114a及导体层116a都可在同一程序下制作。
[0034] 在此情况下，本实施例可通过电极结构112、122中所储存的电荷维持该处的电场，以提升功率晶体管元件1的击穿电压。另一方面，本实施例可容许电极结构112与电极结构122之间的间隙15(如图1A所示)微幅增加或减少时，同时保持功率晶体管元件1的击穿电压。也就是说，本实施例可增加功率晶体管元件1的工艺裕度(process window)。
[0035] 在一实施例中，第二终端沟槽24(其可视为第三沟槽)中具有电极结构124(其可视为第三电极)与绝缘层128。第二终端沟槽24的结构与第一终端沟槽22的结构相同，于此便不再赘述。
[0036] 在一实施例中，第三终端沟槽26中具有电极结构126与绝缘层128。第三终端沟槽26的结构与第一终端沟槽22及第二终端沟槽24的结构相同，于此便不再赘述。
[0037] 在一实施例中，电极结构124、126也可以是电性浮接，以更进一步提升功率晶体管元件1的击穿电压。虽然图1B示出3个电极结构122、124、126，但本发明不以此为限。只要至少一个电极结构122配置在邻近有源区R1的终端区R2的第一外延层102中且电性浮接，即为本发明所保护的范畴内。在其他实施例中，可依据沟槽间距、间隙15的间距以及第一外延层102的掺杂浓度来调整终端区R2中浮接的电极结构的数量。举例来说，当沟槽间距或间隙15的间距较大，或者是第一外延层102的掺杂浓度较高时，可减少终端区R2中的电极结构的数量。反之，则可增加终端区R2中的电极结构的数量。在替代实施例中，终端区R2中浮接的电极结构的数量可介于1至4个。
[0038] 请参照图1B，本发明的第一实施例的功率晶体管元件1还包括主体层106、掺杂区110、介电层108、导体层130以及插塞132。具体来说，主体层106配置于有源沟槽10之间以及有源沟槽10与第一终端沟槽22之间的第一外延层102中。如图1B所示，主体层106环绕有源沟槽10。在一实施例中，主体层106具有第二导电型，例如是P型主体层。掺杂区110配置于主体层106中，且环绕有源沟槽10的上部。在一实施例中，掺杂区110具有第一导电型，例如是N型重掺杂区。在一实施例中，掺杂区110可用以作为源极。
[0039] 如图1B所示，介电层108配置在第一外延层102上。导体层130配置在介电层108上，且介电层108配置在导体层130与第一外延层102之间。插塞132自导体层130的底面延伸并贯穿介电层108，以与掺杂区110(或源极)接触。换言之，导体层130通过插塞132电性连接至掺杂区110(或源极)。在一实施例中，介电层108的材料包括氧化硅。插塞132以及导体层130的材料分别包括导体材料，其可以是金属，例如铝、铜、钨或其组合。
[0040] 图2是本发明的第二实施例的一种功率晶体管元件的剖面示意图。
[0041] 请参照图2，第二实施例的功率晶体管元件2包括基底100、第一外延层102、第二外延层104、漏极D。具体来说，基底100定义有有源区R1与终端区R2。第二实施例的有源区R1与终端区R2的配置与图1A、图1B相似，于此不再赘述。
[0042] 如图2所示，第一外延层102配置在有源区R1与终端区R2的基底100上。第二外延层104配置在第一外延层102上。也就是说，第一外延层102配置在基底100与第二外延层104之间。在一实施例中，第一外延层102与第二外延层104为具有第一导电型的外延层，例如是N型轻掺杂的外延层，且其形成方法包括选择性外延生长工艺。第二外延层104的掺杂浓度大于第一外延层102的掺杂浓度，以形成双重外延结构。此双重外延结构可降低功率晶体管元件2的导通阻抗。另外，漏极D配置在基底100的下方，使得基底100位于第一外延层102与漏极D之间。
[0043] 如图2所示，有源区R1具有多个有源沟槽10，其配置在有源区R1的第二外延层104中。有源沟槽10包括第一有源沟槽12、第二有源沟槽14以及第三有源沟槽16。在一实施例中，第一有源沟槽12中具有电极结构112(其可视为第一电极结构)与包覆电极结构112的绝缘层118。第二有源沟槽14中具有沟槽栅极结构114与包覆沟槽栅极结构114的绝缘层118。第三有源沟槽16中具有沟槽栅极结构116与包覆沟槽栅极结构116的绝缘层118。电极结构
112、沟槽栅极结构114、116以及绝缘层118的材料已于上述段落说明过，于此便不再赘述。
112、沟槽栅极结构114、116以及绝缘层118的材料已于上述段落说明过，于此便不再赘述。
[0044] 终端区R2具有多个终端沟槽20a，其配置在终端区R2的第二外延层104中。具体来说，终端沟槽20a包括第一终端沟槽22与第二终端沟槽24。第一终端沟槽22配置在第二终端沟槽24与第一有源沟槽12之间。第一终端沟槽22中具有电极结构122(其可视为第二电极)与包覆电极结构122的绝缘层128。第二终端沟槽24中具有电极结构224(其可视为第三电极)与包覆电极结构224的绝缘层128。电极结构224的材料与电极结构122的材料相似，而电极结构122与绝缘层128的材料已于上述段落说明过，于此便不再赘述。
[0045] 值得注意的是，电极结构112、122皆为电性浮接，而电极结构224电性连接至漏极D。在此情况下，本实施例可通过电极结构112、122中所储存的电荷维持该处的电场，以提升功率晶体管元件2的击穿电压。另外，由于电极结构224电性连接漏极D，以作为隔离沟槽，进而将电力线限制在第二终端沟槽24中的电极结构224的边缘处。因此，可减缓甚至消除电极结构224的边缘处的电场扭曲现象，以更进一步地改善功率晶体管元件2的击穿电压。在一实施例中，电场扭曲现象是由于第一外延层102与第二外延层104的掺杂浓度不同所导致的。也就是说，本实施例将最外围的沟槽电极电性连接至漏极，以提升功率晶体管元件的击穿电压。如此一来，本实施例的功率晶体管元件可在一定的元件尺寸下具有良好的导通电阻及击穿电压。在替代实施例中，根据第一外延层102与第二外延层104的掺杂浓度的差异程度，第二终端沟槽22的数量可大于1个(例如是2个、3个或是4个以上)，且各第二终端沟槽22中的电极结构224皆可电性连接至漏极D。
[0046] 如图2所示，第二终端沟槽24中的电极结构224可通过插塞232、234以及导体层230电性连接至漏极D。具体来说，插塞232自导体层230的底面延伸并贯穿介电层108，以与第二外延层104接触。插塞234自导体层230的底面延伸并贯穿介电层108，以与电极结构224接触。由于基底100、第一外延层102以及第二外延层104为相同导电型(例如是N型)，因此，电极结构224可通过插塞234、导体层230、插塞232、第二外延层104、第一外延层102以及基底100电性连接至基底100的底部的漏极D。也就是说，第二终端沟槽24中的电极结构224与漏极D具有相同的电位。在一实施例中，插塞232、234以及导体层230的材料分别包括导体材料，其可以是金属，例如铝、铜、钨或其组合。介电层108的材料包括氧化硅。
[0047] 此外，功率晶体管元件还包括主体层106、掺杂区110、介电层108、导体层130以及插塞132。如图2所示，主体层106配置于有源沟槽10之间的第二外延层104中。主体层106环绕有源沟槽10。掺杂区110(其可视为源极)配置于主体层106中，且环绕有源沟槽10的上部。介电层108配置在第二外延层104上。导体层130配置在介电层108上。插塞132自导体层130的底面延伸并贯穿介电层108，以与掺杂区110(或源极)接触或电性连接。主体层106、掺杂区110、介电层108、导体层130以及插塞132的材料已于上述段落说明过，于此便不再赘述。
另外，虽然图2所示的导体层130、230处于同一高度(at the same level)，但本发明不以此为限。在其他实施例中，导体层130、230可处于不同高度。
另外，虽然图2所示的导体层130、230处于同一高度(at the same level)，但本发明不以此为限。在其他实施例中，导体层130、230可处于不同高度。
[0048] 图3是本发明的第三实施例的一种功率晶体管元件的剖面示意图。
[0049] 请参照图3，第三实施例的功率晶体管元件3与第二实施例的功率晶体管元件2相似。相似或相同的构件以相似或相同的标号来表示，且其材料与配置已于上述段落说明过，于此便不再赘述。上述两者不同之处在于：第三实施例的功率晶体管元件3的终端沟槽20b包括第一终端沟槽22、第二终端沟槽24、第三终端沟槽26以及第四终端沟槽28。第一终端沟槽22靠近有源区R1。第一终端沟槽22位于有源区R1与第二终端沟槽24之间。第三终端沟槽26配置于第二终端沟槽24与第四终端沟槽28之间。
[0050] 在一实施例中，第一终端沟槽22(其可视为第二沟槽)中具有电极结构122(其可视为第二电极)与包覆电极结构122的绝缘层128。第二终端沟槽24(其可视为第五沟槽)中具有电极结构324(其可视为第四电极)与包覆电极结构324的绝缘层128。第三终端沟槽26(其可视为第七沟槽)中具有电极结构326(其可视为第六电极构)与包覆电极结构326的绝缘层128。第四终端沟槽28(其可视为第六沟槽)中具有电极结构328(其可视为第五电极)与包覆电极结构328的绝缘层128。电极结构324、326、328的材料与电极结构122的材料相似，而电极结构122与绝缘层128的材料已于上述段落说明过，于此便不再赘述。
[0051] 如图3所示，本实施例的功率晶体管元件3还包括电阻元件30，耦接于源极电位SV与漏极电位DV之间。换言之，电阻元件30与电极结构324、326、328电性连接，而电极结构122为电性浮接。具体来说，电阻元件30可以是串联在一起的多个电阻R1、R2、R3、R4。电极结构324电性连接至电阻R1、R2之间的节点N1；电极结构328电性连接至电阻R3、R4之间的节点N2；电极结构326电性连接至电阻R2、R3之间的节点N3。在此配置下，即可利用电阻分压的方式，使电极结构324的电位V1、电极结构328的电位V2以及电极结构326的电位V3介于源极电位SV与漏极电位DV之间。如此一来，便可将终端区R2内的电力线平均分布，以减缓，甚至消除电极结构328的边缘处的电场扭曲现象，进而改善功率晶体管元件3的击穿电压。
[0052] 在一实施例中，如图3所示，电极结构324靠近源极电位SV；而电极结构328靠近漏极电位DV。因此，电极结构324的电位V1介于电极结构328的电位V2与源极电位SV之间。另外，电极结构326介于电极结构324与电极结构328之间。相似地，电极结构326的电位V3则介于电极结构324的电位V1与电极结构328的电位V2之间。也就是说，终端区R2中的沟槽电极的电位由源极往漏极的方向渐变。在本实施例中，终端区R2中的沟槽电极的电位由源极往漏极的方向增加。换言之，电极结构328的电位V2大于电极结构326的电位V3，且电极结构326的电位V3大于电极结构324的电位V1。但本发明不以此为限。
[0053] 在一实施例中，从上视角度来看，电阻元件30可以是线形，其沿着一螺旋形路径环绕终端区R2。电极结构324、326、328可在不同线段处与电阻元件30相连。本发明可通过线形电阻元件30的长度来调整电阻R1、R2、R3、R4的电阻值。详细地说，当线形的电阻元件30的长度愈长，则其电阻值则愈高。在一实施例中，电阻元件30的材料可例如是掺杂多晶硅或非掺杂多晶硅。
[0054] 综上所述，本发明一实施例将邻近终端区的第一电极结构与邻近有源区的第二电极结构电性浮接，以提升功率晶体管元件的击穿电压。本发明另一实施例将终端区中最外围的沟槽电极结构电性连接至漏极，藉此减缓，甚至消除终端区中的沟槽电极结构的边缘处的电场扭曲现象。此外，本发明又一实施例将终端区中的至少两个沟槽电极结构的电位介于源极电位以及漏极电位之间，以更进一步地改善功率晶体管元件的击穿电压。如此一来，本发明的功率晶体管元件可在一定的元件尺寸下具有良好的元件特性。
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