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多层陶瓷 电子组件

阅读：764发布：2022-03-08

专利汇可以提供多层陶瓷电子组件专利检索，专利查询，专利分析的服务。并且本发明公开了一种多层陶瓷电子组件，所述多层陶瓷电子组件包括：主体，包括与介电层交替布置的内电极；以及外电极，设置在所述主体上并连接到所述内电极。所述内电极包括多个镍(Ni)晶粒，并且包括锡 (Sn)和镍(Ni)的复合层形成在所述镍(Ni)晶粒的晶界处。，下面是多层陶瓷电子组件专利的具体信息内容。

权利要求

1.一种多层陶瓷电子组件，包括：
主体，包括与介电层交替布置的内电极；以及
外电极，设置在所述主体上并连接到所述内电极，
其中，所述内电极包括多个镍晶粒，并且包括锡和镍的复合层形成在所述镍晶粒的晶界处。
2.根据权利要求1所述的多层陶瓷电子组件，其中，包括锡和镍的所述复合层的厚度在
1nm至15nm的范围内。
3.根据权利要求1所述的多层陶瓷电子组件，其中，在所述复合层中，基于所述复合层的总含量，锡的摩尔比大于或等于0.0001。
4.根据权利要求1所述的多层陶瓷电子组件，其中，包括锡和镍的所述复合层基本上围绕所述镍晶粒中的至少一个。
5.根据权利要求1所述的多层陶瓷电子组件，其中，所述介电层的厚度为0.4μm或更小，并且所述内电极的厚度为0.4μm或更小。
6.根据权利要求1所述的多层陶瓷电子组件，其中，85％≤C，其中，C是实际内电极形成的部分的长度相对于所述内电极的总长度的比。
7.根据权利要求1所述的多层陶瓷电子组件，
其中，所述内电极利用内电极膏形成，所述内电极膏包括在其表面上具有含锡的涂层的镍粉末或者包括合金形式的锡的镍粉末，并且
其中，相对于所述镍粉末，锡含量为1.5wt％或更大。
8.根据权利要求7所述的多层陶瓷电子组件，其中，所述镍粉末的平均粒径为100nm或更小。
9.根据权利要求7所述的多层陶瓷电子组件，其中，所述镍粉末还包含硫，并且基于所述镍粉末的总含量，所述硫的含量大于0且小于或等于300ppm。
10.根据权利要求1所述的多层陶瓷电子组件，其中，所述多层陶瓷电子组件具有0.4mm或更小的长度和0.2mm或更小的宽度。
11.一种多层陶瓷电子组件，包括：
主体，包括与介电层交替布置的内电极；以及
外电极，设置在所述主体上并连接到所述内电极，
其中，所述内电极包括多个镍晶粒，并且包括锡和镍的复合层形成在所述镍晶粒的晶界处，
其中，所述介电层包括多个介电晶粒，
其中，在所述多个介电晶粒的晶界处包括锡，
其中，所述多个介电晶粒的一部分具有核-壳结构，并且
其中，在具有所述核-壳结构的所述介电晶粒的壳中包括锡。
12.根据权利要求11所述的多层陶瓷电子组件，其中，在具有所述核-壳结构的所述介电晶粒的所述壳中，基于所述壳的总含量，锡的摩尔比大于或等于0.0001。
13.根据权利要求11所述的多层陶瓷电子组件，其中，在所述多个介电晶粒中，具有所述核-壳结构的介电晶粒是介电晶粒的总数的20％或更大。
14.根据权利要求11所述的多层陶瓷电子组件，其中，所述介电层的厚度为0.4μm或更小，并且所述内电极的厚度为0.4μm或更小。
15.根据权利要求11所述的多层陶瓷电子组件，其中，所述多层陶瓷电子组件具有
0.4mm或更小的长度和0.2mm或更小的宽度。
16.根据权利要求11所述的多层陶瓷电子组件，其中，85％≤C，其中，C是实际内电极形成的部分的长度相对于所述内电极的总长度的比。

说明书全文

多层陶瓷电子组件

[0001] 本申请要求于2018年8月16日在韩国知识产权局提交的第10-2018-0095349号韩国专利申请的优先权的权益，该韩国专利申请的公开内容通过引用被全部包含于此。

技术领域

[0002] 本公开涉及一种多层陶瓷电子组件。

背景技术

[0003] 作为一种多层陶瓷电子组件的多层电容器，是安装在包括诸如液晶显示器(LCD)和等离子体显示板(PDP)的显示装置、计算机、智能电话、蜂窝电话等各种电子产品的印刷电路板上的片式电容器，并且用于充电或放电。

[0004] 这种多层电容器由于其小尺寸、可靠的高容量和易于安装而可用作各种电子装置的组件。随着最近电子装置的组件的小型化，对多层电容器的小型化和高容量的需求在增长。

[0005] 为了实现多层电容器中的小型化和高容量，能够形成具有小的厚度的内电极和介电层的技术是必要的。

[0006] 通常，为了形成具有小的厚度的内电极，有必要使用比现有粉末颗粒细的金属粉末颗粒。这是因为在薄薄地印刷的内电极的厚度方向上，存在5至6个细金属粉末颗粒可防止在收缩工艺期间可能发生的断裂现象。

[0007] 然而，当使用比现有粉末颗粒细的金属粉末颗粒时，由于收缩起始温度可降低，因此内电极和陶瓷层的收缩行为方面的差异增大，这导致在收缩工艺期间内电极聚集现象和内电极断裂现象会恶化的问题。发明内容

[0008] 本公开的一方面可提供一种通过抑制电极断裂现象和电极聚集现象而具有高可靠性的小型、高容量的多层陶瓷电子组件。

[0009] 根据本公开的一方面，一种多层陶瓷电子组件可包括：主体，包括与介电层交替布置的内电极；以及外电极，设置在所述主体上并连接到所述内电极；其中，所述内电极包括多个镍(Ni)晶粒，并且包括锡(Sn)和镍(Ni)的复合层形成在所述镍(Ni)晶粒的晶界处。

[0010] 根据本公开的另一方面，一种多层陶瓷电子组件可包括：主体，包括与介电层交替布置的内电极；以及外电极，设置在所述主体上并连接到所述内电极，其中，所述内电极包括多个镍(Ni)晶粒，并且包括锡(Sn)和镍(Ni)的复合层形成在所述镍(Ni)晶粒的晶界处，其中，所述介电层包括多个介电晶粒，其中，在所述多个介电晶粒的晶界处包括锡(Sn)，其中，所述多个介电晶粒的一部分具有核-壳结构，并且其中，在所述壳中包括锡(Sn)。附图说明

[0011] 通过以下结合附图进行的详细描述，本公开的以上和其他方面、特征及优点将被更清楚地理解，在附图中：

[0012] 图1是示意性示出根据本公开中的示例性实施例的多层陶瓷电子组件的透视图；

[0013] 图2是沿图1的线I-I’截取的截面图；

[0014] 图3A和3B是示出根据本公开中的示例性实施例的用于制造多层陶瓷电子组件的陶瓷生片的示图；

[0015] 图4是图2中的A部分的放大图；

[0016] 图5是根据本公开中的示例性实施例的多层陶瓷电子组件的内电极和介电层的照片；

[0017] 图6是示意性示出根据本公开中的另一示例性实施例的多层陶瓷电子组件的介电层的示意图；以及

[0018] 图7是根据本公开中的另一示例性实施例的多层陶瓷电子组件的内电极和介电层的照片。

具体实施方式

[0019] 在下文中，现将参照附图详细描述本公开中的示例性实施例。

[0020] 在附图中，X方向可被定义为第一方向、L方向或长度方向，Y方向可被定义为第二方向、W方向或宽度方向，且Z方向可被定义为第三方向、T方向或厚度方向。

[0021] 多层陶瓷电子组件

[0022] 图1是示意性示出根据本公开中的示例性实施例的多层陶瓷电子组件100的透视图。

[0023] 图2是沿图1的线I-I’截取的截面图。

[0024] 图3A和3B是示出根据本公开中的示例性实施例的用于制造多层陶瓷电子组件100的陶瓷生片的示图。

[0025] 图4是图2中的A部分的放大图。

[0026] 图5是根据本公开中的示例性实施例的多层陶瓷电子组件100的内电极121和122以及介电层111的照片。

[0027] 在下文中，将参照图1至图5详细描述根据本公开中的示例性实施例的多层陶瓷电子组件100。

[0028] 根据本公开中的示例性实施例的多层陶瓷电子组件100包括：主体110，包括与介电层111交替布置的内电极121和122；以及外电极131和132，设置在主体110上并分别连接到内电极121和122。内电极121和122分别包括多个镍(Ni)晶粒121a和122a。包括锡(Sn)和镍(Ni)的复合层121b形成在镍(Ni)晶粒121a的晶界上，包括锡(Sn)和镍(Ni)的复合层122b形成在镍(Ni)晶粒122a的晶界上。

[0029] 介电层111以及内电极121和122交替堆叠在主体110中。

[0030] 主体110的具体形状没有特别限制，但是如同所示，主体110可具有六面体形状或相似的形状。由于包括在主体110中的陶瓷粉末在烧结工艺期间的收缩，主体110可具有大体上六面体的形状，但可不具有呈完全直线的六面体形状。

[0031] 主体110具有在厚度方向(Z方向)上彼此相对的第一表面1和第二表面2、连接到第一表面1和第二表面2并且在长度方向(X方向)上彼此相对的第三表面3和第四表面4以及连接到第一表面1和第二表面2并连接到第三表面3和第四表面4且在宽度方向(Y方向)上彼此相对的第五表面5和第六表面6。

[0032] 形成主体110的多个介电层111处于烧结状态。相邻介电层111之间的边界可一体化，从而在没有使用扫描电子显微镜(SEM)的情况下难以确认该边界。

[0033] 形成介电层111的原材料没有特别限制，只要利用其可获得足够的静电容量即可。例如，原材料可以是钛酸钡(BaTiO3)粉末。作为形成介电层111的材料，根据本公开的目的可将各种陶瓷添加剂、有机溶剂、增塑剂、粘合剂、分散剂等添加到诸如钛酸钡(BaTiO3)的粉末中。

[0034] 通过堆叠其中没有形成内电极的介电层形成的覆盖层112可设置在主体110的上部和下部中的每个(即，在厚度方向(Z方向)上的两端)上。覆盖层112可用于保持电容器抵抗外部冲击的可靠性。

[0035] 覆盖层112的厚度没有特别限制。然而，覆盖层112的厚度可以是20μm或更小，以便更容易地实现多层陶瓷电子组件100的小型化和高容量。

[0036] 介电层111的厚度没有特别限制。

[0037] 然而，根据本公开，即使当介电层111以及内电极121和122的厚度非常小时，由于也能够有效地抑制电极断裂和电极聚集的增加，因此为了更容易实现多层陶瓷电子组件100的小型化和高电容，介电层111的厚度可以为0.4μm或更小。

[0038] 介电层111的厚度可表示设置在第一内电极121和第二内电极122之间的介电层111的平均厚度。

[0039] 介电层111的平均厚度可通过使用扫描电子显微镜(SEM)对主体110在长度-厚度方向(L-T)上的截面的图像进行扫描来测量。

[0040] 例如，对于从通过使用扫描电子显微镜(SEM)对主体110在宽度方向上的中心截取的主体110在长度-厚度方向(L-T)上的截面进行扫描而获得的图像提取的任意介电层，可通过测量介电层的在长度方向上等距间隔的30个点处的厚度来测量平均值。

[0041] 可在电容形成部分中测量等距间隔处的30个点，电容形成部分是第一内电极121和第二内电极122彼此重叠的区域。

[0042] 接下来，内电极121和122与介电层111交替堆叠，并且可包括第一内电极121和第二内电极122。第一内电极121和第二内电极122交替布置以彼此面对，且组成主体110的介电层111介于其间，并且第一内电极121和第二内电极122可分别暴露于主体110的第三表面3和第四表面4。

[0043] 此时，第一内电极121和第二内电极122可通过设置在其中间的介电层111彼此电隔离。

[0044] 导电膏的印刷方法可使用丝网印刷法或凹版印刷法，但是本公开不限于此。

[0045] 参照图3A和图3B，主体110可通过交替堆叠其上印刷有第一内电极121的陶瓷生片111和其上印刷有第二内电极122的陶瓷生片111然后对其进行烧结而形成。

[0046] 参照图4，内电极121和122分别包括多个镍(Ni)晶粒121a和122a，并且包括锡(Sn)和镍(Ni)的复合层121b和122b分别布置在镍(Ni)晶粒121a和122a的晶界上。

[0047] 通常，为了形成具有小的厚度的内电极，有必要使用比现有粉末颗粒细的金属粉末颗粒。这是因为在薄薄地印刷的内电极的厚度方向上，存在5至6个细金属粉末颗粒可抑制在收缩工艺期间的断裂现象。

[0048] 然而，当使用比现有粉末颗粒细的金属粉末颗粒时，由于收缩起始温度降低，因此内电极和介电层的收缩行为方面的差异增大，这导致在收缩工艺期间内电极聚集现象和内电极断裂现象恶化的问题。

[0049] 在本公开中，包括锡(Sn)和镍(Ni)的复合层121b和122b分别形成在镍(Ni)晶粒121a和122a的晶界上，以抑制内电极聚集现象和内电极断裂现象，从而提供包括具有小的厚度以及小的厚度偏差和优异的连接性的内电极的多层陶瓷电子组件100。

[0050] 镍(Ni)晶粒121a和122a是通过规则排列镍(Ni)原子形成的多面体。包括锡(Sn)和镍(Ni)的复合层121b和122b分别围绕镍(Ni)晶粒121a和122a。包括锡(Sn)和镍(Ni)的复合层121b和122b可分别围绕或基本上分别围绕至少一个镍(Ni)晶粒121a和122a。

[0051] 包括锡(Sn)和镍(Ni)的复合层121b和122b抑制镍(Ni)晶粒121a和122a向外部的生长，并且抑制由于烧结温度的升高导致的镍的表面积减小(球化)，并且用于改善内电极聚集现象和内电极断裂现象。

[0052] 图5是示出根据本公开中的示例性实施例的锡(Sn)相对于多层陶瓷电子组件100的内电极121和122以及介电层111的分布的照片。

[0053] 参照图5，可看出第一内电极121和第二内电极122设置为使介电层111介于其间，并且分别包括镍(Ni)晶粒121a和122a，并且包括锡(Sn)和镍(Ni)的复合层121b和122b分别布置在镍(Ni)晶粒121a和122a的晶界上。

[0054] 当实际内电极形成的部分的长度相对于内电极121和122的总长度的比被定义为内电极121和122的连接性C时，包括锡(Sn)和镍(Ni)的复合层121b和122b可抑制镍(Ni)晶粒121a和122a向外部生长，并且可抑制由于烧结温度升高导致的镍的表面积减小(球化)，因此内电极121和122可满足85％≤C。

[0055] 包括锡(Sn)和镍(Ni)的复合层121b和122b的厚度可在1nm至15nm的范围内。

[0056] 当包括锡(Sn)和镍(Ni)的复合层121b和122b的厚度小于1nm时，包括锡(Sn)和镍(Ni)的复合层121b和122b可能不能充分地抑制镍(Ni)晶粒121a和122a向外部的生长以及由于烧结温度的升高导致的镍的表面积减小(球化)，并且当包括锡(Sn)和镍(Ni)的复合层121b和122b的厚度超过15nm时，由于包括锡(Sn)和镍(Ni)的复合层121b和122b的厚度不均匀，抑制镍(Ni)晶粒121a和122a向外部生长和由于烧结温度的升高导致镍的表面积减小(球化)的效果会劣化。

[0057] 基于复合层121b和122b的总含量，包括锡(Sn)和镍(Ni)的复合层121b和122b可具有0.0001或更大的锡(Sn)的摩尔比。

[0058] 同时，第一内电极121和第二内电极122的厚度没有特别限制。

[0059] 然而，根据本公开，即使当介电层111以及内电极121和122的厚度非常小时，由于也能够有效地抑制电极断裂和电极聚集的增加，因此为了更容易实现多层陶瓷电子组件100的小型化并更容易实现多层陶瓷电子组件100的高电容，第一内电极121和第二内电极
122的厚度可以为0.4μm或更小。

[0060] 第一内电极121和第二内电极122的厚度可表示第一内电极121和第二内电极122的平均厚度。

[0061] 第一内电极121和第二内电极122的平均厚度可通过使用扫描电子显微镜(SEM)对主体110在长度-厚度方向(L-T)上的截面的图像进行扫描来测量。

[0062] 例如，对于从通过使用扫描电子显微镜(SEM)对主体110在宽度方向上的中心截取的主体110在长度-厚度方向(L-T)上的截面进行扫描而获得的图像提取的任意第一内电极121和第二内电极122，可通过测量第一内电极121和第二内电极122在长度方向上等距间隔的30个点处的厚度来测量平均值。

[0063] 可在电容形成部分中测量等距间隔处的30个点，电容形成部分是第一内电极121和第二内电极122彼此重叠的区域。

[0064] 同时，内电极121和122利用内电极膏形成，该内电极膏包括在其表面上具有含锡(Sn)的涂层的镍(Ni)粉末或以合金形式含锡(Sn)的镍(Ni)粉末，并且相对于镍(Ni)粉末，锡(Sn)含量可以为1.5wt％或更多。

[0065] 当使用在其表面上具有含锡(Sn)的涂层的镍(Ni)粉末或以合金形式含锡(Sn)的镍(Ni)粉末时，无论分散如何都可延迟烧结。

[0066] 另外，镍(Ni)粉末的平均粒径可以为100nm或更小。如果镍(Ni)粉末的平均粒径超过100nm，则内电极的厚度会更大。

[0067] 另外，基于镍(Ni)粉末的总含量，内电极膏还可包括300ppm或更少(不包括0)的含量的硫(S)。

[0068] 通常，尽管用于形成内电极的导电膏可包括作为收缩阻滞剂的硫(S)，但是当其含量超过300ppm时，存在包括锡(Sn)和镍(Ni)的复合层在烧制后将不均匀地形成的可能性。

[0069] 外电极131和132设置在主体110上并分别连接到内电极121和122。如图2中所示，外电极131和132可包括分别连接到第一内电极121和第二内电极122的第一外电极131和第二外电极132。尽管在本实施例中，多层陶瓷电子组件100具有包括两个外电极131和132的结构，但是外电极131和132的数量和形状可根据内电极121和122的形状及其他不同的目的而改变。

[0070] 同时，外电极131和132可利用诸如金属等具有导电性的任意材料形成，并且可考虑电特性、结构稳定性等来确定具体的材料，并且此外，外电极131和132可具有多层结构。

[0071] 例如，外电极131可包括设置在主体110上的电极层131a和形成在电极层131a上的镀层131b，外电极132可包括设置在主体110上的电极层132a和形成在电极层132a上的镀层132b。

[0072] 更具体地，关于电极层131a和132a，例如，电极层131a和132a可以是包括导电金属和玻璃的烧结电极，并且导电金属可以是Cu。此外，电极层131a和132a可以是包括多个金属颗粒和导电树脂的树脂基电极。

[0073] 更具体地，关于镀层131b和132b，例如，镀层131b和132b可以是镍(Ni)镀层或锡(Sn)镀层，可以是在电极层131a和132a上顺序地形成镍(Ni)镀层和锡(Sn)镀层的形式，并且可包括多个镍(Ni)镀层和/或多个锡(Sn)镀层。

[0074] 多层陶瓷电子组件100的尺寸没有特别限制。

[0075] 然而，为了同时实现小型化和更高的容量，由于需要通过形成具有小的厚度的介电层111以及内电极121和122来增加堆叠数，因此，在0402(0.4mm×0.2mm)尺寸或更小尺寸的多层陶瓷电子组件100中，根据本公开的抑制电极断裂和聚集的效果可更显著。因此，多层陶瓷电子组件100的长度可以是0.4mm或更小，并且其宽度可以是0.2mm或更小。

[0076] 在下文中，将详细描述根据本公开中的另一示例性实施例的多层陶瓷电子组件。然而，省略了与根据本公开中的示例性实施例的多层陶瓷电子组件100的组件相同的组件的描述，以避免多余的描述。

[0077] 根据本公开中的本示例性实施例的多层陶瓷电子组件包括：主体110，包括与介电层111’交替布置的内电极121和122；以及外电极131和132，设置在主体110上并分别连接到内电极121和122，其中，内电极121和122分别包括多个镍(Ni)晶粒121a和122a，并且包括锡(Sn)和镍(Ni)的复合层121b和122b分别形成在镍(Ni)晶粒121a和122a的晶界处，介电层111’包括多个介电晶粒11和11’，在介电晶粒11和11’的晶界处包括锡(Sn)，多个介电晶粒
11和11’的一部分11’具有核11a’-壳11b’结构，并且在壳11b’中包括锡(Sn)。

[0078] 图6是示意性示出根据本公开中的本示例性实施例的多层陶瓷电子组件的介电层111’的示意图。

[0079] 图7是根据本公开中的本示例性实施例的多层陶瓷电子组件的内电极121和122以及介电层111’的照片。

[0080] 参照图6和图7，介电层111’包括多个介电晶粒11和11’，在介电晶粒11和11’的晶界11c处包括锡(Sn)，多个介电晶粒11和11’的一部分11’具有核11a’-壳11b’结构，并且在壳11b’中包括锡(Sn)。

[0081] 在介电晶粒11和11’的晶界11c和壳11b’中包含Sn，可抑制添加剂组分的过度扩散，从而抑制介电晶粒11和11’的生长，并且提高绝缘电阻特性和耐压特性。

[0082] 另外，在介电晶粒11和11’的晶界11c和壳11b’中包含锡(Sn)，从而进一步增强包括锡(Sn)和镍(Ni)的复合层121b和122b抑制镍(Ni)晶粒121a和122a向外部的生长以及由于烧结温度的升高导致的镍的表面积减小(球化)的效果，并且因此进一步改善内电极聚集现象和内电极断裂现象。

[0083] 图7是根据本公开中的本示例性实施例的多层陶瓷电子组件的内电极121和122以及介电层111’的照片。

[0084] 参照图7，可看出第一内电极121和第二内电极122设置为使介电层111’介于其间，并且分别包括镍(Ni)晶粒121a和122a，包括锡(Sn)和镍(Ni)的复合层121b和122b分别形成在镍(Ni)晶粒121a和122a的晶界上，并且在壳11b’中包括锡(Sn)。然而，由于介电晶粒11和11’的晶界11c是薄的，因此在图7中没有清楚地观察到晶界11c。

[0085] 在介电晶粒11和11’的晶界11c和壳11b’中包括锡(Sn)的方法没有特别限制，并且可使用例如使用在其表面上形成有锡(Sn)涂层的介电粉末作为形成介电层111’的原材料的方法、包括过量的锡(Sn)作为添加剂的方法或增大包括在内电极导电膏中的锡(Sn)含量的方法。

[0086] 同时，在多个介电晶粒11和11’中，具有核11a’-壳11b’结构的介电晶粒11’可以是整体介电晶粒11和11’的20％或更多，但不限于此。

[0087] 壳可具有0.0001或更大的锡(Sn)的摩尔比。

[0088] 如上所述，根据本公开中的示例性实施例，由于内电极包括多个镍(Ni)晶粒，并且包括锡(Sn)和镍(Ni)的复合层形成在镍(Ni)晶粒的晶界处，因此具有抑制内电极聚集现象和内电极断裂现象的效果。

[0089] 虽然已经在上面示出和描述了示例性实施例，但是对于本领域技术人员来说将显而易见的是，在不脱离由所附权利要求限定的本公开的范围的情况下，可进行修改和变型。

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多层陶瓷电子组件

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