多层陶瓷电子组件及制造多层陶瓷电子组件的方法
阅读：256发布：2022-03-08
专利汇可以提供多层陶瓷电子组件及制造多层陶瓷电子组件的方法专利检索，专利查询，专利分析的服务。并且本公开提供一种多层陶瓷 电子 组件及制造多层陶瓷电子组件的方法。所述制造多层陶瓷电子组件的方法包括：制备陶瓷生片；通过在所述陶瓷生片上涂覆用于内 电极 的包括镍(Ni)粉末的膏体而形成内电极图案，所述镍(Ni)粉末包括具有含 铜 (Cu)的表面的涂层；通过堆叠其上形成有所述内电极图案的所述陶瓷生片而形成陶瓷多层结构；以及通过 烧结 所述陶瓷多层结构而形成包括介电层和内电极的主体。基于所述Ni粉末的总重量，Cu的含量等于或大于0.2wt％。，下面是多层陶瓷电子组件及制造多层陶瓷电子组件的方法专利的具体信息内容。
1.一种制造多层陶瓷电子组件的方法，所述方法包括：
制备陶瓷生片；
通过在所述陶瓷生片上涂覆用于内电极的包括镍粉末的膏体而形成内电极图案，所述镍粉末包括具有含铜的表面的涂层；
通过堆叠其上形成有所述内电极图案的所述陶瓷生片而形成陶瓷多层结构；以及通过烧结所述陶瓷多层结构而形成包括介电层和内电极的主体，
其中，基于所述镍粉末的总重量，铜的含量等于或大于0.2wt％。
2.根据权利要求1所述的方法，其中，所述陶瓷生片具有等于或小于0.6μm的厚度，并且所述内电极图案具有等于或小于0.5μm的厚度。
3.根据权利要求1所述的方法，其中，所述涂层还包括从钨、钼、铬和钴的组中选择的至少一种。
4.根据权利要求1所述的方法，其中，所述涂层还包括锡。
5.根据权利要求1所述的方法，其中，所述涂层使用原子层沉积工艺来形成。
6.根据权利要求1所述的方法，其中，所述镍粉末还包括从钨、钼、铬和钴的组中选择的至少一种的合金。
7.根据权利要求1所述的方法，其中，所述镍粉末还包括锡的合金。
8.根据权利要求1所述的方法，其中，基于所述镍粉末的含量，所述镍粉末还包含含量为300ppm或更少的硫。
9.根据权利要求1所述的方法，其中，所述主体具有等于或小于0.4mm的长度和等于或小于0.2mm的宽度。
10.根据权利要求1所述的方法，其中，基于所述镍粉末的总重量，所述铜的含量小于或等于1.5wt％。
11.根据权利要求1所述的方法，其中，所述镍粉末还包括从铜、银、钯、铂、铑、铱和钌的组中选择的至少一种的合金。
12.一种多层陶瓷电子组件，所述多层陶瓷电子组件是使用权利要求1至11中任一项所述的方法制造的，所述多层陶瓷电子组件包括：
陶瓷主体，包括介电层和内电极；以及
外电极，设置在所述陶瓷主体上，
其中，所述内电极包括镍和铜。
13.根据权利要求12所述的多层陶瓷电子组件，其中，所述介电层具有等于或小于0.4μm的厚度，并且所述内电极具有等于或小于0.4μm的厚度。
14.根据权利要求12所述的多层陶瓷电子组件，其中，C≥85％，其中，C是实际形成内电极的部分的长度与所述内电极的整个长度的比。
多层陶瓷电子组件及制造多层陶瓷电子组件的方法
技术领域
[0002] 本公开涉及一种多层陶瓷电子组件及一种制造多层陶瓷电子组件的方法。
背景技术
[0004] 多层陶瓷电子组件中的多层陶瓷电容器包括多个堆叠的介电层、设置为隔着介电层彼此面对的内电极以及电连接到内电极的外电极。
[0005] 多层陶瓷电容器可以小型化并具有高规格，并且可有利地且容易地安装，因此已经广泛用作诸如计算机、个人数字助理(PDA)和蜂窝电话的移动通信装置的组件。
[0006] 最近，随着电力和电子装置行业中的高规格和轻便、薄型、紧凑及小巧，对于小型化、高容量和超高容量的电子组件已经存在需求。
[0007] 具体地，随着多层陶瓷电容器的高容量和小型化，对于用于使多层陶瓷电容器的每单位体积的电容最大化的技术存在需求。
[0008] 相应地，在内电极的情况下，高容量需要在实现最大面积的同时通过使体积最小化并增加堆叠数量来实现。
[0010] 相应地，为了实现高容量的多层陶瓷电容器，对于通过防止发生电解开裂而实现具有优异的防水可靠性的小型化和高容量的多层陶瓷电容器的方法存在需求。
[0012] 本公开的一方面可提供一种制造多层陶瓷电子组件的方法，用于防止发生电解开裂而烧结性没有劣化，以实现具有优异的防水可靠性的小型化和高容量的多层陶瓷电容器。
[0013] 根据本公开的一方面，一种制造多层陶瓷电子组件的方法可包括：制备陶瓷生片；通过在所述陶瓷生片上涂覆用于内电极的包括镍(Ni)粉末的膏体而形成内电极图案，所述镍(Ni)粉末包括具有含铜(Cu)的表面的涂层；通过堆叠其上形成有所述内电极图案的所述陶瓷生片而形成陶瓷多层结构；以及通过烧结所述陶瓷多层结构而形成包括介电层和内电极的主体，其中，基于所述Ni粉末的总重量，Cu的含量等于或大于0.2wt％。
[0014] 根据本公开的另一方面，一种使用如上所述的方法制造的多层陶瓷电子组件可包括：陶瓷主体，包括介电层和内电极；以及外电极，设置在所述陶瓷主体上，其中，所述内电极包括镍(Ni)和铜(Cu)。附图说明
[0015] 通过以下结合附图进行的详细描述，本公开的以上和其他方面、特征及优点将被更清楚地理解，在附图中：
[0016] 图1A至图1C是示出随着水分渗入而在内电极和介电层之间的分层过程的示意图；
[0017] 图2是示出与镍(Ni)粉末相比，根据涂层中包括的铜(Cu)的含量的变化的热收缩行为的对比的曲线图，在图2中，对比示例1对应于不含有Cu的Ni粉末，发明示例1对应于包括具有0.2wt％的Cu含量的涂层的Ni粉末，以及发明示例2对应于包括具有1.5wt％的Cu含量的涂层的Ni粉末；
[0018] 图3A是通过拍摄图2的对比示例1中形成的内电极而获得的图像以及图3B是通过拍摄图2的发明示例1中形成的内电极而获得的图像；
[0021] 图6A和图6B是示出具有形成在其上的内电极图案的陶瓷生片的示意图；
[0022] 图7是使用根据本公开的示例性实施例的制造多层陶瓷电子组件的方法制造的多层陶瓷电子组件的示意性透视图；以及
[0023] 图8是沿着图7的线I-I'截取的截面图。
具体实施方式
[0024] 在下文中，现将参照附图详细描述本公开的示例性实施例。
[0025] 在附图中，X方向可被定义为第一方向、L方向或长度方向，Y方向可被定义为第二方向、W方向或宽度方向且Z方向可被定义为第三方向、T方向或厚度方向。
[0026] 图1A至图1C是示出随着水分渗入而在内电极和介电层之间的分层过程的示意图。
[0027] 图2是示出基于镍(Ni)粉末的总重量，根据涂层中包括的铜(Cu)的含量的变化的热收缩行为的对比的曲线图。在图2中，对比示例1对应于不具有包含Cu的涂层的Ni粉末，发明示例1对应于包括具有基于镍(Ni)粉末的总重量的0.2wt％的Cu含量的涂层的Ni粉末，以及发明示例2对应于包括具有基于镍(Ni)粉末的总重量的1.5wt％的Cu含量的涂层的Ni粉末。
[0028] 图3A是通过拍摄图2的对比示例1中形成的内电极而获得的图像。图3B是通过拍摄图2的发明示例1中形成的内电极而获得的图像。
[0029] 图4是示出根据图2的对比示例1和发明示例1的根据施加电压的开裂累积发生率的图表。
[0030] 图5A是在镀覆溶液腐蚀评估后通过拍摄图2的对比示例1中形成的内电极而获得的图像。图5B是在镀覆溶液腐蚀评估后通过拍摄图2的发明示例1中形成的内电极而获得的图像。
[0031] 图6A和图6B是示出具有形成在其上的内电极图案的陶瓷生片的示意图。
[0032] 图7是使用根据本公开的示例性实施例的制造多层陶瓷电子组件的方法制造的多层陶瓷电子组件的示意性透视图。
[0033] 图8是沿着图7的线I-I'截取的截面图。
[0034] 在下文中，参照图1至图8详细描述根据本公开的示例性实施例的制造多层陶瓷电子组件的方法和使用所述方法制造的多层陶瓷电子组件。
[0035] 制造多层陶瓷电子组件的方法
[0036] 根据本公开的示例性实施例的制造多层陶瓷电子组件的方法可包括：制备陶瓷生片；通过在陶瓷生片上涂覆用于内电极的包括Ni粉末的膏体而形成内电极图案，所述Ni粉末包括具有含铜的表面的涂层；通过堆叠其上形成有内电极图案的陶瓷生片而形成陶瓷多层结构；以及通过烧结陶瓷多层结构而形成包括介电层和内电极的主体，并且在这种情况下，基于Ni粉末的总重量，Cu含量可等于或大于0.2wt％。
[0037] 制备陶瓷生片
[0038] 制备包括陶瓷粉末的陶瓷生片。
[0040] 陶瓷生片可具有等于或小于0.6μm的厚度，因此，在被烧结之后，介电层可具有等于或小于0.4μm的厚度。
[0041] 根据本公开的示例性实施例，即使介电层和内电极非常薄，也可有效地防止电极断开和电极分层的增加，因此可形成具有等于或小于0.4μm的厚度的介电层。
[0042] 形成内电极图案
[0043] 可在陶瓷生片上涂覆用于内电极的包括Ni粉末的膏体以形成内电极图案，所述Ni粉末包括具有含Cu的表面的涂层。基于Ni粉末的总重量，Cu含量可等于或大于0.2wt％。
[0044] 可使用丝网印刷法或凹版印刷法形成内电极图案。
[0045] 最近，随着电力和电子装置行业中的高规格和轻便、薄型、紧凑及小巧，对于小型化、高容量和超高容量的电子组件已经存在需求。
[0046] 具体地，随着多层陶瓷电容器的高容量和小型化，对于用于使多层陶瓷电容器的每单位体积的电容最大化的技术存在需求。
[0047] 相应地，在内电极的情况下，高容量需要在实现最大面积的同时通过使体积最小化并增加堆叠数量来实现。
[0048] 然而，随着内电极变薄，存在发生电解开裂以及防水可靠性降低的问题，并且这种开裂的主要起因是内电极与介电层之间的分层。
[0049] 现在参照图1A至图1C描述在内电极与介电层之间发生分层的过程。如图1A中所示，水分通过外电极等渗入。然后，如图1B中所示，在内电极121与介电层111之间的界面处，发生【NiO+H2O→Ni(OH)2】的反应以及在内电极121的表面处，发生【2H2O(1)+2e-→H2(g)+2OH-(aq)】的反应。如图1C中所示，在内电极121与介电层111之间的界面处，发生【Ni(OH)2+OH-→Ni2++3OH-】的反应，以及在内电极121的表面处，发生【2H2O(1)+2e-→H2(g)+2OH-(aq)】的反应，在这种情况下，在该过程中产生的H2可能降低内电极与介电层之间的粘合力并且在它们之间发生分层。在这种情况下，图1A至1C示出了图8的‘A’部分的放大图。
[0050] 根据本公开的示例性实施例，包括具有含Cu的表面的涂层的Ni粉末的Cu可降低Ni的电子移动性，从而防止内电极与介电层之间的分层(这是开裂的主要起因)。相应地，可增强镀覆抗腐蚀性、电解分层特性和防水可靠性。
[0051] 根据本公开的示例性实施例，包括具有含Cu的表面的涂层的Ni粉末可增强镀覆抗腐蚀性、电解分层特性和防水可靠性而烧结性没有劣化。
[0052] 相应地，根据本公开的示例性实施例，可实现具有优异的防水可靠性的小型化和高容量的多层陶瓷电容器。
[0053] 图2是示出与Ni粉末相比，根据涂层中包括的Cu的含量的变化的热收缩行为的对比的曲线图。在图2中，对比示例1对应于不具有包含Cu的涂层的Ni粉末，发明示例1对应于包括具有基于镍(Ni)粉末的总重量的0.2wt％的Cu含量的涂层的Ni粉末，以及发明示例2对应于包括具有基于镍(Ni)粉末的总重量的1.5wt％的Cu含量的涂层的Ni粉末。
[0054] 如从图2所见，即使添加包含Cu的涂层，热收缩行为也几乎不会改变，与不具有包括Cu的涂层的对比示例1相比，收缩开始所在的温度反而稍微提高，因此，不存在烧结性劣化。
[0055] 在图2中，dL/Lo意味着长度应变，dL指长度变化，Lo指初始长度。
[0056] 图3A是通过拍摄图2的对比示例1中形成的内电极而获得的图像。图3B是通过拍摄图2的发明示例1中形成的内电极而获得的图像。
[0057] 如从图3A和图3B所见，与没有Cu的对比示例1相比，发明示例1具有优异的电极连接性。
[0058] 图4是示出根据图2中的对比示例1和发明示例1的根据施加电压的开裂累积发生率的图表。
[0059] 如从图4所见，在对比示例1的情况下，在5V的施加电压下开始出现开裂，但是在发明示例1的情况下，在7V的施加电压下开始出现开裂。此外，可看到在9V的施加电压下，开裂累积发生率差异很大。
[0060] 图5A是在镀覆溶液腐蚀评估后通过拍摄图2的对比示例1中形成的内电极而获得的图像。图5B是在镀覆溶液腐蚀评估后通过拍摄图2的发明示例1中形成的内电极而获得的图像。
[0061] 如从图5A和图5B所示，与对比示例1相比，发明示例1具有非常低的镀覆溶液腐蚀。
[0063] 无论分散性如何，具有包含Sn的涂层的Ni粉末可防止Ni粉末颗粒彼此接触以延迟烧结，并且无论分散性如何，包括呈合金形式的Sn的Ni粉末也可延迟烧结。
[0066] 涂层还可包括钨(W)、钼(Mo)、铬(Cr)和钴(Co)中的一种或更多种。Ni粉末还可包括包含W、Mo、Cr和Co中的一种或更多种的合金。
[0067] 当添加为高熔点金属的W、Mo、Cr和Co中的一种或更多种时，可延迟Ni在烧结的初始阶段的烧结，并且也可在下一过程中在高温下以相同的方式施加金属以有效地防止电极劣化，并且在烧结之后，金属可存在于内电极中而没有逸出到介电层，因此，电介质的特性不会改变。
[0068] 此外，在Ni粉末的表面上形成的包含Cu的涂层还可包括银(Ag)、钯(Pd)、铂(Pt)、铑(Rh)、铱(Ir)和钌(Ru)中的一种或更多种。Ni粉末可包括包含Cu、Ag、Pd、Pt、Rh、Ir和Ru中的一种或更多种的合金。
[0069] 用于内电极的膏体还可包含基于Ni粉末的300ppm或更少(不包括0ppm)的硫(S)。此外，ppm＝0.0001wt％。
[0071] 与化学覆盖薄膜的传统沉积技术不同，原子层沉积(ALD)工艺是在半导体工艺期间在基板的表面上沉积薄膜或钝化层的技术以及逐个堆叠原子层以生长薄膜的技术。原子层沉积(ALD)工艺有利地具有优异的阶梯覆盖率，容易地调节薄膜的厚度并形成均匀的薄膜。
[0072] 可使用原子层沉积(ALD)工艺形成包含Cu并且形成在Ni粉末的表面上的涂层，因此，可形成致密且均匀的Cu涂层。
[0073] 内电极图案可具有等于或小于0.5μm的厚度，因此，在被烧结之后，内电极可具有等于或小于0.4μm的厚度。根据本公开的示例性实施例，即使介电层和内电极非常薄，也可有效地防止电极断开和电极分层的增加，因此可形成具有等于或小于0.4μm的厚度的内电极。
[0074] 形成陶瓷多层结构
[0075] 可堆叠其上形成有内电极图案的陶瓷生片以形成陶瓷多层结构。
[0076] 在这种情况下，陶瓷多层结构可在堆叠方向上被按压并压缩。
[0077] 然后，可针对与一个电容器对应的每个区域切割陶瓷多层结构以形成芯片。
[0078] 在这种情况下，可切割陶瓷多层结构以通过陶瓷多层结构的侧表面使内电极图案的端部交替地暴露。相应地，如图6A和图6B中所示，在被烧结之后内电极图案P1形成为陶瓷生片S上的第一内电极121的陶瓷生片(图6A)和在被烧结之后内电极图案P2形成为陶瓷生片S上的第二内电极122的陶瓷生片(图6B)可交替堆叠。
[0079] 形成主体
[0080] 可烧结陶瓷多层结构以形成包括介电层和内电极的主体。
[0081] 可在还原条件下执行烧结工艺。可在调节加热速率的同时执行烧结工艺，但是本公开不限于此，并且在这种情况下，在700℃或更低，加热速率可以为30℃/60s至50℃/60s。
[0082] 然后，可形成外电极以覆盖主体的侧表面并且电连接到通过主体的侧表面暴露的内电极。然后，可在外电极的表面上形成利用Ni、Sn等形成的镀层。
[0083] 可能无需具体地限制主体的尺寸。
[0084] 然而，为了同时实现小型化和高容量，介电层和内电极需要变薄以增加堆叠数量，从而显著地增强防止根据本公开的具有0402(0.4mm×0.2mm)或更小的尺寸的多层陶瓷电子组件中的电极断开和电极分层增加的效果。相应地，主体可具有等于或小于0.4mm的长度和等于或小于0.2mm的宽度。
[0085] 多层陶瓷电子组件
[0086] 使用根据本公开的示例性实施例的制造多层陶瓷电子组件的上述方法制造的多层陶瓷电子组件100可包括：主体110，包括介电层111以及内电极121和122；以及外电极131和132，设置在主体110上，在这种情况下，内电极121和内电极122可包括Ni和Cu。
[0087] 主体110可以以这样的方式构造：介电层111以及内电极121和内电极122交替堆叠。
[0088] 主体110的具体形状没有特别限制，但是，如附图中所示，主体110可具有六面体形状或与其相似的形状。由于在烧结工艺期间包括在主体110中的陶瓷粉末的收缩，主体110可具有大体上六面体形状而不是具有完整直线的六面体形状。
[0089] 主体110可包括：第一表面1和第二表面2，在厚度方向(Z方向)上彼此背对；第三表面3和第四表面4，连接到第一表面1和第二表面2并且在长度方向(X方向)上彼此背对；以及第五表面5和第六表面6，连接到第一表面1和第二表面2、连接到第三表面3和第四表面4并且在宽度方向上彼此背对(Y方向)。
[0090] 形成主体110的多个介电层111可处于烧结状态，并且可以以这样的方式彼此一体化：在不使用扫描电子显微镜(SEM)的情况下难以检查到相邻介电层111之间的边界。
[0091] 介电层111的材料没有被具体地限制，只要可获得足够的电容即可，介电层111的材料可以是例如钛酸钡(BaTiO3)粉末。根据本公开的目的，可通过将各种陶瓷添加剂、有机溶剂、增塑剂、粘合剂、分散剂等添加到诸如钛酸钡(BaTiO3)的粉末而形成用于形成介电层111的材料。
[0092] 电容器主体110可包括形成在其上部和下部中的每个(也就是说，在电容器主体110的厚度方向(Z方向)上的相对的端部)处并且通过堆叠没有内电极的介电层而形成的覆盖层112。覆盖层112可保持电容器相对于外部冲击的可靠性。
[0093] 可能无需具体地限制覆盖层112的厚度。然而，为了容易地实现电容器组件的小型化和高容量，覆盖层112可具有等于或小于20μm的厚度。
[0094] 可能无需具体地限制介电层111的厚度。
[0095] 然而，根据本公开，可增强镀覆抗腐蚀性、电解分层特性和防水可靠性而烧结性没有劣化，因此介电层111可具有等于或小于0.4μm的厚度以同时实现电容器组件的小型化和高容量。
[0096] 介电层111的厚度可指设置在第一内电极121与第二内电极122之间的介电层111的平均厚度。
[0097] 介电层111的平均厚度可通过使用扫描电子显微镜(SEM)对主体110的在长度-厚度(L-T)方向上的截面的图像进行扫描来测量。
[0098] 例如，针对从在主体110的宽度方向上的中央部处截取的且使用扫描电子显微镜(SEM)扫描的主体110的在长度-厚度(L-T)方向上的截面的图像提取的任意介电层，可在沿长度方向以等距间隔分开的30个点处测量厚度，以测量平均值。
[0099] 可在以等距间隔分开的30个点处测量厚度，所述以等距间隔分开的30个点指第一内电极121和第二内电极122彼此重叠所在的电容形成部分。
[0100] 然后，内电极121和122以及介电层可交替堆叠，并且可包括第一内电极121和第二内电极122。第一内电极121和第二内电极122可交替设置为隔着构成主体110的介电层111彼此面对，并且可分别通过主体110的第三表面3和第四表面4暴露。
[0101] 在这种情况下，第一内电极121和第二内电极122可通过设置在第一内电极121和第二内电极122之间的介电层111而彼此电隔离。
[0102] 如上所述，内电极121和内电极122使用包括具有含Cu的表面的涂层的Ni粉末形成，并且因此可包括Ni和Cu。相应地，可增强镀覆抗腐蚀性、电解分层特性和防水可靠性，并且不存在烧结性劣化，因此，有可能实现多层陶瓷电容器的小型化和高容量。
[0103] 可使用丝网印刷法、凹版印刷法等印刷导电膏，但是本公开不限于此。
[0104] 可能无需具体地限制第一内电极121和第二内电极122的厚度。
[0105] 然而，根据本公开，可增强镀覆抗腐蚀性、电解分层特性和防水可靠性而烧结性没有劣化，因此，第一内电极121和第二内电极122可具有等于或小于0.4μm的厚度，以容易地实现电容器组件的小型化和高容量。
[0106] 第一内电极121和第二内电极122的厚度可指第一内电极121和第二内电极122的平均厚度。
[0107] 第一内电极121和第二内电极122的平均厚度可通过使用扫描电子显微镜(SEM)对主体110的在长度-厚度(L-T)方向上的截面的图像进行扫描来测量。
[0108] 例如，针对从在主体110的宽度方向上的中央部处截取的且使用扫描电子显微镜(SEM)扫描的主体110的在长度-厚度(L-T)方向上的截面的图像提取的任意第一内电极121和第二内电极122，可在沿长度方向以等距间隔分开的30个点处测量厚度以测量平均值。
[0109] 可在以等距间隔分开的30个点处测量厚度，所述以等距间隔分开的30个点指第一内电极121和第二内电极122彼此重叠所在的电容形成部分。
[0110] 外电极131和132可设置在主体110中，并且可连接到内电极121和122。如图8中所示，电容器组件100可包括第一内电极121和第二内电极122以及分别与第一内电极121和第二内电极122连接的第一外电极131和第二外电极132。根据本实施例，虽然描述了电容器组件100包括两个外电极131和132的结构，但是外电极131和132的数量、形状等可根据内电极121和122的形状或其他目标而改变。
[0112] 例如，外电极131和132可包括设置在主体110中的电极层131a和132a以及形成在电极层131a和132a上的镀层131b和镀层132b。
[0113] 作为电极层131a和132a的更加具体的示例，电极层131a和132a可以是包括导电金属和玻璃的烧结电极，并且在这种情况下，导电金属可以是Cu。另外，电极层131a和132a可以是包括多个金属颗粒和导电树脂的树脂基电极。
[0114] 作为镀层131b和132b的更加具体的示例，镀层131b和132b可以是Ni镀层或Sn镀层，镀层131b和132b可以以这样的方式形成：Ni镍层和Sn镀层顺序地形成在电极层131a和132a上或者可包括多个Ni镀层和/或多个Sn镀层。
[0115] 可能无需具体地限制多层陶瓷电子组件的尺寸。
[0116] 然而，为了同时实现小型化和高容量，需要减小介电层和内电极的厚度并且需要增加堆叠数量，从而显著地增强防止根据本公开的具有等于或小于0402(0.4mm×0.2mm)的尺寸的多层陶瓷电子组件中的电极断开和电极分层增加的效果。相应地，多层陶瓷电子组件可具有等于或小于0.4mm的长度和等于或小于0.2mm的宽度。在多层陶瓷电子组件中，实际形成内电极的部分的长度与内电极的整个长度的比可大于或等于85％。
[0117] 如上所述，根据本发明，可使用用于内电极的包括Ni粉末(所述Ni粉末包括具有含Cu的表面的涂层)的膏体，从而防止发生电解开裂，从而提高防水可靠性而烧结性没有劣化。
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