技术领域
[0001] 本
发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子装置。
背景技术
[0002] 在半导体器件
制造过程中，
接触塞的形成是必不可少的步骤。采用现有工艺形成接触塞后的器件结构如图1所示，在半导体衬底100上形成有第一栅极结构和第二栅极结构，作为示例，第一栅极结构和第二栅极结构均包括
自下而上层叠的栅极介电层101、栅极材料层102和栅极硬掩蔽层103；第一栅极结构和第二栅极结构的两侧均形成有
侧壁结构104；在侧壁结构104外侧的半导体衬底100中形成有第一源/漏区和第二源/漏区，为了简化，图例中未予示出；在第一源/漏区的顶部形成有自对准
硅化物105；在半导体衬底100上形成有自下而上层叠的接触孔蚀刻停止层106和层间介电层107；接触孔形成于自下而上层叠的接触孔蚀刻停止层106和层间介电层107中，在接触孔的侧壁和底部形成有阻挡层108，接触塞109(构成材料通常为钨)填充接触孔，接触塞109的下部电性连接
自对准硅化物105。
随着半导体器件特征尺寸的不断缩减，接触孔的深宽比不断增大，当接触孔的深宽比接近半导体制造工艺的边际时，后续
研磨通过沉积填充于接触孔的钨时，研磨液对钨的研磨速率高于其对层间介电层107的研磨速率，导致层间介电层107的上部出现凹坑
缺陷110，进而造成器件良率的下降。
[0003] 因此，需要提出一种方法，以解决上述问题。
发明内容
[0004] 针对
现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有栅极结构和位于所述栅极结构两侧的侧壁结构，在所述侧壁结构外侧的半导体衬底中形成有源/漏区，在所述源/漏区的顶部形成有自对准硅化物；在所述半导体衬底上依次形成接触孔蚀刻停止层和层间介电层，
覆盖所述栅极结构、所述侧壁结构和所述自对准硅化物；依次蚀刻所述层间介电层和所述接触孔蚀刻停止层，以形成接触孔；在所述接触孔的侧壁和底部形成阻挡层，并在所述接触孔中形成接触塞；回蚀刻所述接触塞和所述阻挡层，使所述接触塞的顶部低于所述层间介电层的顶部；平坦化所述层间介电层，使所述层间介电层的顶部与所述接触塞的顶部平齐或者低于所述接触塞的顶部。
[0005] 在一个示例中，所述回蚀刻的蚀刻剂对所述接触塞的蚀刻速率大于对所述层间介电层的蚀刻速率。
[0006] 在一个示例中，所述回蚀刻的蚀刻剂是以氯为
基础的
等离子体。
[0007] 在一个示例中，通过实施
氧化物平坦化蚀刻或者氧化物平坦化化学机械研磨完成对所述层间介电层的平坦化。
[0008] 在一个示例中，在具有
温度可控的静电
吸盘的电感耦合等离子体反应器中实施所述氧化物平坦化蚀刻。
[0009] 在一个示例中，所述氧化物平坦化蚀刻的蚀刻剂是以
碳氟化合物为基础的等离子体，所述碳氟化合物包括C4F8、C4F6和CF4。
[0010] 在一个示例中，对所述层间介电层实施氧化物平坦化蚀刻之后，还包括沉积另一层间介电层，并形成贯通所述另一层间介电层且与所述接触塞电性连接的金属互连线的步骤。
[0011] 在一个示例中，还包括在沉积另一层间介电层之前沉积形成蚀刻停止层的步骤。
[0012] 在一个
实施例中，本发明还提供一种采用上述方法制造的半导体器件。
[0013] 在一个实施例中，本发明还提供一种电子装置，所述电子装置包括所述半导体器件。
[0014] 根据本发明，形成所述电性连接自对准硅化物的接触塞时，可以避免在所述层间介电层的上部出现凹坑缺陷，提高器件良率。
附图说明
[0015] 本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0016] 附图中：
[0017] 图1为根据现有技术形成接触塞时研磨通过沉积填充于接触孔的接触塞材料后在层间介电层的上部出现凹坑缺陷的示意性剖面图；
[0018] 图2A-图2D为根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；
[0019] 图3为根据本发明示例性实施例一的方法依次实施的步骤的
流程图。
具体实施方式
[0020] 在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0021] 为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的半导体器件及其制造方法、电子装置。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0022] 应当理解的是，当在本
说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0023] [示例性实施例一]
[0024] 参照图2A-图2D，其中示出了根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。
[0025] 首先，如图2A所示，提供半导体衬底200，半导体衬底200的构成材料可以采用未掺杂的
单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，半导体衬底200选用单晶硅材料构成。在半导体衬底200中还可以形成有隔离结构、埋层(为了简化，图中未示出)等。
[0026] 在半导体衬底200上形成有第一栅极结构和第二栅极结构，作为示例，第一栅极结构和第二栅极结构均可包括自下而上层叠的栅极介电层201、栅极材料层202和栅极硬掩蔽层203。栅极介电层201包括氧化物层，例如
二氧化硅(SiO2)层。栅极材料层202包括
多晶硅层、金属层、
导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨(W)、镍(Ni)或
钛(Ti)；导电性金属氮化物层包括氮化钛(TiN)层；导电性金属氧化物层包括氧化铱(IrO2)层；金属硅化物层包括硅化钛(TiSi)层。栅极硬掩蔽层203包括氧化物层、氮化物层、氮氧化物层和
无定形碳中的一种或多种，其中，氧化物层的构成材料包括
硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正
硅酸乙酯(TEOS)、未掺杂硅玻璃(USG)、
旋涂玻璃(SOG)、高
密度等离子体(HDP)或旋涂
电介质(SOD)；氮化物层包括氮化硅(Si3N4)层；氮氧化物层包括氮氧化硅(SiON)层。栅极介电层201、栅极材料层202以及栅极硬掩蔽层203的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选
化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、
等离子体增强化学气相沉积(PECVD)。
[0027] 此外，作为示例，在半导体衬底200上还可以形成有位于第一栅极结构和第二栅极结构两侧且紧靠第一栅极结构和第二栅极结构的侧壁结构204。其中，侧壁结构204可以由氧化物、氮化物或者二者的组合构成。
[0028] 在侧壁结构204外侧的半导体衬底200中形成有第一源/漏区和第二源/漏区，为了简化，图中未示出。在第一源/漏区的顶部形成有自对准硅化物205。自对准硅化物205通常为镍硅化物或钴硅化物。
[0029] 接下来，在半导体衬底200上形成接触孔蚀刻停止层(CESL)206，覆盖第一栅极结构、第二栅极结构、侧壁结构204和自对准硅化物205。接触孔蚀刻停止层206的材料通常为氮化硅。形成接触孔蚀刻停止层206的工艺可以采用本领域技术人员所公知的工艺方法，在此不再加以赘述。
[0030] 接下来，在半导体衬底200上形成层间介电层207，覆盖接触孔蚀刻停止层206。形成层间介电层207方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法。层间介电层207的材料通常为氧化物。
[0031] 接下来，在层间介电层207上形成具有接触孔图案的
光刻胶层，以所述光刻胶层为掩膜，依次蚀刻层间介电层207和接触孔蚀刻停止层206，以形成接触孔，用于后续填充与自对准硅化物205电性连接的金属材料。所述蚀刻采用干法蚀刻工艺，向蚀刻反应室中通入包括含氟气体、氯气、氦气等的混合气体作为蚀刻气体，以及惰性气体(例如氩气、氖气等)作为保护气体，完成所述蚀刻过程。然后，通过灰化工艺去除所述光刻胶层。
[0032] 接下来，给半导体衬底200加热升温，并在接触孔的侧壁和底部形成阻挡层208。阻挡层208的材料可以为氮化钛、氮化钽等。然后，在接触孔中形成接触塞209，接触塞209电性连接自对准硅化物205。接触塞209的材料通常为钨。形成接触塞209的方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法，如低温化学气相沉积、低压化学气相沉积、快热化学气相沉积、等离子体增强化学气相沉积。
[0033] 接着，如图2B所示，回蚀刻接触塞209和阻挡层208，使接触塞209的顶部低于层间介电层207的顶部。所述回蚀刻的蚀刻剂对接触塞209和层间介电层207具有高选择性，即蚀刻剂对接触塞209的蚀刻速率大于对层间介电层207的蚀刻速率，作为示例，所述回蚀刻的蚀刻剂可以是以氯为基础的等离子体。
[0034] 接着，如图2C所示，平坦化层间介电层207，使层间介电层207的顶部与接触塞209的顶部平齐或者低于接触塞209的顶部。通过实施氧化物平坦化蚀刻或者氧化物平坦化化学机械研磨完成对层间介电层207的平坦化，实施所述平坦化后，不会在层间介电层207的上部出现凹坑缺陷。所述氧化物平坦化蚀刻对温度的变化敏感，需在具有温度可控的静电吸盘的电感耦合等离子体反应器中实施。作为示例，所述氧化物平坦化蚀刻的蚀刻剂可以是以碳氟化合物为基础的等离子体，例如C4F8、C4F6、CF4等。
[0035] 接着，如图2D所示，依次沉积蚀刻停止层210和另一层间介电层211，并形成贯通另一层间介电层211和蚀刻停止层210与接触塞209电性连接的金属互连线212。作为示例，通过实施大
马士革工艺形成金属互连线212。由于前述实施的氧化物平坦化蚀刻可以扩大形成金属互连线212的工艺窗口，因此，沉积蚀刻停止层210的步骤是可选的，进而可以简化工序，降低成本。
[0036] 至此，完成了根据本发明示例性实施例一的方法实施的工艺步骤。根据本发明，形成电性连接自对准硅化物205的接触塞209时，可以避免在层间介电层207的上部出现凹坑缺陷，提高器件良率。
[0037] 参照图3，其中示出了根据本发明示例性实施例一的方法依次实施的步骤的流程图，用于简要示出制造工艺的流程。
[0038] 在步骤301中，提供半导体衬底，在半导体衬底上形成有栅极结构和位于栅极结构两侧的侧壁结构，在侧壁结构外侧的半导体衬底中形成有源/漏区，在源/漏区的顶部形成有自对准硅化物；
[0039] 在步骤302中，在半导体衬底上依次形成接触孔蚀刻停止层和层间介电层，覆盖栅极结构、侧壁结构和自对准硅化物；
[0040] 在步骤303中，依次蚀刻层间介电层和接触孔蚀刻停止层，以形成接触孔；
[0041] 在步骤304中，在接触孔的侧壁和底部形成阻挡层，并在接触孔中形成接触塞；
[0042] 在步骤305中，回蚀刻接触塞和阻挡层，使接触塞的顶部低于层间介电层的顶部；
[0043] 在步骤306中，平坦化层间介电层，使层间介电层的顶部与接触塞的顶部平齐或者低于接触塞的顶部。
[0044] [示例性实施例二]
[0045] 接下来，可以通过后续工艺完成整个半导体器件的制作，包括：形成与金属互连线212电性连接的多个互连金属层，通常采用双大马士革工艺来完成；形成金属焊盘，用于后续实施器件封装时的
引线键合。
[0046] [示例性实施例三]
[0047] 本发明还提供一种电子装置，其包括根据本发明示例性实施例二的方法制造的半导体器件。所述电子装置可以是手机、
平板电脑、
笔记本电脑、上网本、
游戏机、电视机、VCD、DVD、导航仪、
照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是任何包括所述半导体器件的中间产品。所述电子装置，由于使用了所述半导体器件，因而具有更好的性能。
[0048] 本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和
修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的
权利要求书及其等效范围所界定。
