一种MCU芯片中的低功耗ROM接口电路
阅读：0发布：2021-10-29
专利汇可以提供一种MCU芯片中的低功耗ROM接口电路专利检索，专利查询，专利分析的服务。并且本 发明 是一种MCU芯片中的低功耗ROM 接口 电路 ，包括MCU 内核 、ROM接口控 制模 块 、ROM 存储器 、芯片配置 控制模块 和时钟模块，所述MCU内核分别连接ROM接口控制模块和时钟模块，ROM接口控制模块还分别连接存储器、芯片配置控制模块和时钟模块。本发明提出一种MCU芯片中的低功耗ROM接口电路方案，在芯片中的通过ROM接口管理模块对ROM存储器进行低功耗的读时序控制，能够节省ROM存储器的功耗，从而使MCU芯片适用于低功耗应用要求。本发明还可以通过改变MCU芯片中延时控制单元的延时控制信息，使方案能够适用于不同类型和不同性能的ROM的设计项目，具有适用性广的、实用性强的优点。，下面是一种MCU芯片中的低功耗ROM接口电路专利的具体信息内容。
1.一种MCU芯片中的低功耗ROM接口电路，包括MCU内核、ROM接口控制模块、ROM存储器、芯片配置控制模块和时钟模块，其特征在于，所述MCU内核分别连接ROM接口控制模块和时钟模块，ROM接口控制模块还分别连接存储器、芯片配置控制模块和时钟模块。
2.根据权利要求1所述的一种MCU芯片中的低功耗ROM接口电路，其特征在于，所述ROM接口控制模块包括延时控制单元A、延时控制单元B和延时控制单元C，延时控制单元A的输入端连接延时控制信号clk_mcu，输出端连接与门Y1的输入端，延时控制单元B的输入端连接延时控制信号clk_mcu_d1，输出端连接非门F1，非门F1的输出端连接与门Y1的另一个输入端，延时控制单元C的输入端连接延时控制信号clk_mcu_d2，输出端连接非门F2，非门F2的输出端连接与门Y2的另一个输入端，与门Y2的另一个输入端连接延时控制信号clk_mcu。
一种MCU芯片中的低功耗ROM接口电路
技术领域
[0001] 本发明涉及一种接口电路，具体是一种MCU芯片中的低功耗ROM接口电路。
背景技术
[0002] MCU芯片具有很广泛的应用。很多MCU芯片内部的程序存储器都使用到低成本的ROM存储器。市场上对于MCU芯片的应用需要多种多样，针对于那些对于成本非常敏感，同时对MCU芯片功耗要求相对较高的应用场合来说，MCU芯片的设计者通过会在MCU芯片内部的ROM功耗控制上遇到困难。这是低功耗的应用场合，对于MCU芯片来说，访问内部ROM存储器的功耗可能会超过应用场合的允许的大小。本发明提出一种MCU芯片中的低功耗ROM接口电路方案，在芯片中的通过ROM接口管理模块对ROM存储器进行低功耗的读时序控制，能够节省ROM存储器的功耗，从而使MCU芯片适用于低功耗应用要求。本发明还可以通过改变MCU芯片中延时控制单元的延时控制信息，使方案能够适用于不同类型和不同性能的ROM的设计项目，具有适用性广的、实用性强的优点。
发明内容
[0003] 本发明的目的在于提供一种MCU芯片中的低功耗ROM接口电路，以解决上述背景技术中提出的问题。
[0004] 为实现上述目的，本发明提供如下技术方案：一种MCU芯片中的低功耗ROM接口电路，包括MCU内核、ROM接口控制模块、ROM存储器、芯片配置控制模块和时钟模块，所述MCU内核分别连接ROM接口控制模块和时钟模块，ROM接口控制模块还分别连接存储器、芯片配置控制模块和时钟模块。
[0005] 作为本发明的进一步技术方案：所述ROM接口控制模块包括延时控制单元A、延时控制单元B和延时控制单元C，延时控制单元A的输入端连接延时控制信号clk_mcu，输出端连接与门Y1的输入端，延时控制单元B的输入端连接延时控制信号clk_mcu_d1，输出端连接非门F1，非门F1的输出端连接与门Y1的另一个输入端，延时控制单元C的输入端连接延时控制信号clk_mcu_d2，输出端连接非门F2，非门F2的输出端连接与门Y2的另一个输入端，与门Y2的另一个输入端连接延时控制信号clk_mcu。
[0006] 与现有技术相比，本发明的有益效果是：本发明提出一种MCU芯片中的低功耗ROM接口电路方案，在芯片中的通过ROM接口管理模块对ROM存储器进行低功耗的读时序控制，能够节省ROM存储器的功耗，从而使MCU芯片适用于低功耗应用要求。本发明还可以通过改变MCU芯片中延时控制单元的延时控制信息，使方案能够适用于不同类型和不同性能的ROM的设计项目，具有适用性广的、实用性强的优点。附图说明
[0007] 图1是MCU的系统框图。
[0008] 图2是ROM接口控制模块框图。
[0009] 图3是ROM的时序模型示意图。
具体实施方式
[0010] 下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0011] 参阅图1-3；本发明实施例中，一种MCU芯片中的低功耗ROM接口电路，包括MCU内核、ROM接口控制模块、ROM存储器、芯片配置控制模块和时钟模块，所述MCU内核分别连接ROM接口控制模块和时钟模块，ROM接口控制模块还分别连接存储器、芯片配置控制模块和时钟模块。
[0012] ROM接口控制模块包括延时控制单元A、延时控制单元B和延时控制单元C，延时控制单元A的输入端连接延时控制信号clk_mcu，输出端连接与门Y1的输入端，延时控制单元B的输入端连接延时控制信号clk_mcu_d1，输出端连接非门F1，非门F1的输出端连接与门Y1的另一个输入端，延时控制单元C的输入端连接延时控制信号clk_mcu_d2，输出端连接非门F2，非门F2的输出端连接与门Y2的另一个输入端，与门Y2的另一个输入端连接延时控制信号clk_mcu。
[0013] 本发明的工作原理是：MCU芯片内部包括时钟模块（CLOCK）、ROM存储器、ROM接口控制模块（ROM_INTF）、芯片配置控制模块（CONFIG）、MCU内核（MCU_CORE）。时钟模块（CLOCK）负责产生芯片工作所需要的工作时钟。当MCU内核请求读取存储于ROM中某一地址对应的内容时，MCU内核（MCU_CORE）输出有效的读ROM请求信号（rom_rd），同时输出对应的读地址信号（rom_adr）。当ROM接口控制模块（ROM_INTF）检测到有效的读ROM请求信号（rom_rd）时，将产生ROM存储器所需的低功耗接口时序，从ROM中把相应地址单元的值读回，并且将读回的值（rom_din）输送到MCU内核（MCU_CORE）。芯片配置控制模块（CONFIG）负责对芯片全局性配置进行控制。在本设计中，这些全局性配置控制信息包括用于控制芯片中ROM接口模块中的各延时控制单元的延时控制信息（cfg_dly1、cfg_dly2、cfg_dly3）。
[0014] ROM接口控制模块（ROM_INTF）负责管制管理读ROM存储器所需的接口时序。ROM接口控制模块读ROM的时序模型如图 3所示。rom_cs为ROM存储器的选通信号；rom_rd为ROM读请求脉冲信号；rom_adr为ROM读请求地址信号；rom_dout为ROM读返回数据信号。读ROM时，接口时序必须要满足ROM存储器的选通信号(rom_cs)相对于ROM读请求脉冲信号(rom_rd)的建立时间的要求，同时还要满足 ROM存储器的选通信号(rom_cs)相对于ROM读请求脉冲信号(rom_rd)的保持时间的时序要求。读ROM存储器操作涉及到ROM存储的三种功耗模式。当ROM存储器的选通信号为低电平状态(rom_cs=0)时，ROM存储器处于standby模式。当ROM存储器的选通信号为高有效状态(rom_cs=1)且ROM读请求脉冲信号为低电平状态（rom_rd=
1）时，ROM存储器处于read模式。当ROM存储器的选通信号为高有效状态(rom_cs=1)且ROM读请求脉冲信号为低电平状态（rom_rd=0）时，ROM存储器处于static模式。不同的IP提供商提供的ROM存储器的在功耗、性能上有差别。ROM处于standby模式时，功耗最少。static模式的功耗要比standby模式大，比read模式功耗小。在MCU芯片设计中，为了有利于芯片中数字逻辑的设计，MCU内核工作时钟（clk_mcu）的占空比一般为50%。在一般的MCU芯片的设计中，当MCU处于运行状态时，会将ROM存储器的选通信号一直保持为高有效状态，同时使用MCU内核工作时钟（clk_mcu）作为ROM读请求脉冲信号（rom_rd）。在这种设计方案里，当MCU处于运行状态时，ROM存储器交替处于功耗较高的read模式与static模式。
1）时，ROM存储器处于read模式。当ROM存储器的选通信号为高有效状态(rom_cs=1)且ROM读请求脉冲信号为低电平状态（rom_rd=0）时，ROM存储器处于static模式。不同的IP提供商提供的ROM存储器的在功耗、性能上有差别。ROM处于standby模式时，功耗最少。static模式的功耗要比standby模式大，比read模式功耗小。在MCU芯片设计中，为了有利于芯片中数字逻辑的设计，MCU内核工作时钟（clk_mcu）的占空比一般为50%。在一般的MCU芯片的设计中，当MCU处于运行状态时，会将ROM存储器的选通信号一直保持为高有效状态，同时使用MCU内核工作时钟（clk_mcu）作为ROM读请求脉冲信号（rom_rd）。在这种设计方案里，当MCU处于运行状态时，ROM存储器交替处于功耗较高的read模式与static模式。
[0015] 本发明提出一种MCU芯片的低功耗管理方案，在MCU芯片设计中，通过MCU芯片内部的ROM接口管理模块，可以对ROM存储器进行智能的功耗模式管理。读取ROM存储器时，在满足应用要求的MCU运算处理速度，并且满足ROM存储器所要求的接口时序约束的前提下，通过使ROM存储器在尽量短的时间里面处于功耗较高的read模式，在尽量长的时间里面处于功耗较低的standby模式，从而使MCU芯片的总功耗更低，使MCU芯片可以应用于对功耗要求更低的应用场合。
[0016] ROM接口控制模块的设计原理如图 2所示。ROM接口管理模块根据芯片配置控制模块（CONFIG）传输过来的延时控制单元的延时控制信息（cfg_dly1、cfg_dly2、cfg_dly3）对ROM接口控制模块（ROM_INTF）中延时单元的输出延时进行控制。MCU内核时钟clk_mcu经过延时控制单元1（DELAY_C1）后，输出一次延时信号clk_mcu_dly1，一次延时信号clk_mcu_dly1相对于MCU内核时钟clk_mcu的延时时间为dly1，可以通过延时控制信息（cfg_dly1）对延时时间为dly1进行调控。一次延时信号clk_mcu_dly1经过延时控制单元2（DELAY_C2）后，输出二次延时信号clk_mcu_dly2，二次延时信号clk_mcu_dly2相对一次延时信号clk_mcu_dly1的延时时间为dly2，可以通过延时控制信息（cfg_dly2）对延时时间为dly2进行调控。二次延时信号clk_mcu_dly2经过延时控制单元3（DELAY_C3）后，输出三次延时信号clk_mcu_dly3，三次延时信号clk_mcu_dly3相对二次延时信号clk_mcu_dly2的延时时间为dly3，可以通过延时控制信息（DELAY_C3）对延时时间为dly3进行调控。如图 2所示，二次延时信号clk_mcu_dly2经过反相器取反后，与MCU内核时钟clk_mcu一起连接到两输入与门的输入端，与门的输出信号作为读ROM存储器的读请求脉冲信号（rom_rd）来驱动ROM存储器接口。三次延时信号clk_mcu_dly3经过反相器取反后，与MCU内核时钟clk_mcu一起连接到两输入与门的输入端，与门的输出信号作为ROM存储器的选通信号（rom_cs）来驱动ROM存储器接口。通过改变延时控制信息（cfg_dly1、cfg_dly2、cfg_dly3）对ROM接口控制模块（ROM_INTF）中延时单元的输出延时进行控制，可以使读请求脉冲信号（rom_rd）满足脉宽大于最小脉宽时长的要求，同时使其脉宽尽量更小，可以使在读取ROM存储器过程中，ROM存储器只在相对较短的时间里处于功耗相对较高的read功耗模式。并且，通过在读取ROM存储器的数据成功返回后，将ROM存储器的选通信号（rom_cs）关闭，从而使ROM存储器只在相对较短的时间里处于功耗相对较高的static功耗模式，其余时间里，ROM存储器都处于功耗相对较低的standby功耗模式，因此可以大大降低MCU的功耗。
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