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用于均步处理的电路和技术

阅读：690发布：2020-05-11

专利汇可以提供用于均步处理的电路和技术专利检索，专利查询，专利分析的服务。并且提供了用于均步处理的电路和技术。用于均步时钟系统的通信方法可以包括分别将第一处理单元的处理和第二处理单元的处理与第一均步时钟信号和第二均步时钟信号同步。第一均步时钟信号和第二均步时钟信号可以分别具有相同的频率和不同的相位。该方法还可以包括将数据从第一处理单元发送到第二处理单元，以及至少部分地基于第一均步时钟信号和第二均步时钟信号的状态来使能或禁用第二处理单元对数据的接收。，下面是用于均步处理的电路和技术专利的具体信息内容。

权利要求

1.一种集成电路，包括：
多个处理单元，能够操作以使相应的处理与相应的多个均步时钟信号同步，均步时钟信号包括第一时钟信号和第二时钟信号，第一时钟信号和第二时钟信号分别具有相同的频率和不同的相位，处理单元包括能够操作以使处理与第一时钟信号同步的第一处理单元和能够操作以使处理与第二时钟信号同步的第二处理单元，
其中第二处理单元包括锁存电路，该锁存电路被耦合以从第一处理单元接收数据，并且其中该锁存电路被配置为基于第一时钟信号和第二时钟信号的状态进行操作，以及其中第二处理单元还包括时钟缓冲器，所述时钟缓冲器能够操作以从第一处理单元接收第一时钟信号并通过将第一时钟信号的相位移位小于第一时钟信号的一个时钟周期的量来生成第二时钟信号。
2.如权利要求1所述的集成电路，其中第一处理单元包括锁存电路，该锁存电路被耦合以将所述数据提供给第二处理单元的锁存电路。
3.如权利要求2所述的集成电路，其中第二处理单元的锁存电路被配置为至少部分地基于第一处理单元的锁存电路处于保持状态而在透明状态下操作。
4.如权利要求2所述的集成电路，其中第二处理单元的锁存电路被配置为至少部分地基于第一处理单元的锁存电路处于保持状态并且第二时钟信号表示特定逻辑值而在透明状态下操作。
5.如权利要求4所述的集成电路，其中第二处理单元的锁存电路被配置为至少部分地基于第一处理单元的锁存电路处于透明状态和/或第二时钟信号表示与特定逻辑值不同的逻辑值而在保持状态下操作。
6.如权利要求2所述的集成电路，其中第一处理单元的锁存电路被配置为基于第一时钟信号表示特定逻辑值而在保持状态下操作，并且其中第二处理单元的锁存电路被配置为至少部分地基于第一时钟信号表示该特定逻辑值而在透明状态下操作。
7.如权利要求2所述的集成电路，其中第一处理单元的锁存电路被配置为基于第一时钟信号表示第一逻辑值而在保持状态下操作，并且其中第二处理单元的锁存电路被配置为至少部分地基于第一时钟信号表示第一逻辑值并且第二时钟信号表示第二逻辑值而在透明状态下操作。
8.如权利要求7所述的集成电路，其中第二处理单元的锁存电路被配置为至少部分地基于第一时钟信号表示与第一逻辑值不同的逻辑值和/或第二时钟信号表示与第二逻辑值不同的逻辑值而在保持状态下操作。
9.如权利要求1所述的集成电路，其中第一时钟信号是第一单端时钟信号，以及第二时钟信号是第二单端时钟信号。
10.如权利要求9所述的集成电路，其中锁存电路包括具有输入数据端子、使能端子以及一个或多个输出端子的门控锁存器，其中所述输入数据端子被配置为从第一处理单元接收数据，并且其中所述使能端子被配置为接收第二单端时钟信号的逆与第一单端时钟信号的逻辑与。
11.如权利要求1所述的集成电路，其中第一时钟信号是包括第一差分信号对的第一差分时钟信号，并且其中第二时钟信号是包括第二差分信号对的第二差分时钟信号。
12.如权利要求11所述的集成电路，其中锁存电路包括输入电路和缓冲电路，并且其中所述输入电路包括：
第一类型的第一多个场效应晶体管FET，包括第一FET、第二FET和第三FET，这些FET具有串联耦合在所述缓冲电路的输入节点和第一电源轨之间的扩散端子；以及第二类型的第二多个场效应晶体管FET，包括第四FET、第五FET和第六FET，这些FET具有串联耦合在所述缓冲电路的所述输入节点和第二电源轨之间的扩散端子，其中第一FET和第四FET的栅极被耦合，以从第一处理单元接收所述数据，其中第二FET和第五FET的栅极被耦合，以分别接收第一差分信号对的第一信号和第二信号，以及
其中第三FET和第六FET的栅极被耦合，以分别接收第二差分信号对的第一信号和第二信号。
13.如权利要求11所述的集成电路，其中所述时钟缓冲器是差分时钟缓冲器，所述差分时钟缓冲器具有被耦合以接收第一差分时钟信号的第一差分信号对的输入端子，其中生成第二时钟信号包括提供第二差分时钟信号的第二差分信号对，并且其中第一时钟信号的相位移位小于第一时钟信号的一个时钟周期的量包括响应于第一差分信号对的第一信号的转变和第一差分信号对的第二信号的互补转变而设置第二差分信号对的逻辑值以匹配第一差分信号对的逻辑值。
14.一种锁存电路，包括：
缓冲电路，具有输入节点和输出节点；
输入电路，具有耦合到所述缓冲电路的输入节点的输出节点、耦合以接收输入数据信号的数据节点，以及分别耦合以分别接收第一处理单元和第二处理单元的第一时钟信号和第二时钟信号的第一使能节点和第二使能节点，第一时钟信号和第二时钟信号分别具有相同的频率和不同的相位，
其中所述输入电路能够操作以基于第一时钟信号和第二时钟信号的状态来使能所述锁存电路，以及
其中第二时钟信号通过由第二处理单元的时钟缓冲器将第一时钟信号的相位移位小于第一时钟信号的一个时钟周期的量来生成。
15.如权利要求14所述的锁存电路，其中所述数据节点被耦合以从第一处理单元的输出锁存器接收所述输入数据信号。
16.如权利要求15所述的锁存电路，其中所述输入电路被配置为至少部分地基于所述输出锁存器处于禁用状态而使能所述锁存电路。
17.如权利要求15所述的锁存电路，其中所述输入电路被配置为至少部分地基于所述输出锁存器处于禁用状态并且第二时钟信号表示特定逻辑值而使能所述锁存电路。
18.如权利要求17所述的锁存电路，其中所述输入电路被配置为至少部分地基于所述输出锁存器处于使能状态和/或第二时钟信号表示不同于特定逻辑值的逻辑值而禁用所述锁存电路。
19.如权利要求15所述的锁存电路，其中所述输出锁存器被配置为基于第一时钟信号表示特定逻辑值而在禁用状态下操作，并且其中所述输入电路被配置为至少部分地基于第一时钟信号表示该特定逻辑值而使能所述锁存电路。
20.如权利要求14所述的锁存电路，其中第一时钟信号是包括第一差分信号对的第一差分时钟信号，并且其中第二时钟信号是包括第二差分信号对的第二差分时钟信号。
21.如权利要求20所述的锁存电路，其中所述输入电路包括：
第一类型的第一多个场效应晶体管FET，包括第一FET、第二FET和第三FET，这些FET具有串联耦合在所述缓冲电路的输入节点和第一电源轨之间的扩散端子；以及第二类型的第二多个场效应晶体管FET，包括第四FET、第五FET和第六FET，这些FET具有串联耦合在所述缓冲电路的输入节点和第二电源轨之间的扩散端子，其中第一FET和第四FET的栅极被耦合以接收所述输入数据信号，
其中第二FET和第五FET的栅极被耦合以分别接收第一差分信号对的第一信号和第二信号，以及
其中第三FET和第六FET的栅极被耦合以分别接收第二差分信号对的第一信号和第二信号。
22.一种用于均步时钟系统的通信方法，包括：
将第一处理单元和第二处理单元的处理分别与第一时钟信号和第二时钟信号同步，第一时钟信号和第二时钟信号分别具有相同的频率和不同的相位，
从第一处理单元向第二处理单元发送数据和第一时钟信号，
通过将第一时钟信号的相位移位小于第一时钟信号的一个时钟周期的量来在第二处理单元中生成第二时钟信号，以及
至少部分地基于第一时钟信号和第二时钟信号的状态来使能或禁用第二处理单元对所述数据的接收。
23.如权利要求22所述的方法，其中，基于第一时钟信号和第二时钟信号的状态来使能或禁用第二处理单元对所述数据的接收包括：至少部分地基于第一处理单元的输出锁存器被禁用来使能第二处理单元对所述数据的接收。
24.如权利要求22所述的方法，其中，基于第一时钟信号和第二时钟信号的状态来使能或禁用第二处理单元对所述数据的接收包括：至少部分地基于第一处理单元的输出锁存器被禁用并且第二时钟信号表示特定的逻辑值来使能第二处理单元对所述数据的接收。
25.如权利要求22所述的方法，其中第一时钟信号是包括第一差分信号对的第一差分时钟信号，并且其中第二时钟信号是包括第二差分信号对的第二差分时钟信号。
26.如权利要求25所述的方法，其中生成第二时钟信号包括生成第二差分时钟信号的第二差分信号对，这包括：响应于第一差分信号对的第一信号的转变和第一差分信号对的第二信号的互补转变，设置第二差分信号对的逻辑值以匹配第一差分信号对的逻辑值。
27.一种计算机实现的电子设计自动化方法，包括：
由计算机合成均步系统的一部分的电路原理图，所述均步系统包括多个处理单元，所述多个处理单元能够操作以使相应的处理与相应的多个均步时钟信号同步，均步时钟信号包括第一时钟信号和第二时钟信号，第一时钟信号和第二时钟信号分别具有相同的频率和不同的相位，处理单元包括能够操作以使处理与第一时钟信号同步的第一处理单元和能够操作以使处理与第二时钟信号同步的第二处理单元，第二处理单元被耦合以从第一处理单元接收数据，
其中合成所述电路原理图包括：
生成第二处理单元的锁存电路的原理图，所述锁存电路被耦合以从第一处理单元接收数据并被配置为基于第一时钟信号和第二时钟信号的状态进行操作，以及生成第二处理单元的时钟缓冲器的原理图，所述时钟缓冲器能够操作以从第一处理单元接收第一时钟信号并通过将第一时钟信号的相位移位小于第一时钟信号的一个时钟周期的量来生成第二时钟信号。
28.如权利要求27所述的方法，还包括由计算机模拟所述电路原理图的操作，该模拟包括模拟所述锁存电路的操作。
29.如权利要求27所述的方法，还包括由计算机生成所述电路原理图的物理布局。
30.如权利要求29所述的方法，还包括由计算机生成用于制造包括所述锁存电路的集成电路的多个掩模图案。

说明书全文

用于均步处理的电路和技术

[0001] 对(一个或多个)相关申请的交叉引用

[0002] 本申请要求于2016年1月5日以代理人案号BFY-002提交并且标题为“Systems and Techniques for Repeating Differential Signals”的美国专利申请No.14/988,371和于2016年1月5日以代理人案号BFY-003提交并且标题为“Circuits and Techniques for Mesochronous Processing”的美国专利申请No.14/988,658的优先权和权益，所引用的每一个申请在适用法律允许的最大范围内通过引用并入本文。

技术领域

[0003] 本公开一般涉及用于均步(mesochronous)处理的电路和技术。一些实施例特别涉及在处理单元之间传送数据，其中处理单元具有相位不同的时钟信号。

背景技术

[0004] 时钟信号可以被用于协调电子系统中的组件之间(例如，集成电路(“IC”或“芯片”)中的电路之间，或印刷电路板(PCB)上的芯片之间)的数据传输。在同步系统中，系统的组件与系统范围(system-wide)的时钟同步。这些组件在系统范围的时钟的时钟周期期间的特定时间段以系统范围的时钟的节奏执行数据处理和传输。例如，组件可以在时钟信号为“高”(例如，在电源电压处)时或者在时钟信号为“低”(例如，在参考电压处)时与系统范围的时钟同步。作为另一个示例，组件可以在时钟“边沿”处(例如，当时钟信号从低转变到高(“上升沿”)或从高转变到低(“下降沿”)时)与系统范围的时钟同步。

[0005] 锁存电路可以用于存储数据。例如，锁存器可以存储单个位(“0”或“1”)或多个位。数据可以被提供给锁存器的输入，以存储在锁存器中。存储在锁存器中的数据可以从锁存器的输出读出。一些锁存器可以基于控制信号的状态选择性地在使能(“透明”)状态或禁用(“保持”)状态下操作。当锁存器处于透明状态时，锁存器准备好在输入处接收新数据，并且锁存器的输出可操作以反映锁存器的输入。当处于透明状态时，锁存器可能没有准备好向另一个电路提供(发送)数据，因为锁存器的输出可能不稳定(例如，取决于输入数据的状态)。当锁存器处于保持状态时，先前存储在锁存器中的数据是稳定的(例如，准备好读出)，并且可以被发送到耦合到锁存器的输出的另一个电路。如果锁存器在使能信号为高时进入保持状态，那么锁存器执行“正锁存”。如果锁存器在使能信号为低时进入保持状态，那么锁存器执行“负锁存”。
发明内容

[0006] 根据本公开的一个方面，提供了一种包括多个处理单元的集成电路。处理单元能够操作，以使相应的处理与相应的多个均步时钟信号同步。均步时钟信号包括第一时钟信号和第二时钟信号。第一时钟信号和第二时钟信号分别具有相同的频率和不同的相位。处理单元包括：第一处理单元，能够操作以使处理与第一时钟信号同步；以及第二处理单元，能够操作以使处理与第二时钟信号同步。第二处理单元包括锁存电路，该锁存电路被耦合以从第一处理单元接收数据。锁存电路被配置为基于第一时钟信号和第二时钟信号的状态进行操作。

[0007] 在一些实施例中，第一处理单元包括锁存电路，该锁存电路被耦合以将数据提供给第二处理单元的锁存电路。在一些实施例中，第二处理单元的锁存电路被配置为至少部分地基于第一处理单元的锁存电路处于保持状态而在透明状态下操作。在一些实施例中，第二处理单元的锁存电路被配置为至少部分地基于第一处理单元的锁存电路处于保持状态并且第二时钟信号表示特定逻辑值而在透明状态下操作。在一些实施例中，第二处理单元的锁存电路被配置为至少部分地基于第一处理单元的锁存电路处于透明状态和/或第二时钟信号表示与特定逻辑值不同的逻辑值而在保持状态下操作。

[0008] 在一些实施例中，第一处理单元的锁存电路被配置为基于第一时钟信号表示特定逻辑值而在保持状态下操作，并且第二处理单元的锁存电路被配置为至少部分地基于第一时钟信号表示该特定逻辑值而在透明状态下操作。在一些实施例中，第一处理单元的锁存电路被配置为基于第一时钟信号表示第一逻辑值而在保持状态下操作，并且第二处理单元的锁存电路被配置为至少部分地基于第一时钟信号表示第一逻辑值并且第二时钟信号表示第二逻辑值而在透明状态下操作。在一些实施例中，第二处理单元的锁存电路被配置为至少部分地基于第一时钟信号表示与第一逻辑值不同的逻辑值和/或第二时钟信号表示与第二逻辑值不同的逻辑值而在保持状态下操作。

[0009] 在一些实施例中，第一时钟信号是第一单端时钟信号，第二时钟信号是第二单端时钟信号。在一些实施例中，锁存电路包括具有输入数据端子、使能端子以及一个或多个输出端子的门控锁存器，其中输入数据端子被配置为从第一处理单元接收数据，并且其中使能端子被配置为接收第二单端时钟信号的逆(inverse)和第一单端时钟信号的逻辑与(AND)。

[0010] 在一些实施例中，第一时钟信号是包括第一差分信号对的第一差分时钟信号，并且第二时钟信号是包括第二差分信号对的第二差分时钟信号。在一些实施例中，锁存电路包括输入电路和缓冲电路，并且输入电路包括第一类型的第一多个场效应晶体管(FET)，包括第一FET、第二FET和第三FET，这些FET具有串联耦合在缓冲电路的输入节点和第一电源轨之间的扩散端子。在一些实施例中，锁存电路还包括第二类型的第二多个场效应晶体管(FET)，包括第四FET、第五FET和第六FET，这些FET具有串联耦合在缓冲电路的输入节点和第二电源轨之间的扩散端子。在一些实施例中，第一FET和第四FET的栅极被耦合，以从第一处理单元接收数据。在一些实施例中，第二FET和第五FET的栅极被耦合，以分别接收第一差分信号对的第一信号和第二信号。在一些实施例中，第三FET和第六FET的栅极被耦合，以分别接收第二差分信号对的第一信号和第二信号。在一些实施例中，缓冲电路包括至少一个反相器，该反相器具有耦合到缓冲电路的输入节点的输入端子和耦合到锁存电路的输出端子的输出端子。

[0011] 在一些实施例中，集成电路还包括差分时钟缓冲器，其具有被耦合以接收第一差分时钟信号的第一差分信号对的输入端子，其中差分时钟缓冲器能够操作以提供第二差分时钟信号的第二差分信号对，并且其中差分时钟缓冲器能够操作，以响应于第一差分信号对的第一信号的转变和第一差分信号对的第二信号的互补转变而设置第二差分信号对的逻辑值以匹配第一差分信号对的逻辑值。

[0012] 在一些实施例中，第二处理单元还包括时钟缓冲器，该时钟缓冲器能够操作以从第一处理单元接收第一时钟信号并通过将第一时钟信号的相位移位小于第一时钟信号的一个时钟周期的量来生成第二时钟信号。在一些实施例中，时钟缓冲器是差分时钟缓冲器，其具有被耦合以接收第一差分时钟信号的第一差分信号对的输入端子，其中生成第二时钟信号包括提供第二差分时钟信号的第二差分信号对，并且其中将第一时钟信号的相位移位小于第一时钟信号的一个时钟周期的量包括：响应于第一差分信号对的第一信号的转变和第一差分信号对的第二信号的互补转变，设置第二差分信号对的逻辑值以匹配第一差分信号对的逻辑值。

[0013] 在一些实施例中，集成电路包括处理节点，其中处理节点包括多个处理单元、控制单元和总线，并且其中处理单元通过总线通信耦合到控制单元。在一些实施例中，控制单元能够操作以经由总线向处理单元发送操作数(operand)数据。在一些实施例中，处理单元能够操作以经由总线向控制单元发送结果数据。在一些实施例中，集成电路包括多个处理节点，多个处理节点包括处理节点。在一些实施例中，处理节点执行比特币挖掘操作。

[0014] 根据本公开的另一方面，提供了一种包括缓冲电路和输入电路的锁存电路。缓冲电路具有输入节点和输出节点。输入电路具有耦合到缓冲电路的输入节点的输出节点、耦合以接收输入数据信号的数据节点，以及分别耦合以分别接收第一处理单元和第二处理单元的第一均步时钟信号和第二均步时钟信号的第一使能节点和第二使能节点。第一时钟信号和第二时钟信号分别具有相同的频率和不同的相位。输入电路能够操作以基于第一均步时钟信号和第二均步时钟信号的状态来使能锁存电路。在一些实施例中，第二处理单元还包括时钟缓冲器，时钟缓冲器能够操作以从第一处理单元接收第一时钟信号并通过将第一时钟信号的相位移位小于第一个时钟信号的一个时钟周期的量来生成第二时钟信号。

[0015] 在一些实施例中，数据节点被耦合以从第一处理单元的输出锁存器接收输入数据信号。在一些实施例中，输入电路被配置为至少部分地基于输出锁存器处于禁用状态而使能锁存电路。在一些实施例中，输入电路被配置为至少部分地基于输出锁存器处于禁用状态并且第二时钟信号表示特定逻辑值而使能锁存电路。在一些实施例中，输入电路被配置为至少部分地基于输出锁存器处于使能状态和/或第二时钟信号表示不同于特定逻辑值的逻辑值而禁用锁存电路。

[0016] 在一些实施例中，输出锁存器被配置为基于第一时钟信号表示特定逻辑值而在禁用状态下操作，并且输入电路被配置为至少部分地基于第一时钟信号表示特定逻辑值而使能锁存电路。在一些实施例中，输出锁存器被配置为基于第一时钟信号表示第一逻辑值而在禁用状态下操作，并且输入电路被配置为至少部分地基于第一时钟信号表示第一逻辑值并且第二时钟信号表示第二逻辑值而使能锁存电路。在一些实施例中，输入电路被配置为至少部分地基于第一时钟信号表示不同于第一逻辑值的逻辑值和/或第二时钟信号表示不同于第二逻辑值的逻辑值而禁用锁存电路。

[0017] 在一些实施例中，第一时钟信号是包括第一差分信号对的第一差分时钟信号，并且第二时钟信号是包括第二差分信号对的第二差分时钟信号。在一些实施例中，输入电路包括第一类型的第一多个场效应晶体管(FET)，包括第一FET、第二FET和第三FET，这些FET具有串联耦合在缓冲电路的输入节点和第一电源轨之间的扩散端子。在一些实施例中，输入电路还包括第二类型的第二多个场效应晶体管(FET)，包括第四FET、第五FET和第六FET，这些FET具有串联耦合在缓冲电路的输入节点和第二电源轨之间的扩散端子。在一些实施例中，第一FET和第四FET的栅极被耦合以接收输入数据信号。在一些实施例中，第二FET和第五FET的栅极被耦合以分别接收第一差分信号对的第一信号和第二信号。在一些实施例中，第三FET和第六FET的栅极被耦合以分别接收第二差分信号对的第一信号和第二信号。在一些实施例中，缓冲电路包括至少一个反相器，其具有耦合到缓冲电路的输入节点的输入端子和耦合到缓冲电路的输出节点的输出端子。

[0018] 根据本公开的又一方面，提供了一种用于均步时钟控制系统的通信方法。该方法包括将第一处理单元和第二处理单元的处理分别与第一均步时钟信号和第二均步时钟信号同步，第一均步时钟信号和第二均步时钟信号分别具有相同的频率和不同的相位。该方法还包括从第一处理单元向第二处理单元发送数据。该方法还包括至少部分地基于第一均步时钟信号和第二均步时钟信号的状态来使能或禁用第二处理单元对数据的接收。

[0019] 在一些实施例中，基于第一均步时钟信号和第二均步时钟信号的状态来使能或禁用第二处理单元对数据的接收包括：至少部分地基于第一处理单元的输出锁存器被禁用来使能第二处理单元对数据的接收。在一些实施例中，基于第一均步时钟信号和第二均步时钟信号的状态来使能或禁用第二处理单元对数据的接收包括：至少部分地基于第一处理单元的输出锁存器被禁用并且第二时钟信号表示特定的逻辑值来使能第二处理单元对数据的接收。在一些实施例中，基于第一均步时钟信号和第二均步时钟信号的状态来使能或禁用第二处理单元对数据的接收还包括至少部分地基于第一处理单元的输出锁存器处于使能状态和/或第二时钟信号表示不同于特定逻辑值的逻辑值而禁用第二处理单元对数据的接收。

[0020] 在一些实施例中，该方法还包括于基于第一时钟信号表示特定逻辑值而禁用第一处理单元的输出锁存器，其中基于第一均步时钟信号和第二均步时钟信号的状态来使能或禁用第二处理单元对数据的接收包括至少部分地基于第一时钟信号表示特定逻辑值而使能第二处理单元对数据的接收。在一些实施例中，该方法还包括基于第一时钟信号表示第一逻辑值而禁用第一处理单元的输出锁存器，其中基于第一均步时钟信号和第二均步时钟信号的状态来使能或禁用第二处理单元对数据的接收包括至少部分地基于第一时钟信号表示第一逻辑值并且第二时钟信号表示第二逻辑值而使能第二处理单元对数据的接收。在一些实施例中，基于第一均步时钟信号和第二均步时钟信号的状态来使能或禁用第二处理单元对数据的接收还包括至少部分地基于第一时钟信号表示与第一逻辑值不同的逻辑值和/或第二时钟信号表示与第二逻辑值不同的逻辑值而禁用第二处理单元对数据的接收。

[0021] 在一些实施例中，第一均步时钟信号是包括第一差分信号对的第一差分时钟信号，并且第二均步时钟信号是包括第二差分信号对的第二差分时钟信号。在一些实施例中，该方法还包括生成第二差分时钟信号的第二差分信号对，包括：响应于第一差分信号对的第一信号的转变和第一差分信号对的第二信号的互补转变，设置第二差分信号对的逻辑值，以匹配第一差分信号对的逻辑值。

[0022] 在一些实施例中，该方法还包括：将第一时钟信号从第一处理单元发送到第二处理单元，以及通过将第一时钟信号的相位移位小于第一时钟信号的一个时钟周期的量而在第二处理单元中生成第二时钟信号。在一些实施例中，生成第二时钟信号包括生成第二差分时钟信号的第二差分信号对，包括：响应于第一差分信号对的第一信号的转变和第一差分信号对的第二信号的互补转变，设置第二差分信号对的逻辑值，以匹配第一差分信号对的逻辑值。

[0023] 根据本公开的又一方面，提供了一种计算机实现的电子设计自动化方法。该方法包括合成均步系统的一部分的电路原理图。该均步系统包括多个处理单元，这些处理单元能够操作以使相应的处理与相应的多个均步时钟信号同步。均步时钟信号包括具有相同频率和不同相位的第一时钟信号和第二时钟信号。处理单元包括：第一处理单元，能够操作以使处理与第一时钟信号同步；以及第二处理单元，能够操作以使处理与第二时钟信号同步。第二处理单元被耦合以从第一处理单元接收数据。合成电路原理图包括生成第二处理单元的锁存电路的原理图。锁存电路被耦合以从第一处理单元接收数据并被配置为基于第一时钟信号和第二时钟信号的状态进行操作。

[0024] 在一些实施例中，该方法还包括生成第二处理单元的时钟缓冲器的原理图，该时钟缓冲器能够操作以从第一处理单元接收第一时钟信号并通过移位第一时钟信号的相位小于第一时钟信号的一个时钟周期的量来生成第二时钟信号。

[0025] 在一些实施例中，该方法还包括由计算机模拟电路原理图的操作，包括模拟锁存电路的操作。在一些实施例中，该方法还包括由计算机生成电路原理图的物理布局。在一些实施例中，该方法还包括由计算机生成多个用于制造包括锁存电路的集成电路的掩模图案。

[0026] 根据以下附图、详细描述和权利要求，一些实施例的其它方面和优点将变得清楚，所有这些仅通过示例的方式例示一些实施例的原理。

附图说明

[0027] 通过参考以下结合附图的描述，可以理解一些实施例的某些优点。在附图中，相似的附图标记一般贯穿不同的视图指相同的部分。而且，附图不一定是按比例的，而是一般将重点放在例示本发明一些实施例的原理上。

[0028] 图1是根据一些实施例的均步系统的框图。

[0029] 图2A是根据一些实施例的利用单端时钟信号的均步系统的时序图的示例。

[0030] 图2B是根据一些实施例的利用差分时钟信号的均步系统的时序图的示例。

[0031] 图3是根据一些实施例的用于利用均步单端时钟信号的系统的处理单元的输入锁存器的示意图。

[0032] 图4是根据一些实施例的用于利用均步差分时钟信号的系统的处理单元的输入锁存器的示意图。

[0033] 图5是根据一些实施例的差分信号转发器(repeater)的框图。

[0034] 图6是根据一些实施例的处理单元链的框图。

[0035] 图7是根据一些实施例的另一个均步系统的框图。

[0036] 图8是根据一些实施例的电子设计自动化(EDA)工具的框图。

[0037] 图9是根据一些实施例的计算机的框图。

具体实施方式

[0038] 在一些情况下，均步处理可以提供相对于同步处理的优点。如上所述，同步系统中的处理单元与系统范围的时钟同步，使得处理单元以那个时钟的节奏执行数据处理和传输操作。由于不同的处理单元与相同的时钟信号同步，因此处理单元一般可以使用与共享时钟同步的常规锁存器来交换数据。但是，由同步系统汲取的电流在系统范围的时钟的时钟周期期间的某些点处(例如，对于与上升时钟边沿同步的系统，在每个时钟周期的上升沿处)可以非常快速地增加。系统汲取的电流的这种快速改变(“电流尖峰”)可以造成电源中的电磁干扰和/或噪声，这会对同步系统的操作具有不期望的影响，特别是具有高时钟频率和/或低电源电压的系统。此外，在电流尖峰期间汲取的电流的振幅可以显著高于同步系统的平均电流负载，这意味着系统电源上的最大负载可以远大于电源上的平均负载。由于同步系统的电源的设计一般由最大负载而不是平均负载确定，因此适应这种电流尖峰会显著增加同步系统的电源的体积和费用。

[0039] 相比之下，均步系统中的处理单元与具有相同的频率但是不同的相位的均步时钟信号同步。例如，在均步系统中，处理单元PA和PB可以分别与时钟信号CA和CB的上升沿同步，其中时钟信号CA和CB具有基本相同的频率，但是时钟信号CB的上升沿相对于时钟信号CA的上升沿偏移。由于处理单元PA和PB执行的处理和数据传输操作被同步以在不同时间发生，因此处理单元的峰值电流负载可以在不同时间发生，而不是在相同时间发生。因此，均步系统中的电流负载可以比可比较的同步系统的电流负载更均匀地分布在整个时钟周期内，并且与同步系统中的电流尖峰相关联的不期望的副作用(例如，电磁干扰、电源噪声等等)在均步系统中将不太显著。此外，均步系统的电源上的最大负载可以显著低于可比较的同步系统的电源上的最大负载，由此允许均步系统使用更小和/或更便宜的电源。

[0040] 均步系统的潜在优点不限于减少电流尖峰的副作用。例如，在同步系统中，由于时钟路径寄生(例如，电阻和电容)和延迟以及时钟路径延迟的变化，系统范围的时钟信号可以在系统的不同部分降级(degrade)和/或歪斜(skew)。将系统的处理单元与降级或歪斜的系统范围的时钟信号同步会降低系统的组件与时钟同步的余量。为了缓解时钟降级和歪斜问题，可以将更强的驱动器和转发器用于系统范围的时钟。但是，使用强时钟信号驱动器和转发器会增加系统的功耗和/或造成与系统中其它信号的电干扰。相比之下，因为均步系统不需要分配系统范围的时钟信号，因此这种系统一般不太容易受到由时钟歪斜和降级引起的问题的影响。因此，与同步系统中的时钟分配相比，一般能够以更高的效率和更低的功耗来实现用于均步系统的时钟分配。

[0041] 另一方面，在与不同时钟信号同步的处理单元之间传送数据可以是困难的。均步电路一般使用专用数据收发器在不同时钟域中的处理单元之间传送数据。这种数据收发器可以大、复杂、低效和/或是功耗的显著来源。因此，需要用于在均步系统的不同时钟域中的处理单元之间传送数据的高效技术。

[0042] 本公开描述了用于在均步系统的不同时钟域中的处理单元之间高效地传送数据的技术。均步系统可以包括处理单元PTX，其使用输出锁存器LTX向另一个处理单元PRX发送数据，该另一个处理单元PRX使用输入锁存器LRX接收数据。发送处理单元PTX的操作与时钟信号CTX同步(例如，与CTX的上升沿同步)，并且接收处理单元PRX的操作与时钟信号CRX同步(例如，与CRX的上升沿同步)。时钟信号具有基本相同的频率但不同的相位。基于时钟信号CTX控制(使能/禁用)发送处理单元PTX的输出锁存器LTX，并且基于时钟信号CTX和时钟信号CRX的逻辑组合来控制接收处理单元PRX的输入锁存器LRX。

[0043] 上述技术的一些实施例是有效的，因为接收器PRX可以基于发送器的时钟信号CTX的状态来确定来自发送器PTX的传入数据是否稳定，因为发送器的时钟信号CTX控制发送器的输出锁存器LTX。例如，如果输出锁存器LTX是正锁存器，那么当发送器的时钟信号CTX为高时，接收器PRX可以确定来自锁存器LTX的传入数据是稳定的。此外，在一些实施例中，上述技术可以通过将发送器的时钟信号CTX连同被发送的数据从发送单元PTX传递到接收单元PRX而被高效且低复杂地实现。在一些实施例中，接收处理单元PRX不仅使用发送器的时钟信号CTX来确定来自发送单元PTX的传入数据何时稳定，而且还基于发送器的时钟信号CTX生成其自己的时钟信号CRX。

[0044] 可以实现本公开中描述的主题的特定实施例，以实现一个或多个上述优点。

[0045] 图1是均步系统100的框图。均步系统100包括输入数据端子101和输出数据端子105。均步系统100包括发送处理单元110a和接收处理单元110b。发送处理单元110a包括处理电路140a。接收处理单元110b包括处理电路140b。处理电路140a与时钟信号120a同步(例如，与时钟信号120a的上升沿同步)。处理电路140b与时钟信号120b同步(例如，与时钟信号
120b的上升沿同步)。时钟信号120a和120b可以具有基本相同的频率(例如，完全相同的频率或在彼此的10％之内的频率)但具有不同的相位，如下面将进一步描述的。在一些实施例中，时钟信号120的频率可以在大约1MHz和大约15GHz之间，或者在大约10GHz和15GHz之间。

[0046] 处理电路140可以是处理数据和/或指令的电路，例如，加法器、乘法器、预取器(pre-fetcher)、解码器或微处理器核。其它类型的处理单元是可以的。在一些实施例中，处理电路执行散列或散列函数(例如，加密函数)操作。加密散列函数的示例包括SHA-2(安全散列算法2)函数，SHA-2函数包括但不限于SHA-256和SHA-512。(发送处理单元110a的)处理电路140a和(接收处理单元110b的)处理单元电路140b可以是相同处理电路的两个实例，或者是不同类型的处理电路的两个实例。

[0047] 由于处理单元110a和处理单元110b与具有不同相位的时钟信号同步，因此均步系统100使用多相位技术将数据从发送处理单元110a传送到接收处理单元110b。多相位通信技术由发送处理单元110a的输出锁存器150和接收处理单元110b的输入锁存器130实现。下面参考图2A-图2B来描述多相位通信技术的一些实施例。

[0048] 输出锁存器150包括：输入数据端子152，其耦合到处理电路140a的输出数据端子；输出数据端子154，其耦合到接收处理单元110b；以及使能端子156，其耦合到时钟信号
120a。输入锁存器130包括：输入数据端子132，其耦合到(发送处理单元110a的)输出数据锁存器150的输出数据端子154；输出数据端子134，其耦合到处理电路140b的数据输入端子；
使能端子136，其耦合到时钟信号120a；以及另一个使能端子138，其耦合到时钟信号120b。

[0049] 在均步系统100中，当输出锁存器150处于保持状态时，接收处理单元110b从发送处理单元110a接收数据，其中保持状态是基于控制输出锁存器150的时钟信号120a的状态确定的。如下面参考图2A和图2B所描述的，除非(发送处理单元110a的)输出锁存器150处于保持状态，否则接收处理单元110b的输入锁存器130不能(从发送处理单元110a)接收数据。

[0050] 图2A是均步系统100的时序图200的示例，其中时钟信号120a和时钟信号120b是具有基本相同频率但不同相位的单端信号。在图2A的示例中，时钟信号120b的上升沿在时钟信号120a的前一个上升沿之后大约四分之三个时钟周期处发生。因此，在图2A的示例中，时钟信号120b与时钟信号120a之间的相位差是大约时钟周期的四分之三。

[0051] 如上所述，均步系统100包括与时钟信号120a同步的处理电路140a和与时钟信号120b同步的处理电路140b。在一些实施例中，处理电路140a与时钟信号120a的上升沿同步，使得处理电路140a以时钟信号120a的上升沿的节奏将输出数据发送到输出锁存器150的输入数据端子152。在一些实施例中，输出锁存器150执行正锁存，使得输出锁存器在时钟信号
120a为高时(例如，时段201)处于保持状态，并且在时钟信号120a为低时(例如，时段202)处于透明状态。

[0052] 在一些实施例中，处理电路140b与时钟信号120b的上升沿同步，使得处理电路140b以时钟信号120b的上升沿的节奏在输出端子105上(例如，向另一个锁存器)发送输出数据。在一些实施例中，输入锁存器130执行负锁存，使得输入锁存器130在锁存器的使能状况为真时处于透明状态，并且在锁存器的使能状况为假时处于保持状态。在一些实施例中，当时钟信号120a为高并且时钟信号120b为低时(例如，时段203)，输入锁存器130的使能状况为真(并且锁存器处于透明状态)。在一些实施例中，当时钟信号120a为低或时钟信号
120b为高时，输入锁存器130的使能状况为假(并且锁存器130处于保持状态)。以这种方式，当时钟信号120b为低(指示输入锁存器130已经将先前的数据提供给处理电路140b并准备好接收新数据)并且时钟信号120a为高(指示输出锁存器150处于保持状态并因此向输入锁存器130发送新数据)时，输入锁存器130的上述实施例处于透明状态(准备好接收新数据)。
相比之下，当时钟信号120b为高(指示输入锁存器130仍然向处理电路140b提供先前的数据并且因此未准备好接收新数据)或时钟信号120a为低(指示输出锁存器150处于透明状态并且因此未准备好发送新数据)时，输入锁存器130的上述实施例处于保持状态(未准备好接收新数据)。

[0053] 在一些实施例中，(例如，使用反相器)生成时钟信号120b作为具有延迟204的、时钟信号120a的逆。该延迟可以是例如从处理电路140a的时钟输入到输入锁存器130的使能输入138的传播延迟(包括通过反相器的延迟)，例如使用16nm工艺制造的芯片中的50-100皮秒。以这种方式，当输出锁存器150处于保持状态时(例如，时段201)，在输出锁存器150已经在时钟信号120a的上升沿处(例如，在时段201之前)锁存数据之后，输入锁存器130从输出锁存器150接收数据(例如，在时段203期间)。

[0054] 图2B是均步系统100的时序图250的示例，其中时钟信号120a和时钟信号120b是具有基本相同的频率但不同的相位的差分时钟信号。如图2B中可见，差分时钟信号120a包括差分信号对CLKP和CLKN，并且差分时钟信号120b包括差分信号对CLKNQ和CLKPQ。在图2B的示例中，信号CLKPQ的上升沿出现在信号CLKP的前一个上升沿后的大约四分之一个时钟周期处。因此，在图2B的示例中，时钟信号120b与时钟信号120a之间的相位差大约是时钟周期的四分之一。

[0055] 如上所述，均步系统100包括与时钟信号120a同步的处理电路140a和与时钟信号120b同步的处理电路140b。在一些实施例中，处理电路140a与信号CLKP的上升沿同步，使得处理电路140以信号CLKP的上升沿的节奏将输出数据传送到输出锁存器150的输入数据端子152。在一些实施例中，输出锁存器150执行正锁存，使得输出锁存器在信号CLKP为高并且信号CLKN为低时(例如，时段251)处于保持状态，并且在信号CLKP为低并且信号CLKN为高时(例如，时段252)处于透明状态。

[0056] 在一些实施例中，处理电路140b与信号CLKPQ的上升沿同步，使得处理电路140b以信号CLKPQ的上升沿节奏在输出数据端子105上(例如，向另一个锁存器)发送输出数据。在一些实施例中，输入锁存器130执行负锁存，使得输入锁存器130在锁存器的使能状况为真时处于透明状态，并且在锁存器的使能状况为假时处于保持状态。在一些实施例中，当信号CLKP为高并且信号CLKPQ为低时(例如，时段253)，输入锁存器130的使能状况为真(并且锁存器处于透明状态)。在一些实施例中，当信号CLKP为低或信号CLKPQ为高时，输入锁存器130的使能状况为假(并且锁存器130处于保持状态)。以这种方式，当信号CLKPQ为低(指示输入锁存器130已经将先前的数据提供给处理电路140b并准备好接收新数据)并且信号CLKP为高(指示输出锁存器150处于保持状态并且因此将新数据发送到输入锁存器130)时，输入锁存器130的上述实施例是透明状态(准备好接收新数据)。与此相对，当信号CLKPQ为高(指示输入锁存器130仍然向处理电路140b提供先前的数据并且因此未准备好接收新数据)或信号CLKP为低(指示输出锁存器150处于透明状态并且因此未准备好发送新数据)时，输入锁存器130的上述实施例处于保持状态(未准备好接收新数据)。

[0057] 如下面将参考图5进一步描述的，可以(例如，使用差分信号转发器)生成差分时钟信号120b作为差分时钟信号120a的逆。差分时钟信号120b的切换(例如，信号CLKNQ和CLKPQ的切换)可以相对于差分时钟信号120a的切换(例如，信号CLKN和/或信号CLKP的切换)以延迟254发生。例如，延迟254可以包括从处理电路140a的时钟输入到输入锁存器130的使能输入138的传播延迟(包括通过差分信号转发器的延迟)，例如，使用16nm工艺制造的芯片中的50-100ps。以这种方式，当输出锁存器150处于保持状态时(例如，时段251)，在输出锁存器
150已经在时钟信号120a的上升沿(例如，在时段251之前)锁存数据之后，输入锁存器130从输出锁存器150接收数据(例如，在时段253期间)。

[0058] 已经描述了其中处理电路(140a，140b)是正边沿触发、输出锁存器150执行正锁存并且输入锁存器130执行负锁存的示例。在一些实施例中，可以使用其它时钟和锁存方案。例如，处理电路(140a，140b)可以是负边沿触发、输出锁存器150可以执行负锁存，并且输入锁存器130可以执行正锁存。可以使用正/负边沿触发处理单元、正/负输出锁存器和/或正/负输入锁存器的任何合适组合。

[0059] 在一些实施例中，如果不满足对输入数据的建立(setup)时间和/或保持时间约束，那么输入锁存器130可能不正确地锁存输入数据。建立时间是恰好输入锁存器130进入保持状态之前的时间段。保持时间是恰好输入锁存器130进入保持状态之后的时间段。建立时间和保持时间约束规定，除非输入数据在建立时间段和保持时间段期间稳定，否则不保证输入数据的正确锁存。在一些实施例中，可以调节时钟信号120a与时钟信号120b之间的相位差，以确保满足建立时间约束和/或保持时间约束。例如，可以通过增加或减少延迟204(或254)来调节相位差。在一些实施例中，可以通过在处理单元140a的时钟输入与输入锁存器130的使能输入138之间插入附加延迟元件来增加延迟204(或254)。

[0060] 图3示出了用于利用均步单端时钟信号的系统100的接收处理单元140b的输入锁存器130s的实施例。在图3的示例中，输入锁存器130s是具有数据输入端子310、使能输入端子312、提供与锁存器存储的值匹配的数据输出Q的数据输出端子330以及提供作为由锁存器存储的值的逆的数据输出Q'的数据输出端子332的门控D锁存器。当使能端子312处的信号(E)为高时，锁存器130s处于透明状态，使得输入数据D被提供给SR锁存器(或非(NOR)门321和或非门322以及它们之间的耦合)，SR锁存器在输出数据端子330处存储输入数据D并且在输出端子332处存储输入数据D的逆。当使能端子处的信号(E)为低时，锁存器130s处于保持状态，使得即使输入数据D改变，数据输出端子330和332上的值也得以维持。在图3的示例中，SR锁存器使用或非门实现。在一些实施例中，SR锁存器使用与非(NAND)门和/或任何其它合适的电路组件来实现。

[0061] 在一些实施例中，D锁存器的数据输入端子310耦合到输入锁存器130s的数据输入端子132，D锁存器的非反相数据输出端子330耦合到输出锁存器130s的数据输出端子134，并且D锁存器的使能端子312被耦合以接收信号，该信号是(在使能端子138处提供的)时钟信号120b的逆和(在使能端子136处提供的)时钟信号120a的逻辑与。以这种方式，当时钟信号120a为高并且时钟信号120b为低时，输入锁存器130s处于透明状态(例如，图2A中所示的时段203)。

[0062] 图4示出了用于具有均步差分时钟信号的系统100的接收处理单元140b的输入锁存器130d的实施例。输入锁存器130的其它实现是可以的。在图4的示例中，输入锁存器130d包括p型金属氧化物半导体(p型MOS或PMOS)场效应晶体管(FET)M1、M2和M3，它们具有串联耦合在缓冲电路的输入节点440与电源节点之间的扩散端子。缓冲电路包括反相器(FET M11和FET M12)，其输入耦合到输入节点440，并且其输出耦合到锁存器的输出端子134。输入锁存器130d还包括n型MOSFET M4、M5和M6，它们具有串联耦合在输入节点440与参考(接地)节点之间的扩散端子。

[0063] 在图4的示例中，n型FET M4和p型FET M1的栅极端子被耦合，以(在输入数据端子132处)从发送处理单元110a的输出锁存器150接收数据。n型FET M5和p型FET M2的栅极端子(在使能端子136处)耦合，以接收差分时钟信号120a的分量(例如，分别接收信号CLKP和CLKN)。n型FET M6和p型FET M3的栅极端子(在使能端子138处)耦合，以接收差分时钟信号
120b的分量(例如，分别接收信号CLKNQ和CLKPQ)。

[0064] 输入锁存器130d操作，以实现输入锁存器130的上述功能。例如，当CLKN和CLKPQ为低并且CLKP和CLKNQ为高时(例如，图2B中的时段253)，M2、M3、M5和M6导通，由此将输入锁存器130d置于透明状态。在这种情况下，M1和M4一起充当反相器，并且内部节点440具有输入数据端子132的逆值，并且输出端子134具有与输入数据端子132相同的值，即，输入锁存器130d处于透明状态，并且数据值(输入端子132的数据值的逆)被锁存在内部节点440处。

[0065] 在图2B中所示的时段253结束时，CLKP转变到低值并且CLKN转变到高值，因此M5和M2关闭(例如，处于高阻抗状态)，由此将输入锁存器130d置于保持状态。在这种情况下，内部节点440是三态的(tri-stated)，并且先前存储在内部节点440处的数据值(例如，内部节点440的电位)得到维持，而不管输入数据端子132上的输入数据的改变。因此，输出端子134维持它在时段253结束时保持的相同值，而不管输入数据端子132上输入数据的改变。

[0066] 虽然未在图2B的示例中示出，但是在相位差254大于时钟信号120的周期的一半的情况下，当CLKPQ转变到高值并且CLKNQ转变到低值时，输入锁存器130d可以从透明状态转变到保持状态，由此关闭M3和M6。在这种情况下，内部节点440是三态的，先前存储在内部节点440处的数据值得到维持，并且输出端子134的数据值得到维持，而不管输入数据端子132上输入数据的改变。

[0067] 在图4的示例中，输入锁存器130被实现为具有经修改的使能逻辑的C2MOS D锁存器。输入锁存器130的其它实现是可以的。在一些实施例中，输入锁存器130被实现为具有经修改的使能逻辑的动态传输门边沿触发锁存器、具有经修改的使能逻辑的双边沿锁存器，和/或任何其它合适的锁存电路。

[0068] 在图3和图4的示例中，输入锁存器130和输出锁存器150被描述为单位锁存器，其存储、接收并发送单位的数据。在一些实施例中，输入锁存器130和输出锁存器150是N位锁存器，其存储、接收并发送N位的数据。在一些实施例中，N位锁存器通过复制单位锁存器的组件N次来构造，其中每个单位锁存器的使能端子耦合到相同的控制信号，并且每个单位锁存器的输入数据端子耦合到不同的输入数据信号。

[0069] 在一些实施例中，差分时钟信号120b可以通过使用差分信号转发器(例如，在于2016年1月5日以代理人案号BFY-002提交的标题为“System and Techniques for Repeating Differential Signals”的美国专利申请No.14/988,371中描述的差分信号转发器，该申请在适用法律允许的最大范围内通过引用并入本文)从差分时钟信号120a生成。
图5示出了根据一些实施例的差分信号转发器500的框图。差分信号转发器在输入端子502和504上接收信号对作为输入，并在输出端子506a和506b上提供信号对作为输出。在一些实施例中，输入端子502和504被耦合以接收差分时钟信号120a的分量(例如，差分信号对CLKP和CLKN)，并且信号转发器500被配置为在输出端子506a和506b上提供差分时钟信号120b的分量(例如，差分信号对CLKPQ和CLKNQ)。

[0070] 当CLKP和CLKN具有互补值时，差分信号转发器500操作以在输出端子506a和506b处提供具有互补值的一对输出差分信号CLKPQ和CLKNQ。在一些实施例中，当CLKP和CLKN具有互补值时，CLKPQ和CLKNQ的值分别是CLKP和CLKN的值的逆。当输入信号(CLKP和CLKN)表示非互补值时，差分信号转发器500将输出端子(506a、506b)置于高阻抗状态。如美国专利申请No.14/988,371中所述，在一些实施例中，差分信号转发器500可以仅在输入差分信号(时钟信号120a)的两个分量(CLKP、CLKN)都切换之后切换输出差分信号(时钟信号120b)的分量(CLKPQ、CLKNQ)。

[0071] 由于差分信号转发器500可以适应其中输入差分信号CLKP和CLKN不同时(或在指定时间窗内)切换的场景，因此差分信号转发器500可以容忍变化(例如，制造工艺变化)，该变化可以造成输入差分信号中的任何一个在比其互补对应信号(counterpart)更晚的时间切换，或者在相对于其对应信号的切换的指定时间窗口之外切换。即使当输入差分信号之一比另一个输入差分信号更晚切换(例如，在相对于另一个输入差分信号的切换的指定时间窗口之外)时，差分信号转发器500也可以在相同的时间或大致相同的时间处(例如，在彼此的指定时间窗口内)切换输出差分信号。因此，差分信号转发器500的输出差分信号可以比信号转发器的输入差分信号更少歪斜，因为差分信号转发器的输出差分信号的互补转变之间的时间段可以短于差分信号转发器的输入差分信号的互补转变之间的时间段。如下面参考图6所讨论的，一组差分信号转发器500可以用于传播差分时钟信号遍及均步系统的多个组件，由此防止、抵消(counteract)或校正差分时钟信号的歪斜。防止、抵消或校正差分信号的歪斜可以在本文中被称为差分信号的“歪斜限制”。

[0072] 图6示出了根据一些实施例的处理单元610的链600。链600包括多个处理单元610a、610b、610c等。在一些实施例中，链600中的处理单元610可以被布置成行或列。链600中可以包括任何合适数量的处理单元，例如，两个或更多个的处理单元，或者2至300个之间的处理单元，或者20至30个之间的处理单元，或者25个处理单元，等等。每个处理单元包括处理电路(例如，140a、140b或140c)。如前所述，每个处理电路可以是处理数据和/或指令的电路。链600中的处理单元可以是相同或不同类型的处理电路。在一些实施例中，每个处理单元包括输入锁存器(例如，130a-130c)、输出锁存器(例如，150a-150c)和时钟缓冲器(例如，630a-630c)。

[0073] 在图6的示例中，输入数据603(例如，单位的数据或多位的数据)和时钟信号623(例如，差分时钟信号)被提供给第一处理单元610a的输入端子。时钟缓冲器630a缓冲时钟信号623，以生成相对于时钟信号623相移的时钟信号620a。输入锁存器130a基于输入时钟信号623的状态和经相移的时钟信号620a的状态锁存输入数据，如上所述。处理电路140a以时钟信号620a的节奏处理锁存的输入数据。而且，以时钟信号620a的节奏，输出锁存器150a锁存经处理的数据并将经处理的数据601a发送到第二处理单元610b的输入端子。时钟缓冲器630a还将时钟信号620a提供给处理单元610b的输入端子。本领域普通技术人员将认识到的是，处理单元610b和610c的锁存器和信号转发器可以按照与处理单元610a的对应锁存器和信号转发器相同的方式操作。

[0074] 如上所述，每个输入锁存器130、处理电路140和输出锁存器150的操作可以与一个或多个时钟信号同步。在一些实施例中，时钟信号623和620a-620c可以是单端时钟信号，并且时钟缓冲器630a-630c可以是反相器。在一些实施例中，时钟信号623和620a-620c可以是差分时钟信号，并且时钟缓冲器620a-620c可以是差分信号转发器500。在一些实施例中，链600的第一处理单元610a的处理电路140a和输出锁存器150a与时钟信号620a同步，处理单元610b的处理电路140b和输出锁存器150b与时钟信号620b同步，并且处理单元610c的处理电路140c和输出锁存器150c与时钟信号620c同步。在一些实施例中，输入锁存器130a与时钟信号623和620a的逻辑组合同步，输入锁存器130b与时钟信号620a和620b的逻辑组合同步，并且输入锁存器130c与时钟信号620b和620c的逻辑组合同步。

[0075] 仅作为链600中的处理单元610之间的通信的一个示例，输出锁存器150a耦合到输入锁存器130b。在时钟信号620a切换(例如，在图2B中的时段251的开始处)之后，时钟信号620b也切换(例如，在图2B中的时段253的开始处)。在差分时钟信号620a的信号CLKP为高并且差分时钟信号620b的信号CLKPQ为低的时段期间，输入锁存器130b可以处于透明状态(并且因此可以准备好接收来自输出锁存器150a的输出数据601a)，并且输出锁存器150a可以处于保持状态(并且因此可以将输出数据601a发送到输入锁存器130b)。

[0076] 在一些实施例中，作为特殊情况，链600中的第一处理单元610a可以省略输入锁存器130a和时钟缓冲器630a。代替输入锁存器130a，第一处理单元610a可以包括常规的输入锁存器，以及，代替时钟缓冲器630a，第一处理单元610a可以将输入时钟信号623提供给第二处理单元610b而不转发信号。这种实现具有减小链中的第一处理单元610a的尺寸的优点，并且当向第一处理单元610a提供输入数据603和时钟信号623的电路与第一处理单元610a在相同时钟域中时，可以是可行的。

[0077] 图7示出了根据一些实施例的另一个均步系统700。系统700包括控制单元710和多个处理节点(720a、720b、720c等)。例如，每个处理节点720可以包括处理单元610的链600。在一些实施例中，每个处理节点720包括在处理节点720和控制单元730之间传递数据的通信单元730。在图7的示例中，通信单元730将输出数据703从处理节点720发送到控制单元
710。可替代地或附加地，通信单元730可以将输入数据701和/或时钟信号702从控制单元
710发送到处理节点720。在一些实施例中，通信单元730实现控制单元710和处理节点720之间的总线(例如，串行总线)。该总线可以是单向的或双向的。在一些实施例中，处理节点720中的每个处理单元可以通过一条或多条数据线耦合到处理节点的通信单元730，并且可以通过(一条或多条)数据线将输出数据直接发送到通信单元730。

[0078] 在图7的示例中，控制单元向每个处理节点720(例如，向处理节点的处理单元链中的第一处理单元610)提供输入数据701和时钟信号702。在一些实现中，每个处理节点720可以包括数据锁存器，以缓冲来自控制单元的输入数据。

[0079] 可以以任何合适的拓扑来组织控制单元710和处理节点720。例如，通信单元730可以放置在芯片中心的列中，其中处理单元的链在每个总线单元的任一侧上形成行。控制单元和处理节点的其它组织方式是可以的。

[0080] 均步系统700可以执行任何合适的计算任务。例如，同步系统700可以执行比特币挖掘任务。在一些实施例中，每个处理节点用随机数(“nonce”)执行散列操作，以确定散列值是否匹配给定的数字。处理节点中的每个处理单元使用来自处理节点中的在先处理单元的输出数据来执行散列操作的一部分。其它处理任务是可以的。处理节点中的每个处理单元可以基于处理节点中的在先处理单元提供的数据和时钟信号来操作，使得不需要系统范围的时钟。由于每个处理单元的时钟信号是从在先处理单元的时钟信号自动生成的(例如，使用上述的逆变器或差分信号中继器)，因此时钟信号可以以不同的速率(例如，由于制造工艺变化)传播通过不同的处理节点。

[0081] 电子设计自动化(EDA)工具

[0082] 在一些实施例中，电子设计自动化(EDA)工具可以被配置为使用本文描述的技术来促进均步电路的设计、模拟、验证和制造。一般而言，EDA工具用于设计、模拟、验证和/或准备制造电子系统(例如，集成电路、印刷电路板等等)。

[0083] 如图8中所示，EDA工具800的一些实施例可以包括一个或多个模块，例如，设计模块810、验证模块820和/或制造模块830。设计模块810可以能够操作以执行一个或多个设计步骤，包括但不限于系统设计步骤、逻辑设计步骤、电路合成步骤、布图规划(floor planning)步骤和/或物理实现步骤。在系统设计步骤中，设计模块810可以(例如，从用户)接收要由系统实现的功能的描述，并且可以执行所描述的功能的硬件-软件体系架构划分。Synopsys公司的可以用于执行系统设计步骤的EDA软件工具的示例包括Model Architect、Saber、System Studio和产品。

[0084] 在逻辑设计步骤中，设计模块810可以获得系统的高级逻辑描述(例如，以硬件设计语言(HDL)对系统的描述，硬件设计语言包括但不限于Verilog或VHDL)。在一些实施例中，设计模块810基于系统的功能描述生成系统的逻辑描述(或其部分)。在一些实施例中，设计模块810从用户接收系统(或其部分)的逻辑描述。Synopsys公司的可以用于执行逻辑设计步骤的EDA软件工具的示例包括VCS、VERA、 Magellan、Formality、ESP和LEDA产品。

[0085] 在合成步骤中，设计模块810可以将系统的高级逻辑描述翻译成电路原理图，该电路原理图可以由网表(netlist)或电路组件和电路组件之间的连接的任何其它合适的描述来表示。在一些实施例中，该合成步骤可以包括选择一个或多个库单元(cell)以执行在电路的高级逻辑描述中指定的逻辑功能。在一些实施例中，可以针对特定的IC技术(例如，将用于实现系统的IC技术)定制原理图。Synopsys公司的可以用于执行合成步骤的EDA软件工具的示例包括 Physical Compiler、DFT Compiler、Power Compiler、FPGA Compiler、TetraMAX和产品。

[0086] 在布图规划步骤中，设计模块810可以生成将实现该系统或其一部分的IC的布图规划。Synopsys公司的可以用于执行布图规划步骤的EDA工具的示例包括Astro和Custom Designer产品。

[0087] 在物理实现步骤中，设计模块810可以生成系统的物理实现的表示(例如，IC上的系统的组件的物理布局)。生成系统的物理实现的表示可以包括“放置”电路的组件(确定电路的组件在IC上的位置)和对电路的连接进行布线(确定将电路组件耦合的电导体在IC上的位置)。在一些实施例中，该物理实现步骤可以包括选择一个或多个库单元以实现包括在电路原理图中的电路组件。Synopsys公司的可以用于执行物理实现步骤的EDA工具的示例包括Astro、ICCompiler和Custom Designer产品。

[0088] 返回到图8，验证模块820可以能够操作以执行一个或多个验证步骤，包括但不限于模拟步骤、功能验证步骤、原理图验证(例如，网表验证)步骤、晶体管级验证步骤、布图规划验证步骤和/或物理验证步骤。在模拟步骤中，验证模块820可以模拟系统的表示(例如，高级逻辑描述、电路原理图、布图规划或系统的布局)的操作。

[0089] 在功能验证步骤中，验证模块820检查系统的高级逻辑描述以获得功能准确性。例如，验证模块820可以模拟电路的高级逻辑描述响应于特定的输入的操作，以确定电路的逻辑描述是否响应于输入而产生正确的输出。Synopsys公司的可以在功能验证步骤中使用的EDA工具的示例包括VCS、VERA、 Magellan、Formality、ESP和LEDA产品。

[0090] 在电路图验证步骤中，验证模块820检查系统原理图(例如，系统网表)是否符合适用的时序约束(timing constraints)并且是否与电路的高级逻辑描述对应。Synopsys公司的可以在验证步骤中使用的示例EDA工具包括Formality、PrimeTime和VCS产品。

[0091] 在晶体管级验证步骤中，验证模块820检查系统的晶体管级表示是否符合适用的时序约束并且是否与电路的高级逻辑描述对应。Synopsys公司的可以在晶体管级验证步骤中使用的EDA工具的示例包括AstroRail、PrimeRail、PrimeTime和Star-RCXT产品。

[0092] 在布图规划验证步骤中，验证模块820检查系统的布图规划是否符合适用的约束(例如，时序、顶层布线(top-level routing)等)。

[0093] 在物理验证步骤中，验证模块820检查系统的物理实现的表示(例如，IC上的系统组件的物理布局)是否符合制造约束、电约束、光刻约束和/或原理图约束。Synopsys公司的Hercules产品是可以在物理验证步骤中使用的EDA工具的示例。

[0094] 返回到图8，制造模块830可以能够操作以执行一个或多个步骤以准备制造系统，这些步骤包括但不限于流片(tape-out)步骤和/或分辨率增强步骤。在流片步骤中，制造模块830生成(例如，在应用光刻增强之后)将要使用的流片数据，以产生用于IC的光刻制造的掩模，这些IC实现该系统。Synopsys公司的可以在流片步骤中使用的EDA工具的示例包括IC Compiler和Custom Designer系列工具。

[0095] 在分辨率增强步骤中，制造模块830可以执行系统的物理布局的几何操纵，以改进IC的可制造性。Synopsys公司的可以在该分辨率增强步骤中使用的EDA软件产品的示例包括Proteus、ProteusAF和PSMGen工具。

[0096] EDA工具可以按照任何合适的次序执行包括上述设计、验证和/或制造步骤中的一个或多个(例如，所有)的EDA方法。在一些实施例中，可以迭代地执行设计、验证和/或制造步骤中的一个或多个(例如，直到工具确定系统满足特定约束和/或通过特定测试)。

[0097] 在一些实施例中，一个或多个EDA工具可以被用于设计、验证和/或制造均步系统100或其部分。例如，EDA工具可以被用于合成均步系统(或其部分)的电路原理图(例如，基于系统或其部分的逻辑描述)。在一些实施例中，合成的原理图可以包括第一处理单元中的输出锁存器150和第二处理单元中的输入锁存器130，其中输出锁存器的输出数据端子耦合到输入锁存器的输入数据端子。作为另一个示例，EDA工具可以生成系统的物理实现的表示(例如，系统的组件在IC上的物理布局)，系统包括第一处理单元的输出锁存器150和第二处理单元的输入锁存器130。作为另一个示例，EDA工具可以生成适于制造均步系统的物理实现的光刻掩模，均步系统包括输出锁存器150和输入锁存器130。在一些实施例中，这些光刻掩模可以与一种或多种工艺技术一起使用，以制造实现均步系统的IC。

[0098] 一些实施例的进一步描述

[0099] EDA工具800(或其模块，或由EDA工具800或其模块执行的方法、步骤或操作)的一些实施例可以在数字电子电路系统中实现，或者在包括本文公开的结构及其结构等同物的计算机软件、固件或硬件中实现，或者在它们中的一个或多个的组合中实现。本公开中描述的主题的实现可以被实现为编码在计算机存储介质上用于由数据处理装置执行或控制数据处理装置的操作的一个或多个计算机程序，即，计算机程序指令的一个或多个模块。

[0100] 替代地或附加地，程序指令可以在人工生成的传播信号(例如，机器生成的电、光或电磁信号)上编码，传播信号被生成以对信息进行编码以便发送到合适的接收器装置，从而由数据处理装置执行。计算机存储介质可以是或包括于计算机可读存储设备、计算机可读存储基板、随机或串行存取存储器阵列或设备，或者它们中的一个或多个的组合。此外，虽然计算机存储介质不是传播信号，但是计算机存储介质可以是以人工生成的传播信号进行编码的计算机程序指令的源或目的地。计算机存储介质也可以是或包括于一个或多个分离的物理组件或介质(例如，多个CD、磁盘或其他存储设备)。

[0101] 本公开中描述的方法、步骤和工具的一些实施例可以被实现为由数据处理装置对存储在一个或多个计算机可读存储设备上或从其他源接收的数据执行的操作。

[0102] 术语“数据处理装置”包括用于处理数据的所有类型的装置、设备和机器，作为示例包括可编程处理器、计算机、片上系统或前述多个对象或其组合。装置可以包括专用逻辑电路，例如FPGA(现场可编程门阵列)或ASIC(专用集成电路)。除了硬件之外，装置还可以包括为所讨论的计算机程序创建执行环境的代码，例如，构成处理器固件、协议栈、数据库管理系统、操作系统、跨平台运行时环境、虚拟机或它们中一个或多个的组合的代码。装置和执行环境可以实现各种不同的计算模型基础结构(infrastructure)，例如web服务、分布式计算和网格(grid)计算基础结构。

[0103] 计算机程序(也称为程序、软件、软件应用、脚本或代码)可以用任何形式的编程语言(包括编译或解译语言、声明或过程语言)编写，并且它可以被部署为任何形式，包括作为独立程序或作为模块、组件、子例程、对象或适用于计算环境的其他单元。计算机程序可以但不必对应于文件系统中的文件。程序可以存储在文件的一部分中，该文件保存其他程序或数据(例如，一个或多个脚本存储在标记语言资源中)，存储在专用于所讨论的程序的单个文件中，或者存储在多个协调文件中(例如，存储一个或多个模块、子程序或代码部分的文件)。可以部署计算机程序以在一个计算机上或在位于一个站点上或分布在多个站点上并通过通信网络互连的多个计算机上执行。

[0104] 本公开中描述的处理和逻辑流程的一些实施例可以由执行一个或多个计算机程序的一个或多个可编程处理器执行以通过对输入数据进行操作且产生输出来执行动作。本文描述的处理和逻辑流程的一些实施例可以由本文描述的装置执行，并且本文描述的装置的一些实施例可以实现为专用逻辑电路，例如FPGA(现场可编程门阵列)或ASIC(专用集成电路)。

[0105] 作为示例，适合于执行计算机程序的处理器包括通用微处理器和专用微处理器以及任何类型的数字计算机的任何一个或多个处理器。通常，处理器将从只读存储器或随机存取存储器或两者接收指令和数据。

[0106] 图9示出了计算机900的框图。计算机900的元件包括用于根据指令执行动作的一个或多个处理器902以及用于存储指令和数据的一个或多个存储器设备904。在一些实施例中，计算机900执行EDA工具800。可以存储、分发或安装不同版本的EDA工具800。一些版本的软件可以仅实现本文描述的方法的一些实施例。

[0107] 一般而言，计算机800还将包括或能够操作地耦合以从一个或多个大容量存储设备接收数据或将数据发送到一个或多个大容量存储设备或两者，大容量存储设备用于存储数据，例如是磁盘、磁光盘或光盘。然而，计算机不需要具有这样的设备。此外，计算机可以嵌入另一设备中，例如移动电话、个人数字助理(PDA)、移动音频或视频播放器、游戏控制台、全球定位系统(GPS)接收器或便携式存储设备(例如，通用串行总线(USB)闪存驱动器)，这些仅为示例。适用于存储计算机程序指令和数据的设备包括所有形式的非易失性存储器、介质和存储器设备，作为示例包括：半导体存储器设备，例如EPROM、EEPROM和闪存设备；磁盘，例如内部硬盘或可移动磁盘；磁光盘；以及CD ROM和DVD-ROM磁盘。处理器和存储器可以由专用逻辑电路补充或并入专用逻辑电路中。

[0108] 为了提供与用户的交互，可以在具有用于向用户显示信息的显示设备(例如，CRT(阴极射线管)或LCD(液晶显示器)监视器)以及用户可以向计算机提供输入所借助的键盘和指针设备(例如，鼠标或跟踪球)的计算机上实现本公开中描述的主题的实施方式。其他种类的设备也可以用于提供与用户的交互；例如，提供给用户的反馈可以是任何形式的感觉反馈，例如视觉反馈、听觉反馈或触觉反馈；并且可以以任何形式接收来自用户的输入，包括声学、语音或触觉输入。另外，计算机可以通过向用户使用的设备发送资源和从用户使用的设备接收资源来与用户交互；例如，通过响应于从web浏览器接收的请求将网页发送到用户的客户端设备上的web浏览器。

[0109] 一些实施例可以在包括后端组件(例如，作为数据服务器)，或者包括中间件组件(例如，应用服务器)，或者包括前端组件(例如，具有用户与本公开中描述的主题的实施方式交互所借助的图形用户界面或Web浏览器的客户端计算机)，或者一个或多个这样的后端组件、中间件组件或前端组件的任何组合的计算系统中实现。系统的组件可以通过数字数据通信的任何形式或介质互连，例如通信网络。通信网络的示例包括局域网(“LAN”)和广域网(“WAN”)、网络间(例如，互联网)和对等(peer-to-peer)网络(例如，ad hoc对等网络)。

[0110] 计算机系统可以包括客户端和服务器。客户端和服务器通常彼此距离远，且通常通过通信网络进行交互。客户端和服务器的关系通过在相应的计算机上运行并彼此具有客户端-服务器关系的计算机程序而产生。在一些实施方式中，服务器将数据(例如，HTML页面)发送到客户端设备(例如，用于向与客户端设备交互的用户显示数据和从其接收用户输入的目的)。可以在服务器处从客户端设备接收在客户端设备处生成的数据(例如，用户交互的结果)。

[0111] 一个或多个计算机的系统可以被配置为通过在系统上安装软件、固件、硬件或它们的组合来执行特定操作或动作，其中该软件、固件、硬件或其组合在操作中使得系统执行动作。一个或多个计算机程序可以被配置为通过包括当由数据处理装置执行时使装置执行动作的指令来执行特定操作或动作。

[0112] 虽然本公开包含许多具体实施方式细节，但是这些不应被解释为对任何发明或可能要求保护的内容的范围的限制，而是作为特定于特定发明的特定实施方式的特征的描述。在分离的实施方式的背景下在本公开中描述的某些特征也可以在单个实施方式中组合实现。相反，在单个实施方式的背景下描述的各种特征也可以在多个实施方式中单独地或以任何合适的子组合的方式实现。此外，尽管以上可以将特征描述为以某些组合起作用，并且甚至最初如此要求，但是，来自所要求保护的组合中的一个或多个特征可以在一些情况下从组合中去除，并且所要求保护的组合可以针对子组合或子组合的变化。

[0113] 类似地，虽然操作可以按照特定次序在本公开中描述或者在附图中描绘，但是这不应该理解为要求按照示出的特定次序或按照顺序执行这些操作或执行例示的全部操作，来获得期望的结果。在某些情况下，多任务处理和并行处理可以是有利的。

[0114] 此外，上文描述的实施方式中的各个系统组件的分离不应理解为在所有实施方式中均要求这样的分离，而应该理解为所描述的程序组件和系统通常可以一起集成到单个软件产品中或封装在多个软件产品内。

[0115] 因此，已经描述了主题的特定实施方式。其他实施方式在所附权利要求的范围内。在一些情况下，权利要求中记载的动作可以按照不同的次序执行并且仍然实现期望的结果。另外，附图中描绘的处理不一定要求所示的特定次序或顺序来实现期望的结果。在某些实施方式中，多任务处理和并行处理可以是有利的。

[0116] 术语

[0117] 本文使用的措辞和术语是出于描述的目的，并且不应当被视为限制。

[0118] 如在说明书和权利要求中使用的，术语“大约”、短语“约等于”和其它类似的短语(例如，“X具有大约Y的值”或“X约等于Y”)应当被理解为意味着一个值(X)在另一个值(Y)的预定范围内。除非另有说明，否则预定范围可以是正或负20％、10％、5％、3％、1％、0.1％或小于0.1％。

[0119] 除非明确相反地指出，否则如在说明书和在权利要求书中使用的不定冠词“一”和“一个”应理解为意指“至少一个”。如在说明书和在权利要求书中使用的短语“和/或”，应当被理解为意指如此结合的元素中的“一个或两个”，即在某些情况下结合存在并且在其他情况下分离存在的元素。用“和/或”列出的多个元素应以相同的方式解释，即，如此结合的“一个或多个”元素。除了由“和/或”句子具体标识的元素之外，可以可选地存在其他元素，无论是与具体标识的那些元素相关还是不相关。因此，作为非限制性示例，当与诸如“包括”之类的开放式语言结合使用时，对“A和/或B”的引用可以：在一个实施例中，仅指代A(可选地包括除B以外的元素)；在另一个实施例中，仅指代B(可选地包括除A以外的元素)；在又一个实施例中，指代A和B两者(可选地包括其他元素)；等等。

[0120] 如在说明书和在权利要求书中使用的，“或”应该被理解为具有与如上所定义的“和/或”相同的含义。例如，当分离列表中的项目时，“或”或“和/或”应该被解释为包括性的，即，包括至少一个，但也包括多个元素或元素列表中的一个以上，并且可选地包括附加的未列出项目。只有明确相反指示的词语，诸如“只有一个”或“恰好一个”，或者在权利要求中使用时的“由...组成”，将指代包括多个元素或元素列表中的恰好一个元素。通常，使用的词语“或”仅当之前是排他性术语(诸如“(两者之中)任一个”、“其中之一”、“仅其中之一”或“恰好其中之一”)时，才应该被解释为指示排他性替代(即，“一个或另一个，但不是两者”)。当在权利要求中使用时，“基本上由...组成”应当具有其在专利法领域中使用的普通含义。

[0121] 如在说明书和在权利要求书中所使用的，关于一个或多个元素的列表，短语“至少一个”应该被理解为意指选自元素列表中的任何一个或多个元素的至少一个元素，但不一定包括元素列表中具体列出的每个元素中的至少一个元素，并且不排除元素列表中元素的任何组合。该定义还允许除了在短语“至少一个”所指的元素列表内具体标识的元素之外，可选地存在元素，无论是与具体标识的那些元素相关还是不相关。因此，作为非限制性示例，“A和B中的至少一个”(或等同地，“A或B中的至少一个”，或等同地“A和/或B中的至少一个”)可以在一个实施例中指至少一个A，可选地包括一个以上A，不存在B(并且可选地包括除B之外的元素)；在另一个实施例中指至少一个B，可选地包括一个以上B，不存在A(并且可选地包括除A之外的元素)；在又一个实施例中指至少一个A，可选地包括一个以上A，以及至少一个B，可选地包括一个以上B(并且可选地包括其他元素)；等等。

[0122] “包括”、“包含”、“具有”、“含有”、“涉及”及其变体的使用意指涵盖其后列出的项目和附加项目。

[0123] 在权利要求中使用诸如“第一”、“第二”、“第三”等的序数术语来修饰权利要求元素本身并不意味着一个权利要求元素相对于另一个权利要求元素的优先级、优先或次序、或者执行方法的动作的时间次序。序数术语仅用作标记以区分具有特定名称的一个权利要求元素与具有相同名称(但是使用序数词)的另一元素，以区分权利要求元素。

[0124] 等同物

[0125] 已经如此描述了本发明的至少一个实施例的若干方面，应当理解，本领域技术人员将容易想到各种改变、修改和改进。这些改变、修改和改进旨在成为本公开的一部分，并且旨在落入本发明的精神和范围内。因此，前面的描述和附图仅作为示例。

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