백플레인 기판 및 이를 이용한 플렉서블 디스플레이 {Backplane Substrate and Flexible Display Using the Same}

본 발명은 디스플레이에 관한 것으로, 특히 게이트 드라이버를 패널에 내장하는 경우 구조를 변경하여, 폴딩 스트레스를 방지한 백플레인 기판 및 이를 이용한 플렉서블 디스플레이에 관한 것이다.

평판 표시장치의 구체적인 예로는 액정표시장치(Liquid Crystal Display device: LCD), 유기 발광 표시 장치(Organic Emitting Display Device), 플라즈마 표시장치(Plasma Display Panel device: PDP), 양자점 표시 장치(Quantum Dot Display Device), 전계방출표시장치(Field Emission Display device: FED), 전기영동 표시장치(Electrophoretic Display Device: EPD) 등을 들 수 있는데, 이들은 공통적으로 화상을 구현하는 평판 표시패널을 필수적인 구성요소로 하는 바, 평판 표시패널은 고유의 발광 또는 편광 혹은 그 밖의 광학 물질층을 사이에 두고 한 쌍의 투명 절연기판을 대면 합착시킨 구성을 갖는다.

최근 표시장치의 대형화에 따라 공간 점유가 적은 평면 표시 장치로서의 요구가 증대되고 있는데, 이러한 요구는 증진되어, 최근에는 평면 표시 장치를 플렉서블한 형태로 이용하고자 하는 요구가 있다.

플렉서블 디스플레이는, 두께가 점차로 얇아지며 접을 수 있는 형태로도 발전되고 있다. 그러나, 현재까지의 플렉서블 디스플레이는, 폴딩 동작이 반복되고 그 회수가 늘수록 폴딩(folding)부에서 손상이 발생하여, 여러 문제점으로 나타나고 있다.

특히, 패널 내 액티브 영역의 가장자리에 게이트 드라이버를 구비하는 구조의 경우, 게이트 드라이버 영역에 배선과 회로가 집중되어, 이 부위가 폴딩 스트레스(folding stress)에 취약하여 크랙(crack)이 발생하거나 이로 인한 단선 등의 문제가 발생할 수 있다. 이에 따라, 폴딩이 반복된 게이트 드라이버의 손상으로 손상된 배선과 연결된 화소들의 점등이 되지 않는 등의 표시 품위의 손상도 발생한다.

본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 게이트 드라이버를 패널에 내장하는 경우 구조를 변경하여, 폴딩 스트레스를 방지한 백플레인 기판 및 이를 이용한 플렉서블 디스플레이를 제공하는 데, 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 백플레인 기판은, 복수개의 화소를 매트릭스 상으로 구비한 액티브 영역과 그 주변에 비표시 영역을 가지며, 적어도 하나의 일축성의 폴딩 라인이 정의된 플렉서블 기재와, 상기 액티브 영역의 각 화소의 경계에 서로 교차하여 구비된 게이트 라인 및 데이터 라인과, 상기 폴딩 라인과 비중첩되며, 상기 플렉서블 기재의 비표시 영역에 내장된 게이트 드라이버 및 상기 플렉서블 기재의 비표시 영역에, 상기 게이트 드라이버와 상기 게이트 라인의 일단을 연결하는 링크 배선을 포함할 수 있다.

이 때, 상기 폴딩 라인은 X축을 따를 수 있으며, 상기 게이트 드라이버는 폴딩 라인을 경계로, 상하에 나누어 배치될 수 있다.

또한, 상기 게이트 드라이버는 상기 게이트 라인에 각각 라인 상으로 대응된 복수개의 게이트 회로 블록을 구비한다.

한편, 상기 게이트 회로 블록은 Y-피치는 상기 게이트 라인간의 Y-피치보다 작은 것이 바람직하다. 이 때, 상기 플렉서블 기재의 비표시 영역에 Y 축 방향으로 복수개의 클럭 신호 라인 및 전압 신호 라인이 구비되며, 상기 폴딩 라인과 중첩하여, 상기 상하로 나누어진 게이트 드라이버 사이에 상기 복수개의 클럭 신호 라인 또는 전압 신호 라인이 지나갈 수 있다.

그리고, 상기 상하로 나누어진 게이트 드라이버 사이에, 평면 상에서, 적어도 하나 이상의 굴곡부를 갖는 상기 복수개의 클럭 신호 라인 및 전압 신호 라인은, 상기 게이트 라인 또는 데이터 라인과 동일층의 금속이며, 서로 나뉘어진 게이트 드라이버를 연결할 수 있다. 상기 폴딩 라인에는 결정성의 액티브층을 포함하지 않아, 크랙에 취약한 소자들이 폴딩시의 스트레스로부터 회피될 수 있다.

또한, 상기 링크 배선은 상기 게이트 라인과 상기 게이트 회로 블록 사이의 평면상에서 적어도 하나 이상의 굴곡부를 갖는 형상일 수 있다.

한편, 상기 복수개의 클록 신호 라인, 전압 신호 라인 또는 상기 링크 배선의 상부 또는 하부에 상기 X축 방향의 슬릿을 갖는 무기막을 더 포함할 수 있다.

그리고, 상기 플렉서블 기재 상의 복수개의 게이트 라인 및 데이터 라인을 포함한 액티브 영역과, 상기 게이트 드라이버 및 링크 배선을 덮는 봉지층을 더 포함할 수 있다. 여기서, 상기 플렉서블 기재의 비액티브 영역은 상기 봉지층으로부터 돌출된 일변을 갖고, 상기 돌출된 일변에, 상기 데이터 라인들 및 상기 클록 신호 라인들, 전압 신호 라인들과 연결된 드라이버 IC를 더 포함할 수 있다.

또한, 동일한 목적을 달성하기 위한 본 발명의 플렉서블 디스플레이는, 복수개의 화소를 매트릭스 상으로 구비한 액티브 영역과 그 주변에 비표시 영역을 가지며, 적어도 하나의 일축성의 폴딩 라인이 정의된 제 1 플렉서블 기재와, 상기 액티브 영역의 각 화소의 경계에 서로 교차하여 구비된 게이트 라인 및 데이터 라인과, 상기 게이트 라인과 데이터 라인과 접속되어 각 화소에 구비된 화소 트랜지스터 및 이와 연결된 발광 소자와, 상기 폴딩 라인과 비중첩되며, 상기 제 1 플렉서블 기재의 비표시 영역에 내장된 게이트 드라이버와, 상기 제 1 플렉서블 기재의 비표시 영역에, 상기 게이트 드라이버와 상기 게이트 라인의 일단을 연결하는 링크 배선과, 상기 제 1 플렉서블 기재의 액티브 영역과, 상기 게이트 드라이버 및 링크 배선이 구비된 비표시 영� �의 부위를 덮는 제 2 플렉서블 기재 및 상기 제 2 플렉서블 기재로부터 돌출된 상기 제 1 플렉서블 기재의 비표시 영역에 구비된 드라이버 IC를 포함하여 이루어질 수 있다.

한편, 상기 제 1 플렉서블 기재와 중첩된 제 2 플렉서블 기재의 비표시 영역과, 상기 제 2 플렉서블 기재로부터 돌출된 상기 제 1 플렉서블 기재의 비표시 영역을 가리는 베젤을 더 포함할 수 있다.

또한, 상기 제 1 플렉서블 기재와 상기 게이트 라인의 층간 또는 상기 게이트 라인 데이터 라인 사이의 층간 또는 상기 데이터 라인 상부에, 상기 폴딩 라인과 동일 축의 슬릿을 갖는 무기막을 더 포함할 수 있고, 상기 복수개의 클록 신호 라인 또는 상기 링크 배선의 상부 또는 하부에 상기 폴딩 라인과 동일 축의 슬릿을 갖는 무기막을 더 구비할 수 있다. 한편, 액티브 영역의 무기막과 상기 비표시 영역의 무기막은 함께 동일 공정에서 형성할 수 있으며, 같은 방향으로 슬릿을 구비할 수 있다.

본 발명의 백플레인 기판 및 이를 이용한 플렉서블 디스플레이는 다음과 같은 효과가 있다.

첫째, 폴딩 영역 또는 벤디드 영역에서 내장형 드라이버 회로를 제거함으로써, 폴딩 동작 또는 벤디드 구조 구현시, 폴딩이나 벤딩의 접힘이 발생하는 부위에서 소자 열화를 방지할 수 있다. 따라서, 크랙 발생 요소를 감소시켜 효과적으로 폴딩 불량 이슈를 개선할 수 있다.

둘째, 예로써, 내장형 드라이버 회로가 게이트 드라이버일 경우, 폴딩 라인의 상하로 게이트 드라이버를 나누어 배치한다. 이 때, 상기 나누어진 게이트 드라이버의 Y 피치가 줄었기 때문에, 게이트 라인과 게이트 드라이버 내 게이트 회로 블록의 일대일 대응을 위해, 게이트 드라이버와 게이트 라인을 연결하는 링크 배선을 더 구비한다. 이로써, 폴딩 영역에 회로가 형성되지 않아도 전체 게이트 라인들에 신호를 인가할 수 있다. 또한, 나누어진 게이트 드라이버 라인 사이에는 클럭 신호 라인 또는 전압 신호 라인만을 배치하여, 일정 폭으로 배치된 라인만을 남겨 폴딩 라인에서 폴딩 스트레스를 분산시키도록 유지한다.

셋째, 링크 배선 구비에 따른 저항 증가를 방지하기 위해 도전율이 좋은 재료를 단일 혹은 적층 구조로 적용하여 링크 배선 또는 게이트 드라이버측에 구비되는 라인들을 적용할 수 있다.

넷째, 폴딩 라인에 대응하여, 액티브 영역 또는 비표시 영역에 무기막의 슬릿 구성을 더 적용하여, 폴딩 스트레스 분산시킬 수 있다.

도 1a는 게이트 드라이버를 내장한 구조의 백플레인 기판을 나타낸 평면도
도 1b는 도 1a의 액티브 영역과 게이트 드라이버의 인접 구성을 나타낸 평면도
도 2는 도 1a의 백플레인 기판을 폴딩하였을 때의 단면도
도 3은 폴딩시 박막 트랜지스터에 발생되는 열화 불량 현상을 보여주는 전압 대 전류의 관계를 나타낸 그래프
도 4는 본 발명의 백플레인 기판을 나타낸 평면도
도 5는 도 4의 액티브 영역과 게이트 드라이버의 관계를 나타낸 평면도
도 6은 도 4의 A 영역을 확대한 평면도
도 7은 도 6의 I~I' 선상의 단면도
도 8은 도 6의 Ⅱ~Ⅱ'선상의 단면도
도 9는 본 발명의 다른 실시예에 따른 평면도
도 10은 도 9의 변형예에 따른 평면도
도 11은 도 10의 클럭 배선을 따른 단면도
도 12a 및 도 12b는 본 발명의 플렉서블 디스플레이의 각 픽셀에 구비되는 회로 구성의 예
도 13은 본 발명의 플렉서블 디스플레이의 평면도
도 14는 도 13의 Ⅲ~Ⅲ' 선상의 단면도
도 15는 도 14의 본 발명의 플렉서블 디스플레이에 베젤 적용시를 나타낸 단면도

이하, 첨부된 도면들을 참조하여, 본 발명의 바람직한 실시예들을 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 부품 명칭과 상이할 수 있다.

도 1a는 게이트 드라이버를 내장한 구조의 백플레인 기판을 나타낸 일 예의 평면도이며, 도 1b는 도 1a의 액티브 영역과 게이트 드라이버의 인접 구성을 나타낸 평면도이다.

앞서, 사용자의 필요에 따라 최근 플렉서블 디스플레이의 요구가 있어왔음은 설명한 바 있다. 특히, 디스플레이를 일축성으로 접는 폴딩(folding) 또는 디스플레이의 특정 영역을 일정 각도로 굽히는 벤딩(bending)을 위해, 어레이를 구비한 백플레인 기판은 슬림화가 필요하며, 이에 따라 종래 외부의 필름 상에 칩을 구비하여 접속시키던 방식의 드라이버를 백플레인 기판에 내장하는 바가 제안되고 있다. 또한, 드라이버는 디스플레이의 어레이에 구비된 서로 교차된 게이트 라인(스캔 라인) 및 데이터 라인에 각각 신호를 전달하는 게이트 드라이버와 데이터 드라이버로 나뉠 수 있는데, 상대적으로 데이터 처리량이 많고 일정 이상의 이동도(mobility)가 요구되는 데이터 드라이버보다 순차적으로 게이트 라인들에 게이트 스위칭 신호를 인가하는 게이트 드라이버측이 기판(패널)에 내장하는 형태로 이용되기 용이하다.

이 경우, 내장이란 백플레인 기판의 어레이 구성과 함께 배선(라인) 또는 박막 트랜지스터를 백플레인 기판의 영역에 함께 형성하여, 회로 기능을 갖게 하는 것이다.

도 1a는 X축 방향으로 형성되는 게이트 라인(미도시, 액티브 영역에 X축 방향으로 복수개 이격하여 구비됨)에 신호를 전달하는 게이트 드라이버(30a, 30b)를 백플레인 기판(10)의 액티브 영역의 양단에 접하여 구비함을 나타내고 있다.

한편, 도 1a에서 설명하지 않은 부호 20은 상기 백플레인 기판(10)의 일변에 구비되는 드라이버 IC를 나타내며, 기능적으로 상기 데이터 라인에 신호를 전달하는 데이터 드라이버와, 게이트 드라이버 및 데이터 드라이버의 클럭 신호를 생성 및 전달하는 타이밍 제어부를 포함한다. 여기서, 또 다른 설명하지 않은 부호 32는 상기 드라이버 IC 내 타이밍 제어부로부터 상기 게이트 드라이버에 클럭 신호들을 전달하는 클럭 신호 라인에 해당한다. 한편, 상기 드라이버 IC(20)은 데이터 라인들의 패드 전극(미도시) 및 클럭 신호 라인들의 패드 전극과 본딩된다.

상기 게이트 드라이버(30a, 30b)는 블록화되어 도시되어 있지만, 도 1b와 같이, 게이트 라인들간의 Y 피치와 동일한 Y 피치의 라인 상으로 게이트 회로 블록(GIP1, GIP2, GIP3, ...)을 가지며, 상기 게이트 회로 블록(GIP1, GIP2, GIP3, ...)은 쉬프트 레지스터(shift register), 레벨 쉬프터(level shifter), 버퍼(buffer)를 포함한다. 이 경우, 각 버퍼(buffer)의 출력단은 상기 게이트 라인들(GL)의 일단과 직접 연결되어, 상기 게이트 드라이버(30a, 30b)는 액티브 영역(AA)과 이격없이 게이트 라인(GL)에 연결된다.

도 2는 도 1a의 백플레인 기판을 폴딩하였을 때의 단면도이다.

도 1a의 백플레인 기판(10)을 상하로 반분하여 접을 때, 도 2와 같이, 백플레인 기판(10)은 접힘부에서 굴곡을 갖는다. 이러한 굴곡은 백플레인 기판(10)이 가질 수 있는 휨성에 따라 달라질 수 있으며, 예를 들어, 단면으로 볼 때, 접힘부에서, 반경(R)을 가질 때, 휨성이 나타난 길이는 약 'π*R + α'에 상당하다.

여기서, 상기 접힘부는 평면상으로 일축성의 라인을 나타내고 이를 폴딩 라인(folding line)이라 한다.

그런데, 본 발명의 발명자들은 도 1a와 같이, 게이트 드라이버를 백플레인 기판(10)에 내장하는 경우 폴딩 동작을 반복할 때, 휨성이 나타난 부위에도 게이트 드라이버가 위치하는데, 상기 게이트 드라이버는 박막 트랜지스터 소자와 배선이 집중된 것으로, 특히, 휨성이 나타난 부위에서, 폴딩 반복에 따른 크랙(crack) 또는 소자 열화 등의 문제가 발생함을 확인할 수 있었다. 이 경우, 폴딩 반복에 따른 열화를 폴딩 스트레스(folding stress)라 한다.

도 3은 폴딩시 박막 트랜지스터에 발생되는 열화 불량 현상을 보여주는 전압 대 전류의 관계를 나타낸 그래프이다.

도 3과 같이, 폴딩 동작이 반복될 때, ①과 같이, 문턱 전압(Vth)이 상승하고, ②와 같이, 소자의 이동도(mobility)가 떨어지며, ③과 같이, 오프 전류(Ioff)가 상승되는 경향을 보이는 것을 관찰하였다.

즉, 도 1a의 예로 게이트 드라이버(30a, 30b)를 구비시, 폴딩 스트레스를 받는 영역에 게이트 드라이버(30a, 30b)를 이루는 회로가 형성되어 있기 때문에, 폴딩 스트레스에 게이트 드라이버(30a, 30b) 회로가 직접적 영향을 받을 수 있다. 폴딩 영역은 폴딩 반경이 작을수록 또한 폴딩 회수가 많을수록 스트레스를 많이 받으며, 백플레인 기판이 견디지 못하는 임계점에 다다랐을 때 폴딩 영역에 위치한 박막 트랜지스터의 소자 열화나 크랙 등의 문제가 발생하게 되고, 그에 따라 불량을 유발하게 되는 것이다.

즉, 게이트 드라이버는 일종의 박막 트랜지스터의 소자와 복수개의 배선이 중첩되어 형성되는데, 특히, 폴딩 라인에 상당한 게이트 드라이버에 구비된 박막 트랜지스터에서, 도 3과 같이, 문턱 전압의 상승과 소자의 이동도 저하 및 오프 전류의 상승 문제가 나타나는 것이다. 이로써, 구동 전압이 상승하고, 구동 속도가 떨어지며, 신뢰성이 떨어지는 결과로 나타나는 것으로, 본 발명의 발명자들은 이를 해결하는 바를 제안한다.

도 4는 본 발명의 백플레인 기판을 나타낸 평면도이며, 도 5는 도 4의 액티브 영역과 게이트 드라이버의 관계를 나타낸 평면도이며, 도 6은 본 발명의 백플레인 기판의 게이트 드라이버와 게이트 라인간의 연결을 구체적으로 나타낸 평면도이다.

도 4 및 도 5와 같이, 본 발명의 백플레인 기판(1000)은, 복수개의 화소(SP)를 매트릭스 상으로 구비한 액티브 영역(AA)과 그 주변에 비표시 영역을 가지며, 적어도 하나의 일축성의 폴딩 라인(folding line)이 정의된 플렉서블 기재(150)와, 상기 액티브 영역(AA)의 각 화소의 경계에 서로 교차하여 구비된 게이트 라인(151) 및 데이터 라인(152)과, 상기 폴딩 라인과 비중첩되며, 상기 플렉서블 기재(150)의 비표시 영역에 내장된 게이트 드라이버(310a, 310b, 320a, 320b) 및 상기 플렉서블 기재(150)의 비표시 영역에, 상기 게이트 드라이버(310a, 310b, 320a, 320b)와 상기 게이트 라인(151)의 일단을 연결하는 링크 배선(331a, 331b, 332a, 332b)을 포함한다.

도 4에는, 상기 폴딩 라인은 X축을 따라, 플렉서블 기재(150)의 액티브 영역(AA)을 반분하는 위치에 하나 구비된 것을 나타내나, 이에 한하지 않고, 복수개의 부위에 라인 상으로 존재할 수 있다. 또한, X축 방향과 달리, Y축 방향 혹은 X축에 대해 소정의 예각을 갖는 방향일 수도 있다. 상기 폴딩 라인은 미리 플렉서블 기재(150)에 정의되어 있다. 실질적으로 플렉서블 기재(150)는 충분한 연성을 갖지만, 플렉서블 디스플레이에 이용될 때, 베젤(bezel)(미도시)과 같은 기구물에 장착되는데, 상기 베젤의 휨이 가능한 부위가 폴딩 라인이 될 수 있다.

본 발명의 백플레인 기판(1000)은 미리 폴딩 라인이 정의되어, 상기 폴딩 라인과 중첩되지 않게 상기 게이트 드라이버(310a, 310b, 320a, 320b)를 배치하는 것을 특징으로 한다.

한편, 상술한 설명에서 상기 게이트 드라이버가 비중첩하게 배치되는 '폴딩 라인'은 폴더블 디스플레이의 접힘부를 의미하는데, 본 발명을 적용하는 예는 폴더블 디스플레이에만 한정되지 않고, 벤더블 디스플레이에서도 일부 영역의 굴곡부를 갖는 부위도 비중첩하게 하여 게이트 드라이버를 배치할 수 있으므로, 외력으로 인해 발생될 수 있는 일축성의 휨 부위를 통칭하여 폴딩 영역이라 한다.

또한, 본 발명의 백플레인 기판(1000)은 액티브 영역(AA)을 둘러싼 4변의 비표시 영역 중 일변이 다른 세변에 비해 상대적으로 긴 폭을 가지며, 긴 폭을 갖는 일변의 연장된 부위에 드라이버 IC(170)를 갖는다.

상기 드라이버 IC(170)는, 기능적으로 상기 데이터 라인(152)에 신호를 전달하는 데이터 드라이버(171)와, 게이트 드라이버(310a, 310b, 320a, 320b) 및 데이터 드라이버(171)의 클럭 신호를 생성 및 전달하고 전압 신호를 전달하는 타이밍 제어부(172)를 포함한다.

상기 타이밍 제어부(172)에서 생성된 클럭 신호는 상기 데이터 드라이버(171)에는 드라이버 IC(170)로 내부적으로 전달되며, 상기 게이트 드라이버(310a, 310b, 320, 320b)에는 플렉서블 기재(150)에 생성된 클럭 신호 라인 및 전압 신호 라인(340)을 통해 전달된다.

상기 드라이버 IC(170)는 상기 게이트 드라이버 입력 신호 라인(340)의 일단에 구비된 클럭 신호 패드 전극 및 전압 신호 패드 전극(미도시) 및 액티브 영역(AA)의 데이터 라인(152)으로부터 비표시 영역으로 연장된 데이터 패드 전극(미도시)과 접속된다. 상기 클럭 신호 및 전압 신호 패드 전극과, 데이터 패드 전극은 상기 액티브 영역에 구비되는 게이트 라인 또는 데이터 라인과 동일층이며 동일 금속으로 형성된다. 그리고, 상기 클럭 신호 라인은 서로 다른 클럭 신호를 공급하는 복수개의 라인일 수 있다. 또한, 상기 전압 신호 라인은 게이트 하이 전압, 게이트 로우 전압, 그라운드 전압 등의 게이트 라인 구동에 관계된 전압 신호를 인가하는 라인이다. 또한, 클럭 신호 라인 및 전압 신호 라인(340b)은 게이트 드라이버 신호 인가 라인(340)과 동일 금속으로 형성될 수 있으며, 동일 종류의 신호를 전달할 수 있다. 상기 상기 드라이버 IC(170)와 인접한 하측의 게이트 드라이버들(310b, 320b) 사이는 클럭 신호 라인들(340b로 통칭)과 외에 게이트 하이 전압, 게이트 로우 전압, 공통 전압 등을 공급하는 전압 신호 라인(340b)을 더 포함하며, 상기 전압 신호 라인과 상기 클럭 신호 라인(340b)은 상기 하측의 게이트 드라이버들(310b, 320b)과 상기 상측의 게이트 드라이버들(310a, 320a)을 가로지르는 방향(Y축 방향)으로 배치되며, 인접한 게이트 드라이버(310a, 310b 또는 320a, 320b)들을 연결한다.

이 경우, 상기 폴딩 라인에 상당하여는 게이트 드라이버들(310a, 310b, 320a, 320b)이 배치되지 않는 것으로, 상기 폴딩 라인에는 클럭 신호 라인 및 전압 신호 라인(340b) 만이 배치되고, 박막 트랜지스터와 같이, 전극들이 중첩된 소자 구성이 없어, 폴딩 라인에 폴딩이 반복되어도 상기 게이트 드라이버들(310a, 310b, 320a, 320b)에 직접적인 영향이 없게 된다. 즉, 상기 폴딩 라인에는 결정성의 액티브층을 포함하지 않아, 크랙에 취약한 박막 트랜지스터와 같은 소자들이 폴딩시의 스트레스로부터 회피될 수 있다.

한편, 상기 게이트 드라이버들(310a, 310b, 320a, 320b)의 각 게이트 회로 블록들(3300)이 게이트 라인들간이 갖는 Y 피치보다 짧은 Y 피치를 갖기 때문에, 게이트 회로 블록(3300)이 최상단의 게이트 라인과 최하단의 게이트 라인을 제외하여서는 동일선상에 있지 않기 때문에, 비표시 영역의 각 게이트 드라이버 내의 게이트 회로 블록(3300)과 액티브 영역의 게이트 라인 사이에 링크부를 구비하며, 상기 링크부에, 상기 게이트 회로 블록(3300)과 게이트 라인의 일단을 연결하는 링크배선(331a, 331b, 332a, 332b)을 구비한다.

여기서, 상기 링크 배선(331, 331b, 332a, 332b)은 폴딩 라인의 중심에 가까울수록 게이트 라인에 대한 경사가 커져 길이가 길어진다.

한편, 상기 게이트 드라이버(310a, 310b, 320a, 320b)는 좌우 양방향으로 게이트 신호 인가가 가능하도록 액티브 영역(AA)의 양단에 구비된 예를 나타내었지만, 일 방향으로 액티브 영역(AA) 일측에만 게이트 드라이버를 구비할 수도 있을 것이다. 어느 경우나, 게이트 드라이버는 일측 또는 좌우 양방향에서, 폴딩 라인을 경계로 상하로 나뉘어 배치된다(310a, 310b 또는 320a, 320b).

상기 게이트 드라이버(310a, 310b, 320a, 320b)는 도 5와 같이, 상기 게이트 라인(151)에 각각 라인 상으로 대응된 복수개의 게이트 회로 블록(3300)을 구비하며, 상기 각 게이트 회로 블록(3300)에는 쉬프트 레지스터(SR), 레벨 쉬프터(LS) 및 버퍼(B)를 포함할 수 있다.

상기 게이트 회로 블록(3300)에서의 동작을 살펴보면 다음과 같다.

먼저, 쉬프트 레지스터(SR)는 각 게이트 회로 블록(3300)들에서 로직 하이 신호를 일 라인 온 타임 간격으로 순차 이동시킨다.

또한, 상기 레벨 쉬프터(LS)는 쉬프트 레지스터의 출력 로직 레벨에 따라 전압 신호 라인에서 공급된 게이트 하이 전압 및 게이트 로우 전압에 따라 게이트 라인의 온/오프 전압으로 변환시킨다.

또한, 상기 버퍼(B)는 게이트 라인의 부하를 감안하여 전류를 증폭하는 기능을 가지며, 상기 링크 배선(331a, 331b, 332a, 332b)을 통해 게이트 온 전압을 게이트 라인에 전달한다.

한편, 본 발명의 게이트 드라이버(310a, 310b, 320a, 320b)는 폴딩 라인에 중첩하지 않고 배치되어야 하므로, 일측에 배치되어 폴딩라인에 의해 나누어진 제 1, 제 2 게이트 드라이버(310a, 310b) 또는 제 3, 제 4 게이트 드라이버(320a, 320b)의 세로 길이 합산은 도 1a에 도시된 일 방향으로 길게 형성된 게이트 드라이버(30a 또는 30b)에 비해 짧다. 따라서, 도 5와 같이, 상기 게이트 드라이버(310a, 310b, 320a, 320b) 내의 상기 게이트 회로 블록(3300)의 Y-피치는 상기 액티브 영역(AA) 내의 게이트 라인(151)간의 Y-피치보다 작아야 한다.

이 때, 상기 플렉서블 기재(150)의 비표시 영역에 Y 축 방향으로 복수개의 클럭 신호 라인 및 전압 신호 라인(340b)이 구비되며, 상기 폴딩 라인과 중첩하여, 상기 상하로 나누어진 게이트 드라이버(310a, 310b, 320a, 320b) 사이에 상기 복수개의 클럭 신호 라인 및 전압 신호 라인(340b)이 지나간다.

그리고, 상기 복수개의 클럭 신호 라인 및 전압 신호 라인(340b)은 상기 상하로 나누어진 게이트 드라이버(310a, 310b, 320a, 320b) 사이에, 평면 상에서, 적어도 하나 이상의 굴곡부를 갖는 상기 복수개의 클럭 신호 라인 및 전압 신호 라인(340b)은, 상기 게이트 라인(151) 또는 데이터 라인(152)과 동일층의 금속이며, 상기 복수개의 클럭 신호 라인 및 전압 신호 라인(340b)은 서로 나뉘어진 게이트 드라이버(310a, 310b, 320a, 320b) 사이를 연결할 수 있다.

한편, 백플레인 기판(1000)을 이루는 기재(base film)로서, 상기 플렉서블 기재(150)는 연성 가능한 플라스틱 필름으로, 폴리에스테르(polyester) 또는 폴리 에스테르를 포함하는 공중합체, 폴리이미드(polyimide) 또는 폴리 이미드를 포함하는 공중합체, 올레핀계 공중합체, 폴리아크릴산(polyacrylic acid) 또는 폴리아크릴산을 포함하는 공중합체, 폴리스티렌(polystyrene) 또는 폴리스테린을 포함하는 공중합체, 폴리설페이트(polysulfate) 또는 폴리설페이트를 포함하는 공중합체, 폴리카보네이트(polycarbonate) 또는 폴리 카보네이트를 포함하는 공중합체, 폴리아믹산(polyamic acid) 또는 폴리아믹산을 포함하는 공중합체, 폴리아민(polyamine) 및 폴리아믹산을 포함하는 공중합체, 폴리비닐 알콜(polyvinylalcohol), 폴리 알릴아민(polyallyamine)으로 이루어진 군에서 선택되는 하나 이상의 고 분자 화합물을 포함할 수 있다. 이 때, 상기 플렉서블 기재(150)의 두께는 5㎛ 내지 150㎛이며, 바람직하게는 50㎛ 이하의 두께를 가질 수 있다. 또한, 그 상부에 어레이 공정을 직접적으로 진행시 열이나 압력에 의해 상기 플렉서블 기재(150)가 말리거나 손상되는 문제를 방지하기 위해, 유리 기판 상에 플렉서블 기재(150)를 형성하고, 차례로, 상기 플렉서블 기재(150) 표면에 버퍼층(153)을 더 구비한 후, 어레이를 형성할 수 있다. 이 경우, 공정 중에 이용된 유리 기판은 어레이 형성 공정을 적용 후 제거되게 되며, 전체 유기 발광 다이오드 패널의 표면에는 상기 플렉서블 기재(150)가 남아있게 된다.

이하, 단면도를 참조하여, 액티브 영역에 구비된 화소 박막 트랜지스터의 구성과 게이트 드라이버 및 링크부의 구성을 비교한다.

도 7은 도 6의 I~I' 선상의 단면도이며, 도 8은 도 6의 Ⅱ~Ⅱ'선상의 단면도이다.

도 7 및 8과 같이, 상기 액티브 영역(AA)의 각 화소에, 상기 게이트 라인(151)과 데이터 라인(152) 사이에 화소 박막 트랜지스터(pixel TFT)를 구비한다.

상기 화소 박막 트랜지스터는, 예를 들어, 상기 버퍼층(153) 상에, 소정 영역에 형성된 섬상의 액티브층(154a)과, 상기 액티브층(154a) 상부에 위치하는 게이트 전극(151a)과, 상기 액티브층(154a)의 양단에 접속된 소오스 전극(152a) 및 드레인 전극(152b)을 포함한다.

상기 액티브층(154a)은 비정질 실리콘층, 결정질 실리콘층 및 산화물 반도체층 중 어느 하나일 수 있다. 그리고, 소오스 전극(152a) 및 드레인 전극(152b)과 접속되기 위해 상기 액티브층(154a)의 양단은 불순물이 도핑될 수 있다.

그리고, 상기 액티브층(154a), 게이트 전극(151a), 소오스/드레인 전극(152a, 152b)은 필요에 따라 서로 층상의 위치를 바꿀 수도 있다. 한편, 상기 게이트 전극(151a)은 게이트 라인(151)과 일체형이거나 접속 관계를 갖고, 상기 소오스 전극(152a)은 상기 데이터 라인(152)과 접속되거나 일체형인 경우, 화소 내에 화소 박막 트랜지스터로 기능한다. 그러나, 화소 내에 구비되는 박막 트랜지스터는 화소 박막 트랜지스터 외에도 디스플레이의 방식에 따라 복수개 구비될 수 있다. 박막 트랜지스터가 복수개 구비되는 경우, 각 박막 트랜지스터의 게이트 전극 및 소오스 전극과 구비된 라인(게이트 라인 또는 데이터 라인)의 접속 관계는 도시된 바와 달리할 수 있다.

한편, 상기 액티브층(154a)과 상기 게이트 전극(151a) 사이의 층간에는 게이트 절연막(155)이 개재되고, 상기 게이트 전극(151a)과 상기 소오스/드레인 전극(152a, 152b)의 층간에는 층간 절연막(156)이 개재되고, 상기 층간 절연막(156) 상부에는 보호막(157)이 형성된다.

도시된 예에서는 백플레인 기판(1000)의 최상부에 상기 보호막(157)을 덮으며 봉지층(250)이 형성된 예를 나타낸 것이다. 이러한 예는 예를 들어, 상기 백플레인 기판(1000)의 액티브 영역의 각 소자에 유기 발광 소자를 더 구비한 경우에 대한 것으로, 봉지층(250)은 생략될 수도 있다. 그리고, 상기 봉지층(250)은 유기막과 무기막을 한 쌍으로 할 때 n 쌍 또는, n.5 쌍(n은 자연수) 구비된 형태이다. 즉, 봉지층(250) 내에 유기막과 무기막은 서로 교번된 형태로 적층 배치된다. 이 때, 상기 봉지층(250)은 상기 플렉서블 기재(150) 상의 복수개의 게이트 라인(151) 및 데이터 라인(152)을 포함한 액티브 영역(AA)과, 상기 게이트 드라이버(310a, 310b, 320a, 320b) 및 링크 배선(340b)을 덮게 된다. 즉, 패널 내장형으로 게이트 드라이버(310a, 310b, 320a, 320b) 및 링크 배선(340b)이 형성되어, 이들은 액티브 영역에 유기 발광 어레이를 포함하는 구조일 때, 유기 발광 어레이의 봉지 기능을 갖는 봉지층(250)에 의해 함께 가려지게 된다. 이 때, 도 4와 같이, 상기 봉지층(250)에서 노출된 비표시 영역의 일변에 드라이버 IC(170)가 위치한다.

한편, 상기 화소 박막 트랜지스터와 동일 또는 유사 형상으로, 상기 게이트 드라이버측의 각 게이트 회로 블록(3300)에, 복수개의 박막 트랜지스터가 구비된다. 즉, 쉬프트 레지스터, 레벨 쉬프터 및 버퍼의 기능을 복수개의 박막 트랜지스터의 배치로 대체 가능하다.

이 때, 도 7 및 도 8에 도시된 바에 따르면, 상기 링크 배선(331a)들이 데이터 라인(152)에 동일층인 점을 나타내었으나, 이에 한하지 않고, 링크 배선(331a)들은 게이트 라인(151)과 동일층일 수도 있다. 어느 경우이던, 상기 링크 배선(331a)과 게이트 라인(151)은 전기적으로 접속되며, 상기 게이트 회로 블록(3300)으로부터 게이트 전압 신호를 인가받는다. 또한, 상기 복수개의 클럭 신호 라인 및 전압 신호 라인들(340b)은 도시된 바에 따르면 데이터 라인(152)과 동일층으로 도시되었으며, 이에 한하지 않고, 게이트 라인(151)과 동일층일 수도 있고, 이들은 서로 나뉘어진 게이트 드라이버(310a, 310b 또는 320a, 320b)를 연결하게 된다.

도 7 및 도 8을 통해 주목할 것은, 도 7의 폴딩 라인에 비중첩한 영역과 도 8의 폴딩 라인에 상당한 영역에서 게이트 드라이버의 유무이다.

즉, 도 8과 같이, 게이트 드라이버가 없는 영역에는 폴딩 라인을 경계로 위치한 게이트 드라이버에 클럭 신호 및 전압 신호를 인가하기 위한 클럭 라인 및 전압 신호 라인에 배치되고, 이들은 금속이 소정 폭으로 패터닝된 형상으로 폴딩 스트레스가 가해지는 영역에 위치하여도 폴딩 축에 대해 각 클럭 신호 라인 또는 전압 신호 라인들이 폴딩에 의한 외력을 분산하여 받고 있어, 특정 영역에 힘이 집중되지 않아 폴딩으로 발생할 수 있는 크랙(crack)이 발생하지 않는다. 또한, 게이트 드라이버를 폴딩 라인과 비중첩하게 배치시켜 폴딩 라인에 박막 트랜지스터를 배치시키지 않아, 도 3에서 설명한 박막 트랜지스터의 열화로 나타나는 문제점을 방지하게 된다.

도 9는 본 발명의 다른 실시예에 따른 평면도이다.

한편, 도 9와 같이, 본 발명의 백플레인 기판에 있어서, 링크 배선(431a)은 적어도 하나의 굴곡부를 갖는 형상을 가질 수 있다. 도시된 예는, 각 링크 배선(431a)이 유사하게 지그재그 형상을 갖는 예를 나타내었으나, 굴곡부는 일부 영역에만 줄 수도 있고, 혹은 규칙적으로 가질 수도 있다. 여기서, 링크 배선(431a)이 굴곡부를 갖는 이유는 일 방향으로 길게 라인이 형성되었을 때, 라인의 일부에 스트레스가 가해져도 라인을 타고 스트레스가 전달될 수 있기 때문에, 이러한 스트레스 전달을 분산시키기 위함이다.

도시된 바와 같이, 링크 배선(431a) 외에 클럭 신호 라인(4210)과 전압 신호 라인도 굴곡부를 같은 이유로 가질 수 있다.

한편, 상기 링크 배선(431a) 및 클럭 신호 라인(440) 및 전압 신호 라인이 굴곡부를 가질 때, 이로 인해 라인이 길어짐에 따라 저항이 증가되는 점을 고려하여, 상기 링크 배선(431a) 및 클럭 신호 라인(440) 및 전압 신호 라인은 저저항 배선을 사용하여 형성할 수 있다. 저저항 배선은 도전율이 좋은 단일의 배선을 사용할 수도 있고, 혹은 복수개의 금속을 적층한 예로도 적용할 수 있다. 예를 들어, Ti/Al/Ti의 금속 적층을 이용할 수도 있다. 그러나, 이는 예이나, 저저항 특성을 갖는 금속이라면 대체될 수 있다.

또한, 상기 굴곡부는 링크 배선에만 적용할 수도 있고, 혹은 게이트 드라이버 사이를 연결하는 클럭 신호 라인 및 전압 신호 라인에만 적용할 수도 있고, 혹은 도시된 바와 같이, 함께 적용할 수도 있다. 각 라인들이 인접함에 따라 늘어날 수 있는 저항을 고려하여 굴곡의 정도는 조절할 수 있다.

도 10은 도 9의 변형예에 따른 평면도이며, 도 11은 도 10의 클럭 배선을 따른 단면도이다.

도 10 및 도 11은 상기 링크 배선 또는 클럭 신호 라인 및 전압 신호 라인들의 상부 혹은 하부에 위치하는 무기막들, 예를 들어, 보호막(157), 층간 절연막(156) 및 게이트 절연막(155)들에 슬릿(slit)(157a)을 갖는 예를 나타낸 것이다. 도 11에 도시된 예는 상기 보호막(157)에만 슬릿(157a)이 구비된 예를 나타내었으나, 링크 배선 또는 클럭 신호 라인 및 전압 신호 라인들의 하부에 위치한 무기막들(156, 155)에도 슬릿은 구비될 수 있다.

상기 슬릿은 상기 링크 배선 또는 클럭 신호 라인 및 전압 신호 라인들을 가로지르는 형상이며, 이는 폴딩 스트레스를 분산시키고자 함이다. 여기서, 슬릿의 방향은 폴딩 축의 방향과 같을 수 있다. 상술한 예에서, 폴딩 축은 X축 방향을 갖기 때문에, 슬릿을 X축으로 배치될 수 있다. 한편, 액티브 영역(AA)에서도, 상기 제 1 플렉서블 기재(150)과 상기 게이트 라인(151)의 층간 또는 상기 게이트 라인(151)과 데이터 라인 (152) 사이의 층간 또는 상기 데이터 라인(152) 상부에, 상기 폴딩 라인과 동일 축의 슬릿을 갖도록 무기막을 패터닝할 수 있다. 여기서, 무기막은 게이트 절연막(155), 층간 절연막(156) 및 보호막(157)일 수 있다.

이하, 상술한 백플레인 기판을 플렉서블 디스플레이에 적용하는 예에 대해 설명한다.

플렉서블 디스플레이에는 상하로 플렉서블 기재가 적용되기 때문에, 편의상 상술한 백플레인 기판의 기재에 대해서는 제 1 플렉서블 기재라 하고, 상부 측의 기재에 대해서는 제 2 플렉서블 기재라 한다. 또한, 제 1, 제 2 플렉서블 기재는 앞서 설명한 플라스틱 기판의 재료에서 선택한다. 상기 제 1, 제 2 플렉서블 기재의 재료는 동일할 수도 있고, 필요에 따라 다르게 할 수도 있다.

한편, 플렉서블 디스플레이는 표시 방식에 따라 나뉠 수 있지만, 주로 고려하는 대상 중 액정 디스플레이와 유기 발광 디스플레이가 있다.

도 12a 및 도 12b는 본 발명의 플렉서블 디스플레이의 각 픽셀에 구비되는 회로 구성의 예로, 도 12a는 유기 발광 디스플레이의 화소의 회로를 도 12b는 액정 디스플레이의 화소의 회로를 나타낸 것이다. 도시된 회로 구성은 가장 기본적인 것으로, 이에 한하지 않고, 구비되는 박막 트랜지스터와 캐패시터의 수는 더해질 수 있다.

도 12a는 유기 발광 디스플레이의 화소의 회로도로, 액티브 영역(AA)의 각 서브픽셀에는 적어도 하나 이상의 박막 트랜지스터(S-Tr, D-Tr)와, 스토리지 캐패시터(Cst) 및 상기 스토리지 캐패시터(Cst)와 박막 트랜지스터(D-Tr)에 연결된 유기 발광 다이오드(OLED)를 포함한 회로부를 구비한다. 도 12a에는 2개의 박막 트랜지스터로 선택 박막 트랜지스터(S-Tr)와 구동 박막 트랜지스터(D-Tr)를 구비한 예를 나타낸 것으로, 필요에 따라 박막 트랜지스터는 더 부가될 수 있다. 이 중 구동 박막 트랜지스터(D-Tr)가 유기 발광 다이오드(OLED)의 제 1 전극과 전기적으로 접속되며, 상기 스토리지 캐패시터(Cst)는 상기 구동 박막 트랜지스터(D-Tr)의 게이트 전극과, 구동 박막 트랜지스터(D-Tr)이 유기 발광 다이오드(OLED)의 제 1 전극과 접속되는 접속단 사이에 접속된다. 상기 접속단은 구동 박막 트랜지스터(D-Tr)의 소오스 전극 또는 드레인 전극일 수 있으며, 만일 드레인 전극이 접속단일 때, 소오스 전극은 구동 전류 라인(VDL)과 연결되어, 구동 전압을 공급받는다. 소오스 전극이 접속단일 경우는, 드레인 전극이 구동 전류 라인(VDL)과 연결된다.

또한, 상기 회로부는 서브 픽셀의 경계부에 위치하는 서로 교차하는 게이트 라인(GL)과 데이터 라인(DL) 사이에 구비된다. 상기 구동 전류 라인(VDL)은 데이터 라인(DL)과 평행하여, 인접 서브 픽셀의 데이터 라인(DL)과 이격되어 배치된다. 선택 박막 트랜지스터(S-Tr)는 게이트 라인(GL)과 데이터 라인(DL)과 사이에 있으며, 상기 스토리지 캐패시터와 접속하는 구동 박막 트랜지스터(D-Tr)의 게이트 전극과 접속되어, 소정 서브 픽셀은 상기 선택 박막 트랜지스터(S-Tr)의 선택 구동에 따라, 구동 박막 트랜지스터(D-Tr)를 통해 유기 발광다이오드에 전류를 전달하여, 구비된 유기 발광 다이오드의 온/오프를 조절한다.

그리고, 이들 선택 박막 트랜지스터 또는 구동 박막 트랜지스터와 동일 또는 유사한 형상으로 게이트 회로 블록의 박막 트랜지스터가 형성된다. 여기서, 상기 선택 박막 트랜지스터가 앞서 설명한 화소 박막 트랜지스터의 구성에 대응된다.

또한, 도 12b는 액정 디스플레이의 기본적인 회로도로, 복수의 게이트 라인(GL)과 복수의 데이터 라인들(DL)에 의해 정의되는 각 서브 픽셀에는 박막 트랜지스터(TFT; Thin Film Transistor) 및 상기 박막트랜지스터와 접속된 액정 캐패시터(Clc)를 구비한다. 액정 캐패시터(Clc)는 상기 박막트랜지스터와 접속된 화소전극, 화소전극과 액정을 사이에 두고 배치된 공통전극으로 구성된다. 상기 박막트랜지스터는 각각의 게이트 라인(GL)으로부터의 스캔 펄스에 응답하여 각각의 데이터 라인(DL)으로부터의 영상신호를 화소 전극에 공급한다.

상기 액정 캐패시터(Clc)는 화소 전극에 공급된 영상신호와 공통전극에 인가되는 공통전압(SVcom)과의 차 전압을 충전하고, 그 차 전압에 따라 액정 분자들의 배열을 가변시켜 광 투과율을 조절함으로써 계조를 구현한다. 이 때, 스토리지 캐패시터(Cst)는 화소전극에 충전되는 전압을 유지시키는 기능을 하며, 화소 전극과 스토리지 라인 사이에 절연막을 두어 중첩되어 형성될 수 있다.

도 13은 본 발명의 플렉서블 디스플레이의 평면도이며, 도 14는 도 13의 Ⅲ~Ⅲ' 선상의 단면도이다.

본 발명의 플렉서블 디스플레이는 액티브 영역의 각 화소에 도 12a 또는 도 12b와 같은 회로 구성을 포함하며, 도 13 및 도 14와 같이, 제 1 플렉서블 기재(150)의 비표시 영역에 폴딩 라인을 경계로 나뉜 게이트 드라이버(310a, 310b, 320a, 320b)와, 상기 게이트 드라이버(310a, 310b, 320a, 320b)와 게이트 라인의 일단을 연결하는 링크 배선(331a, 331b, 332a, 332b) 및 드라이버 IC(170)를 포함하여 배치된다.

앞서 설명한 백플레인 기판과 상이한 점은, 상기 드라이버 IC(170)를 노출시키는 제 2 플렉서블 기재(410)와 상기 제 2 플렉서블 기재(410)의 내면에 구비된 터치 전극 어레이(420)를 갖는 터치부(350)와, 상기 터치부(350)와 백플레인 기판(1000) 사이에 접착층(450)을 더 구비한 것이다.

도 14는 플렉서블 디스플레이의 층상 구조를 대략적으로 나타낸 것으로, 백플레인 기판(1000)은 제 1 플렉서블 기재(150) 상에 액티브 영역(AA)에 TFT 어레이와, 그 상측의 유기 발광 어레이(160)를 가지며, 비표시 영역에는 TFT 어레이와 동일 평면에 상술한 링크부 및 게이트 드라이버가 배치된다.

그리고, 외부로부터의 습기 또는 외기로부터 보호하기 위해 상기 유기 발광 어레이(160)를 상부 및 측부를 덮는 형상으로, 유기막 및 무기막의 교번 구성의 배리어 적층체(250)로 봉지된다.

한편, 상기 터치 전극 어레이(420)는 상기 액티브 영역에 대응되는 것으로, 비표시 영역에는 터치 전극 어레이(420)와 동일 평면에 라우팅 배선(425)을 더 포함할 수 있다.

도 15는 도 14의 본 발명의 플렉서블 디스플레이에 베젤 적용시를 나타낸 단면도이다.

도 15와 같이, 본 발명의 플렉서블 디스플레이는, 핸드폰, TV, 모니터 등의 여러 어플레이션으로 이용될 수 있으며, 외부의 충격에 대해 보호하는 목적과 외관상의 미감을 위해 비표시 영역을 베젤(500)에 의해 가릴 수 있다.

도시된 예는 일예에 한한 것이고, 상기 베젤(500)은 여러 형상으로 변경될 수 있으며, 대개 비표시 영역을 가리는 형상으로 이루어지며, 일정 이상의 강성을 갖는 플라스틱 또는 금속 재질로 이루어질 수 있다. 또한, 상기 베젤(500)에 있어서, 폴딩 라인에 대응되는 부위는 두께나 이음매를 조절하여 휨성이 가능하도록 설정한다.

이상과 같이, 본 발명에서는 베젤 부위에 게이트 드라이버를 내장하는 디스플레이 구조에서, 폴딩 동작시 폴딩 영역의 소자 열화나 크랙이 발생하는 문제를 해결하기 위해, 폴딩 라인과 비중첩하도록 게이트 드라이버를 배치하고, 위치가 조정된 게이트 드라이버와 게이트 라인간의 대응을 위해, 링크 배선을 사이에 형성하여 게이트 드라이버와 액티브 영역의 화소를 연결하여 줌으로써, 효과적으로 폴딩 영역의 불량을 감소하여, 플렉서블 디스플레이의 신뢰성을 향상시킨 것이다.

상술한 예에서는, X축 방향으로 폴딩 라인을 정의한 예에 대해서 설명하였지만, 이에 한하지 않고, 폴딩 라인을 X축 방향이 아닌 다른 방향으로 정의할 수 있다. 폴딩 라인이 X축 방향이 아닌 경우에도, 폴딩 라인과 게이트 드라이버와의 비중첩 관계를 유지하여 배치하여, 폴딩 영역에서 발생하는 소자 열화 문제나 크랙 현상을 방지할 수 있는 것이다. 즉, 이러한 폴딩 영역과 비중첩하는 배치는 비단 게이트 드라이버에 한정되지 않고, 백플레인 기판에 내장하는 형태의 패널 인 드라이버(panel in driver)에는 모두 적용할 수 있을 것이다. 또한, 방식적으로 폴더블 디스플레이(foldable display) 외에도 벤딩을 적용하는 벤더블 디스플레이(bendable display)에도 확대 적용할 수 있다.

한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

150: (제 1) 플렉서블 기재 151: 게이트 라인
152: 데이터 라인 153: 버퍼층
154: 액티브층 155: 게이트 절연막
156: 층간 절연막 157: 보호막
160: 유기 발광 어레이 170: 드라이버 IC
250: 봉지층
310a, 310b, 320a, 320b: 게이트 드라이버
331a, 331b, 332a, 332b, 431a: 링크 배선
340a: 게이트 드라이버 입력 신호 라인
340b, 440: 클럭 신호 라인 또는 전압 신호 라인