【発明の詳細な説明】

【０００１】

【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段（図１及び図２） 作用（図１及び図２） 実施例 （１）実施例のデイジタル信号再生回路の構成（図１） （２）実施例のデイジタル信号再生回路の各機能（図１
〜図８、図３４〜図３６） （３）デイジタル信号再生回路の自動調整の原理と調整方法 （３−１）再生レベルの自動調整（図１及び図２、図９
及び図１０） （３−２）波形等化用イコライザ係数の自動調整（図１
及び図２、図３７及び図３８） （３−３）エラーレート自動測定（図１及び図２、図７） （３−４）ＰＷＭ記録／バイアス記録自動判定（図１及び図２、図１１〜図１３） （３−５）記録電流自動調整（図１及び図２、図１４〜
図２４） （３−６）ヘツドアジマス測定（図１及び図２、図２５
〜図２９） （３−７）ヘツド間隔測定（図１及び図２、図３０〜図３３） （４）実施例の効果（図１及び図２） 発明の効果

【０００２】

【産業上の利用分野】本発明はデイジタル信号再生回路に関し、例えばデイジタルオーデイオテープレコーダに搭載されているものに適用し得る。

【０００３】

【従来の技術】従来、ＤＡＳＨフオーマツトのデイジタルオーデイオテープレコーダに搭載されているデイジタル信号再生回路は、再生ヘツドから得られるアナログ信号でなる再生信号について波形等化すると共に、ＤＣ再生するようになされている。 これらの回路は処理速度を考慮して、すべてアナログ回路で構成されている。

【０００４】

【発明が解決しようとする課題】ところでデイジタル信号再生回路を調整する場合、大がかりかつ種々の測定器と作業者の熟練が必要とされており、このような調整が自動的に実行できれば、製造工程や調整工程を格段的に簡略化し得ると考えられる。

【０００５】ところがかかる構成のデイジタル信号再生回路は、上述したようにアナログ回路で構成されているため、この回路をベースにした自動調整化は、回路構成や使用部品及び調整項目や基板コストの点から考えて、
実現が極めて困難だつた。

【０００６】本発明は以上の点を考慮してなされたもので、簡易な操作で種々の調整作業及び測定作業の自動化を実現し得るデイジタル信号再生回路を提案しようとするものである。

【０００７】

【課題を解決するための手段】かかる課題を解決するため第１の発明においては、磁気テープ上のデイジタル信号を再生して得られる再生アナログ信号ＡＤ１より再生デイジタル信号ＡＤＡＴＡを得るデイジタル信号再生回路１において、再生アナログ信号ＡＤ１について所定のアナログ信号処理を施した後、デイジタル変換してデイジタルフイルタ１４で波形等化すると共に波形サンプリングし、デイジタル信号ＡＤＡＴＡ及び抜き取りクロツクＣＬＫを送出する波形等化手段４と、波形等化手段４
の動作クロツクとして種々のサンプリング周波数のクロツク信号を発生するクロツク発生手段６と、磁気テープ上のデイジタル信号に対して、余分に付加された外部波形等化手段７と、必要に応じて外部波形等化手段７から得られるデイジタル信号についてエラー検出処理を行うエラー検出手段８と、波形等化手段の波形サンプリング結果を用いて、デイジタル信号のエツジを検出するエツジ検出手段９と、波形等化手段の波形等化結果に基づいてＤＣ成分を除去して再度波形等化手段に入力するＤＣ
追従手段５とを設けるようにした。

【０００８】また第２の発明においては、波形等化手段４における波形サンプリング結果に基づいて、最適な再生レベルを検出し、波形等化手段４のアナログ信号処理１１の利得を制御して、再生レベルを自動調整するようにした。

【０００９】さらに第３の発明においは、波形等化手段４のデイジタルフイルタに所定のイコライザ係数Ｃ１、
Ｃ３を設定して、エラー検出手段８から得られるエラー検出処理結果を測定し、その測定結果が最小となるようにイコライザ係数を自動調整するようにした。

【００１０】また第４の発明においては、エラー検出手段８によつて波形等化手段４のデイジタル信号についてエラー検出し、そのエラー検出結果によつてエラーレートを自動測定するようにした。

【００１１】さらに第５の発明においては、波形等化手段４における波形サンプリング結果の、ゼロクロス点の多少に基づいて、磁気テープ上の記録がパルス幅変調記録方式かバイアス記録方式かを自動的に判定するようにした。

【００１２】また第６の発明においては、記録電流として種々の電流値を設定し、波形等化手段４における波形サンプリング結果によつて再生信号レベルを測定し、最適な記録電流の電流値を最適に調整するようにした。

【００１３】さらに第７の発明においては、磁気テープ上に両端部に所定の繰り返し信号を記録し、磁気テープを再生して得られる波形等化手段４の波形サンプリング結果に基づいて、磁気ヘツドの傾きを測定するようにした。

【００１４】さらにまた第８の発明においては、磁気テープ上に所定の繰り返し信号を記録し、磁気テープを先行ヘツド及び後行ヘツドを切り換えて順次再生して得られる波形等化手段４の波形サンプリング結果に基づいて、先行ヘツド及び後行ヘツドの間隔を測定するようにした。

【００１５】

【作用】再生アナログ信号ＡＤ１について所定のアナログ信号処理を施した後、デイジタル変換してデイジタルフイルタ１４で波形等化すると共に波形サンプリングし、デイジタル信号ＡＤＡＴＡ及び抜き取りクロツクＣ
ＬＫを送出する波形等化手段４に加えて、種々のサンプリング周波数のクロツク信号を発生するクロツク発生手段６と、外部波形等化手段７と、エラー検出手段８と、
エツジ検出手段９と、ＤＣ追従手段５を設けたことにより、再生レベルを自動調整、イコライザ係数を自動調整、エラーレートの自動測定、磁気テープ上の記録がパルス幅変調記録方式かバイアス記録方式かの自動判定、
記録電流の電流値を自動調整、磁気ヘツドの傾きの自動測定及びヘツドの間隔の測定を実行し得る。

【００１６】

【実施例】以下図面について、本発明の一実施例を詳述する。

【００１７】 （１）実施例のデイジタル信号再生回路の構成 この発明は、種々の自動調整を実現可能としたデイジタル波形等化用ＬＳＩと、５つの周辺回路で構成される回路方式（ハードウエア）及び各々の調整方法（ソフトウエア）から成り立つている。 従つてまずハードウエア部分である自動調整機能をもつデイジタル信号再生回路について説明し、続いてソフトウエア部分である各種調整の原理とその具体的な方法について説明する。

【００１８】まず図１に示すように、この実施例の自動調整機能を持つデイジタル信号再生回路１の特徴を概略説明する。 すなわちこのデイジタル信号再生回路１では回路上に中央処理装置（ＣＰＵ（以下ＤＥＴ ＣＰＵ２
と呼ぶ）を搭載しており、回路全体をコントロールしている。 またこのＤＥＴ ＣＰＵ２は上位の中央処理装置（ＣＰＵ（以下ＭＣＰＵ１０と呼ぶ））によりコマンド方式でコントロールされ、シリアル通信を行うことにより情報交換を行うことができるようになされている。

【００１９】さらにこのデイジタル信号再生回路１には、デイジタル波形等化用ＬＳＩ４が搭載され、従来はアナログ回路で処理していた波形等化処理をすべてデイジタル回路で処理し得るようになされている。 このデイジタル波形等化用ＬＳＩ４はデイジタルオーデイオ信号のチヤンネル数より、１つ余分に設けられている（以下このデイジタル波形等化用ＬＳＩをＥＸ−ＤＥＴ７と呼ぶ）。

【００２０】またこのデイジタル波形等化用ＬＳＩ４の動作クロツクは、９通りの中から自由に選択できるようになされている（以下これをマルチＦｓ対応サンプリングクロツク発生器６と呼ぶ）。 さらにこのデイジタル信号再生回路１においては、再生信号に含まれるＤＣ成分を再現するデイジタルＤＣ追従回路５が付加機能を有して搭載されている。

【００２１】さらにまたデイジタル信号再生回路１により抽出されたデータ及び抜取りクロツクをもとに記録データのＳＹＮＣ検出、復調、ＣＲＣチエツク、ＴＢＣ処理を行うＬＳＩを調整用として回路上に搭載している（以下このＣＲＣチエツクブロツクをＥＸ−ＳＥＰ８と呼ぶ）。

【００２２】またこのデイジタル信号再生回路１においては再生信号の波形エツジを検出し、ＤＥＴ ＣＰＵ２
に割り込みをかけるエツジ検出回路９を回路を搭載している。 以上がこの実施例のデイジタル信号再生回路１の特徴であり、各ブロツクがどのように関係しあつているかが図１の回路全体のブロツク図で表されている。

【００２３】 （２）実施例のデイジタル信号再生回路の各機能 まずＤＥＴ ＣＰＵ２は制御用ＣＰＵを搭載し、回路全体の制御をすべて担当する。 その機能は再生系、記録系の両方に亘り、両者を連動させることにより、後述する記録電流自動調整を実現している。

【００２４】このＤＥＴ ＣＰＵ２の持つ主な機能としては、再生系としてＭＣＰＵ１０との通信、ＤＥＴ Ｌ
ＳＩ４及びＤＣ追従回路５のコントロール、前段に配されたＰＲＥ ＡＭＰ回路のコントロール、ヘツドの有／
無の検出、エツジ検出回路に対するエツジしきい値の設定、ＣＲＣエラーブロツクカウント数の測定、ＤＥＴＬ
ＳＩ４の動作クロツクの設定、デイジタルモニタチヤンネルの設定、ＰＷＭ／ＢＩＡＳ判定、再生系自己診断などが挙げられ、記録系として記録電流の設定などがあげられる。

【００２５】このＤＥＴ ＣＰＵ２は回路内の各設定値をソフトウエアによつて自由に変更できるため、特に調整関係の処理を行うときは特別なモードを設定するなど、回路規模に対して機能の充実度は高い。

【００２６】このデイジタル信号再生回路１が搭載されるデイジタルオーデイオテープレコーダ全体で見た場合、いたずらに機器各部にＣＰＵを搭載してしまうと、
各ＣＰＵ間のインタフエースが煩雑となり、また各処理の主体が複数存在してしまう。 そこでＤＥＴ ＣＰＵ２
では、どんな場合にも自分が処理主体にならず常にＭＣ
ＰＵ１０のスレーブデバイスとなる基本設計を行つ。

【００２７】すなわち処理の主体はすべてＭＣＰＵ１０
にあり、ＭＣＰＵ１０がシリアル通信バスを介して発行したコマンドに基づいて所定の処理を行い、その処理結果を返送する方式が採用されている。

【００２８】このデイジタル信号再生回路１はデイジタル波形等化用ＬＳＩ４を搭載しており、図２に示すように、アツテネータ及びクランプ回路でなるアナログ信号処理回路１１、アナログデイジタルコンバータ１３、３
タツプデイジタルトランスバーサルイコライザ１４、デイジタルＰＬＬ１５、デイジタル波形サンプラ１６、シリアル通信インタフエース１２、デイジタル波形モニタ回路１７、１８から構成されている。

【００２９】このうちまずアナログ信号処理回路１１のアツテネータは、入力されたアナログ信号のレベル調整を行う。 この機能により再生レベル調整用半固定抵抗が不要となつた。 またゲインをＤＥＴ ＣＰＵ２により可変できるため、再生レベルの自動調整が可能となつた。
なおＤＥＴ ＣＰＵにより設定できるゲインは、図３４
の表中に示す８通りである。 このレベル設定はＤＥＴ
ＬＳＩ４の内蔵ポートをＤＥＴ ＣＰＵ２が書き換えることにより変更される。

【００３０】またアナログ信号処理回路１１のクランプ回路は、アナログ入力波形の波形クランプを行う。 クランプ方式としては、ＤＣクランプ、Ｗクランプ、ビデオクランプ、ＯＦＦの中から必要なものを選ぶことができる。 この選択もＤＥＴ ＬＳＩ４の内蔵ポートをＤＥＴ
ＣＰＵ２が書き換えることにより実行される。

【００３１】アナログデイジタルコンバータ１３に、高速かつ低消費電力を実現したＣＭＯＳ７ビツトでアナログデイジタルコンバータでＨＡＬＦ ＦＬＡＳＨ型１５
ＭＳ／ＳＥＣ ６０ｍＷのものを用い、ここでゲイン調整されたアナログ入力波形をデイジタル化する。 出力形式は７ビツトの２の補数形式である。

【００３２】３タツプデイジタルトランスバーサルイコライザ１４は、転置ＦＩＲ型のデイジタルフイルタでなり、７ビツトの２の補数形式で入力されるデータについて、所定の等化処理を行い８ビツトの２の補数形式のデータとして出力される。

【００３３】この等化処理の演算は、７ビツトのデータに５ビツトの等化係数を乗算する。 各タツプの係数Ｃ
１、Ｃ２、Ｃ３のうち、Ｃ２＝−１（固定）であり、Ｃ
１とＣ３は、０〜１の範囲で３２ステツプ可変でき、実際上減衰率は図３５及び図３６の表中に示すようになる。 またこのイコライザ係数Ｃ１、Ｃ３はＤＥＴ ＬＳ
Ｉ４の内蔵ポートをＤＥＴ ＣＰＵ２が書き換えることにより変更される。

【００３４】デイジタルＰＬＬ１５は、ビツトクロツクに相当する動作クロツクで動作するデイジタルフエーズロツクドループで構成され、ＤＥＴ ＬＳＩ４の内蔵ポートを書き換えることにより、フリーラン偏差量、ループゲイン、クロツク出力モード等の項目が制御可能である。

【００３５】デイジタル波形サンプラ１６は、イコライザ１４の出力波形から、連続した３２バイトのデイジタル波形データをサンプリングする。 サンプリングの開始終了及びサンプリングデータの読出しはＤＥＴ ＬＳＩ
４の内蔵ポートを読み書きすることにより実行される。

【００３６】ＤＥＴ ＬＳＩ４内の各ブロツクの動作は各ブロツクの制御レジスタによつてコントロールされている。 この制御レジスタを外部からコントロールするための通信回路が、このシリアル通信インタフエース１２
である。

【００３７】デイジタル波形モニタ回路１７、１８はＤ
ＥＴ ＬＳＩ４の各部のデイジタル波形データをリアルタイムで８ビツト（４ビツト×２の時分割）で、モニタ入力しモニタ出力できる。 モニタ可能な部分はモニタ入力として、ＡＤコンバータ１３の出力すなわちイコライザ１４の入力と、イコライザ１４の出力すなわちデイジタルＰＬＬ１５の入力である。 またモニタ出力として、
ＡＤコンバータ１３の出力、イコライザ１４の出力、デイジタルＰＬＬ１５のＶＣＯ出力、位相検出出力、２番目のループ出力及び位相比較出力である。

【００３８】ここでＤＥＴ ＬＳＩ２の本来の機能は入力されたアナログ波形を波形等化し、記録されたデータを再現することである。 そのためには記録された変調方式及び記録レートに対応したデータ抽出クロツクをＬＳ
Ｉの動作クロツクとして入力する必要がある。

【００３９】しかし後述する記録電流調整などでは、再生波形のレベルや再生信号の位相差を測定できれば良く、ＬＳＩの動作クロツクに対する制約はない。 そこでこのデイジタル信号再生回路１では、図３に示すように構成されたマルチＦｓ対応サンプリングクロツク発生器６をによつて、ＬＳＩ動作クロツクを本来のデータ抽出クロツク以外に、８通りのクロツクからを選択できるようにすることにより、本来のデータ抽出クロツクに対して、約４倍のオーバーサンプリングから約１／３２の低レートのサンプリングを可能としている。

【００４０】実際上本来のデータ抽出クロツクの周波数２．３０４〔ＭHz〕（図４（Ａ））に対して、テストクロツクとして８〔ＭHz〕（図４（Ｂ））、４〔ＭHz〕
（図４（Ｃ））、２〔ＭHz〕（図４（Ｄ））、１〔ＭH
z〕（図４（Ｅ））、 500〔ＫHz〕（図４（Ｆ））、 25
0〔ＫHz〕（図４（Ｇ））、 125〔ＫHz〕（図４
（Ｈ））、62.5〔ＫHz〕（図４（Ｉ））の９通りのクロツクの中から、必要なクロツクをＣＰＵコントロールで自由に選択できるようになされている。

【００４１】ここでＤＡＳＨフオーマツトに採用されているＨＤＭ−１変調方式は、ＤＣフリーではない。 このＤＥＴ ＬＳＩ４に内蔵されたクランプ回路では、このＨＤＭ−１変調により発生した低周波成分を再生することができない。 エラーレート特性評価の結果、この低周波成分が原因でＤＥＴ ＬＳＩ４単体では十分な特性を確保できないことがわかつた。

【００４２】そこで実施例のデイジタル信号再生回路１
では、従来のアナログＤＣ追従回路に相当するデイジタルＤＣ追従回路５が搭載されている。 このデイジタルＤ
Ｃ追従回路５は、図５に示すように構成され、従来のアナログＤＣ追従回路に搭載されていた処理を、すべてデイジタル化しＬＳＩ化したものである。

【００４３】さらにデイジタルＤＣ追従回路５ではＬＳ
Ｉ化するにあたつて、再生系の自動調整化を実現するために不可欠な機能として、デイジタル波形モニタ機能及びＤＥＴ ＬＳＩ４のデイジタルＰＬＬ１５の特性改善を実現する簡易ＡＧＣ（以下、ＰＬＬ用簡易ＡＧＣと呼ぶ）が追加されている。

【００４４】通常の使用状態（ノーマルモード）において、自己診断、自動調整を行いたい場合、アナログ信号の切り替え、イコライザ係数の変更、ＰＬＬ用簡易ＡＧ
ＣのＯＮ／ＯＦＦなどを行う必要がある。 しかしこれがエラーレイト特性を左右してしまう。 このデイジタル信号再生回路１はこの問題を解決するため、本体機能に必要な２４チヤンネル分のＤＥＴ ＬＳＩ４以外に調整専用のＤＥＴ ＬＳＩを１個追加し、これをＥＸ−ＤＥＴ
７と呼んでいる。

【００４５】このＥＸ−ＤＥＴ７は、図６に示すように構成されており、デイジタルＤＣ追従回路ＬＳＩに内蔵したデイジタル波形モニタ機能と組み合わせることにより、たとえデータの再生状態であつても特性に影響を与えずに、再生信号のＡＧＣやＰＷＭ／ＢＩＡＳ自動判定の機能を実現する。

【００４６】さらにこのＥＸ−ＤＥＴ７は、後述するＥ
Ｘ−ＳＥＰ８との組合せにより、エラーレイトの自動測定を実現している。 また特殊な使用状態（テストモード）のとき、ＤＥＴ ＬＳＩ４による波形等化を行つていないトラツク、すなわちＡＵＸトラツク（Ａ１、Ａ
２、ＴＣ、ＣＴＬ）の記録電流自動調整を、このＥＸ−
ＤＥＴのアナログ入力を用いて行えるような回路構成となされている。

【００４７】再生系の自動調整を行う場合、その評価値が必要である。 従来の再生系の調整は、再生信号をオシロスコープで観測し、そのアイパターンの良否をもとに再生レベルとイコライザ係数を調整し、最後にそのエラーレイト特性を確認していた。 このデイジタル信号再生回路１の調整に従来のアイパターン観測による方法を採用した場合、その自動化を実現するのはかなり難しい。
そこでイコライザ係数を動かしながら直接エラーレイトを測定し、それをもとにイコライザ係数を決定するようになされている。

【００４８】この場合、イコライザ係数の設定とエラーレイトの測定をどこかで行う必要がある。 イコライザ係数の設定は、ＤＥＴ ＣＰＵ２で自由に行えるので、エラーレイトの測定さえ回路内で実現できれば、再生系の調整は完全に自動化できる。

【００４９】そこでこのエラーレイトの測定を回路内で実現するため、この実施例では図７に示すように、各チヤンネルのＤＥＴ ＬＳＩ４により抽出されたデータＡ
ＤＡＴＡ及び抜取りクロツクＣＬＫをもとに、記録データの復調ＣＲＣチエツク、ＴＢＣ処理を行うＬＳＩを調整用として回路上に搭載した。 またさらにエラーカウンタ、ブロツクカウンタを搭載することにより、従来は専用チエツカーが必要だつたエラーレイト測定が回路単体で実現できるようになつた（以下このＣＲＣチエツクブロツクをＥＸ−ＳＥＰ８と呼ぶ）。

【００５０】デイジタルオーデイオテープレコーダの機構調整のなかで、再生信号を直接観測しながら調整作業を行うものとして、ヘツドの高さ調整、ヘツドのアジマス調整及びヘツドの間隔調整の３項目がある。 このうちヘツド高さ調整、ヘツドアジマス調整の２項目は、ＤＥ
Ｔ ＬＳＩ４に内蔵のデイジタル波形サンプラ１６を利用することによつて実現することができる。

【００５１】ところがヘツド間隔調整については、評価及び検討の結果、デイジタル波形サンプラ１６では十分な精度が取れないことが判明した。 しかしなんらかの方法でこのヘツド間隔の測定を行わなければならず、そこでこのデイジタル信号再生回路１では、図８に示すように、デイジタル波形モニタ出力にエツジ検出回路９を接続することにより、再生波形のエツジ検出を行い、そのエツジ検出信号で、ＤＥＴ ＣＰＵ２に割り込みをかけられるような回路構成とした。

【００５２】この回路は非常に小規模なハードウエアで構成されているが、全チヤンネルのエツジ検出が可能であり、さらに 500〔nsec〕の精度でエツジ間隔を測定できる。 これを発展させて、ヘツド間隔を回路単体で測定し得るようになされている。

【００５３】（３）デイジタル信号再生回路の自動調整の原理と調整方法 電気調整の完全自動化及び機構調整のサポートを実現するために本回路が行つている測定は、再生信号のレベル測定、再生信号間の位相差測定、再生信号のエツジ間隔測定及びエラーレイトの測定である。

【００５４】このうち再生信号のレベル測定は、ＤＥＴ
ＬＳＩ４に内蔵のデイジタル波形サンプラ１６を用いて行う。 この波形サンプラ１６は１回の起動により、32
バイト分の波形データをサンプリングすることができる。 この波形データの平均値を求めることにより、再生信号のレベル測定を行う。 しかしデータの精度が８ビツトであり、なおかつサンプリング数が32バイト分しかないため、その測定精度には限界がある。 そこでこの波形サンプラ１６を複数回起動することにより、実用上の測定精度を高めている。

【００５５】次に再生信号間の位相差測定とは、２つのチヤンネルの再生信号間にどのくらい位相差があるかを測定することである。 この測定もＤＥＴ ＬＳＩ４内蔵のデイジタル波形サンプラ１６を用いて行う。 ２つのチヤンネルの波形サンプラ１６を同時に起動し、サンプリングされたデータのゼロクロス点の差を測定する。

【００５６】さらに再生信号のエツジ間隔測定とは、再生信号のあるエツジから次のエツジまでの経過時間を測定することである。 この測定はエツジ検出回路９によつて検出されたエツジ発生時間を、ＤＥＴ ＣＰＵ２が測定することによつて行われる。 またエラーレートの測定は再生系の調整状態を評価するために行われるもので、
ＥＸ−ＤＥＴ７、ＥＸ−ＳＥＰ８で実行される。

【００５７】（３−１）再生レベルの自動調整 ＤＥＴ ＬＳＩ４に入力されるアナログ再生信号ＡＤ１
は、ヘツドの特性などによりその信号レベルがばらついている。 このレベルばらつきの補正を自動的に行うのが再生レベルの自動調整である。 ＡＤコンバータのビツト精度は限られているため、入力レンジは有限である。 図９（Ａ）に示すように入力レベルが低すぎると量子化誤差が無視できなくなり、図９（Ｂ）に示すように、入力レベルが高すぎると波形がクリツプしてしまう。

【００５８】実際上ＤＥＴ ＬＳＩ４内蔵のデイジタル波形サンプラ１６により、サンプリングした再生波形をもとに、ＤＥＴ ＣＰＵ２はＤＥＴ ＬＳＩ４のアツテネータゲインを調整する。 このとき調整の評価値は、次の２つを組み合わせることによつて行う。

【００５９】すなわち第１にサンプリングされた３２×
Ｎバイトのデータ中、信号レベルしきい値ＴＨL をオーバーするデータ数の割合でなる基準レベル確率（Ｄｏ）
を次式

【数１】

【数２】

【数３】

に決定する。

【００６０】実際上この処理は図１０に示すような再生レベルの自動調整処理手順ＳＰ０によつて実行される。
すなわちＤＥＴ ＣＰＵ２はステツプＳＰ１で AD GAIN
及びC1,C3 を設定し（AD GAIN ＝０〜７、C1＝C3＝
０）、ステツプＳＰ２〜ステツプＳＰ５でデイジタル波形サンプラ１６を起動し、再生波形を取り込む。 なおこの処理は精度を確保するためＮ回行う。

【００６１】続いてＤＥＴ ＣＰＵ２はステツプＳＰ６
で、サンプリングされたデイジタル再生波形をもとに基準レベル確率Ｄｏ及びフルスイング確率Ｄｆを求める。
以上の処理をAD GAIN ＝０〜７の全てに対して行い、算出されたそれぞれのAD GAINに対する８組の基準レベル確率Ｄｏ及びフルスイング確率Ｄｆに基づいて、最適AD
GAIN を選択し、次のステツプＳＰ１０でその自動調整処理手順ＳＰ０を終了する。

【００６２】 （３−２）波形等化用イコライザ係数の自動調整 デイジタル信号の記録再生を行つた場合、符号間干渉により再生信号のゼロクロスポイントがずれる。 このずれを補正し、記録時と同じゼロクロスポイントを再現する働きをするのが、波形等化用イコライザ（３タツプトランスバーサル型）である。 このイコライザ係数Ｃ１及びＣ３はアナログ信号の特性（再生ヘツドのＦ特、その他）にあわせて調整する必要がある。

【００６３】この調整を自動で行うのが、波形等化用イコライザ係数の自動調整である。 従来はアイパターンの観測によるイコライザ係数の調整を行つていたが、このデイジタル信号再生回路１では、再生系の最終的な評価対象であるエラーレイトの特性の自動測定が可能となつたため、このイコライザ係数の調整をエラーレイト特性が最適となるように調整する方法に変更した。

【００６４】ＤＥＴ ＬＳＩ４のイコライザ係数Ｃ１及びＣ３は、５ビツトの係数である。 このため、全（Ｃ
１、Ｃ３）の組合せは32×32＝1024通りも存在する。 またエラーレイト特性を正確に求めようとすると、その測定時間は、１組の係数組合せに対して 1000000ブロツク（ 250秒）もかかる。 これをまともに測定していくと 2
50×1024＝71時間もかかる。 これではいくら自動測定であつても、実用にはならない。

【００６５】しかし評価及び検討の結果、最適エラーレイト係数の存在範囲は、殆どばらつかないことがわかつた。 そこで調整を粗調整と本調整の２つのステツプに分け、エラーレイト測定範囲とエラーレイト測定時間の縮小を行つた。 すなわちまず祖調整としてエラーカウントブロツク数を1000ブロツク（ 2.5秒）に設定し、次式

【数４】

28通りのイコライザ係数組合せに対するエラーブロツクカウント数を求めることができる。

【００６６】次にエラーレート（ＥＲ）を次式

【数５】

３のエラーレートの格子を作る。 次に（３）式で表される16×８のエラーレートの格子のなかで、この３×３の格子内のエラーレートの合計が最小となる格子を、次式

【数６】

【００６７】次に本調整においては、エラーレートブロツク数を100000ブロツク（ 250秒）に設定し、粗調整で求めた３×３通りの係数組合せに対して、図３８の表のようにエラーブロツクカウント数を測定し、合計を次式

【数７】

１を最適イコライザ係数Ｃ１とし、最小のＹが得られる係数Ｃ３を最適イコライザ係数Ｃ３と決定する。

【００６８】（３−３）エラーレート自動測定 これまでエラーレートの測定は、機械の外部に専用エラーレートチエツカを接続して行つていた。 この実施例のデイジタル信号再生回路では、エラーレート測定を自動で行うため、図７に示すような構成を用いて、エラーレートチエツカ機能を内蔵している。

【００６９】実際上ＤＥＴ ＣＰＵ２はモニタするチヤンネルを選び、このモニタするチヤンネルのＤＥＴ Ｌ
ＳＩ４に係数を設定する。 次にＤＥＴ ＣＰＵ２はＥＸ
ーＤＥＴ７をエラーレートカウントモードに制御し、測定をスタートする。 ブロツクカウンタ８Ｄからの割込み入力により、エラーレートカウンタ出力を取り込む。

【００７０】 （３−４）ＰＷＭ記録／バイアス記録自動判定 ＤＡＳＨフオーマツトでは、通常のデイジタル記録を行うデイジタルトラツクとは別に、ＡＵＸトラツクの中にキユーイングのためのアナログ信号を記録するＡ１、Ａ
２トラツクがある。 このトラツクの記録方式として、純粋のアナログ記録であるバイアス記録とＰＷＭ記録の２
つがある。

【００７１】この２つの記録を識別するコード等を、フオーマツト上どこにも定義していないため、ＰＷＭ記録かバイアス記録かを自動判定させるためには、実際に再生信号を観測する必要がある。 このデイジタル信号再生回路１のデイジタルトラツクでは、再生信号をデイジタル化したあと、デイジタル波形サンプラ１６により、再生波形をサンプリングしそれをマイコンで処理できる。

【００７２】この機能をアナログトラツクにも応用して、Ａ１、Ａ２トラツクがＰＷＭ記録かバイアス記録かを自動判定し得るようになされている。 これを実現するに当たつて、次のような問題があつた。 すなわちＤＥＴ
ＬＳＩ４を１つ余分に追加することができるかという問題や、ＡＵＸトラツクの信号は波形等化を行わないので、ＤＥＴ ＬＳＩ４が不要である。 単にＰＷＭ記録かバイアス記録かの自動判定のためだけにＤＥＴ ＬＳＩ
４を余分に搭載することはコスト的に見て無駄が多いのではないかという問題である。

【００７３】しかしデイジタルトラツクの自動調整、Ａ
ＧＣ等に用いているＥＸ−ＤＥＴ７は、もつぱらそのデイジタル入力を用いるのみでアナログ入力は未使用である。 またＰＷＭ記録かバイアス記録かの自動判定が必要とされる通常（ノーマルモード）の信号再生時、ＥＸ−
ＤＥＴ７はＡＧＣのためのレベル測定を間欠的に行うだけなので、ＰＷＭ記録／バイアス記録判定処理をここに割り込ませることは比較的容易なことである。

【００７４】そこでこのＥＸ−ＤＥＴ７のアナログ入力とＡＧＣ処理の隙間を利用してＰＷＭ記録／バイアス記録ＢＩＡＳ自動判定を実現した。 実際上図１１及び図１
２に示すようにバイアス記録の再生波形と、ＰＷＭ記録の再生波形にはゼロクロス数に差異があり、図１３に示すＰＷＭ記録／バイアス記録ＢＩＡＳ自動判定手順では、このゼロクロス数の差異を利用して、ＰＷＭ記録かバイアス記録かを自動的に判定し得るようになされている。

【００７５】（３−５）記録電流自動調整 このデイジタル信号再生回路１に搭載されているＤＥＴ
ＣＰＵ２は、再生系だけでなく記録電流値の設定も行つている。 これによつてＤＥＴ ＣＰＵ２は各記録電流値に対する再生レベルを自動的に測定できる。

【００７６】まず記録電流自動調整に関係する回路ブロツクを図１４として示す。 この図に示されるように、Ｄ
ＥＴ ＣＰＵ２はシリアル通信バスのポート３を介して記録電流値を設定する。 次にここで設定された記録電流値で記録された区間を再生しながら、ＤＥＴ ＣＰＵ２
はＤＥＴ ＬＳＩ４に内蔵されたデイジタル波形サンプラ１６によつて再生信号レベルを測定する。 以上の操作を次のような手順に従つて行うことにより、記録電流値の自動調整が可能となる。

【００７７】すなわちまずＤＥＴ ＣＰＵ２は、図１５
に示す記録電流自動調整処理手順（ゲインコントロール）ＳＰ２０を実行し、数ポイントの記録電流に対する再生信号レベルを確認し、ＤＥＴ ＬＳＩ４内の最適AD
GAIN を設定する。 なおフローチヤートＳＰ２０中、Ｉ
は記録電流デイジタルデータ、Ｉstarta、Ｉendaはそれぞれ記録電流デイジタルデータの初期値及び終値、Ｉst
epa は記録電流デイジタルデータの変化分を表す。 またＮはデイジタル波形サンプラ１６の起動回数を表し、Ｎ
enda−１は記録電流データ１個当たりのデイジタル波形サンプラ１６の起動回数を表す。

【００７８】次にＤＥＴ ＣＰＵ２は、上述の記録電流自動調整処理手順（ゲインコントロール）ＳＰ２０で設定したAD GAIN を固定したまま、図１６に示す記録電流自動調整処理手順（カーブトレース）ＳＰ４０を実行し、記録電流Ｉを振つてそれに対する再生信号レベルを読み取る。 なおフローチヤートＳＰ４０中、Ｉは記録電流デイジタルデータ、Ｉstartb、Ｉendbはそれぞれ記録電流デイジタルデータの初期値及び終値、Ｉstepb は記録電流デイジタルデータの変化分を表す。

【００７９】またＮはデイジタル波形サンプラ１６の起動回数を表し、Ｎendb−１は記録電流データ１個当たりのデイジタル波形サンプラ１６の起動回数を表す。 この記録電流自動調整処理手順（カーブトレース）ＳＰ４０
を実行することにより、図１７に示すように、記録電流値Ｉstartb、Ｉstartb＋Ｉstepb ……Ｉendbを引き数として、Ｍ個の再生レベルで構成された再生信号レベルＰ
Ｂ１、ＰＢ２、……ＰＢＭでなるカーブトレースデータを得る。

【００８０】続いてＤＥＴ ＣＰＵ２は上述の記録電流自動調整処理手順（カーブトレース）ＳＰ４０で得られたカーブトレースデータについて、図１８に示す記録電流自動調整処理手順（ピークサーチ）ＳＰ６０を実行し、再生信号のレベルのピーク値を求める。 なおフローチヤート中、Ｍは記録電流値に対応した引き数を表し、
Ｍend は再生レベルサンプル数を表し、ＰＢmax は再生信号レベルの最大値を格納するためのバツフアを表す。
この記録電流自動調整処理手順（ピークサーチ）ＳＰ６
０を実行することにより、図１９に示すように、記録電流を振つた時の、再生信号レベルの最大値ＰＢmax を得る。

【００８１】続いてＤＥＴ ＣＰＵ２は、図２０に示す記録電流自動調整処理手順（ 0.5〔dB〕落ち検出）ＳＰ
７０を実行し、上述の記録電流自動調整処理手順（ピークサーチ）ＳＰ６０で得られた再生信号レベルのピーク値ＰＢmax から 0.5〔dB〕下がるポイントでの記録電流値Ｉａ、Ｉｂを求める。

【００８２】なおフローチヤート中、Ｍは記録電流デイジタルデータに対応する引き数を表し、ＰＢmax は再生レベルピーク値を表し、ＰＢは再生レベルピーク値から
0.5〔dB〕下のレベルを表し、ΔＰＢはＰＢmax −ＰＢ
-0.5を表す。

【００８３】またＩａは 0.5〔dB〕落ちオーバー電流側を表し、Ｉｂは 0.5〔dB〕落ちアンダー電流側を表し、
さらにΔＩは記録電流デイジタルデータの補正値を表す。 この記録電流自動調整処理手順（ 0.5〔dB〕落ち検出）ＳＰ７０を実行することにより、図２３に示すように記録電流値Ｉａ、Ｉｂを求めることができる。

【００８４】続いてＤＥＴ ＣＰＵ２は、図２１に示す記録電流自動調整処理手順（電流値算出）ＳＰ９０を実行し、上述の記録電流自動調整処理手順（ 0.5〔dB〕落ち検出）ＳＰ７０から得られる記録電流値Ｉａ、Ｉｂから、電流値Ｉnr、Ｉ'OP 、ＩOPを求める。

【００８５】実際上電流値Ｉnrは、再生レベルのピークを得るために記録電流値Ｉａ、Ｉｂの差分に、実験的に得られる係数を乗算して算出されるもので、電流値Ｉ'O
P 及び電流値ＩOPはそれぞれデイジタルトラツクかアナログトラツクかによつて、電流値Ｉnrを補正して算出される値である。

【００８６】最後にＤＥＴ ＣＰＵ２は図２２に示す記録電流自動調整処理手順（電流値設定）ＳＰ９７を実行し、上述の記録電流自動調整処理手順（電流値算出）Ｓ
Ｐ９０で得られた電流値ＩOPを記録基板２０（図１４）
上の記録電流制御デイジタルアナログ変換回路２１に設定し、このようにして記録電流を自動調整し得るようになされている。

【００８７】なおここで調整されたデータはセツト本体内蔵の不揮発性メモリ（EEPROM）に記憶され、次回の電源投入時から各Ｄ／Ａコンバータにロードされる。 なおこのデータは図２４に示すように補正されて使用される。 図中ＣＴＤはカーブトレースデビエーシヨンを表し、ＲＣＤは記録側のデイジタルアナログ変換回路の記録側のデイジタルアナログ変換回路のデビエーシヨンを表し、さらにΔＩは電流補正値であり、このように再生レベルを下げる方向に電流値が補正される。

【００８８】（３−６）ヘツドアジマス測定 ＤＥＴ ＬＳＩ４内蔵のデイジタル波形サンプラ１６を用いて、ヘツドアジマス角度の調整が可能となる。 この調整を実現するにあたつて、デイジタル波形サンプラ１
６の同時スタートと、記録信号及びサンプリング周波数の関係を解決する必要がある。

【００８９】このデイジタル信号再生回路１では、同時に２つのチヤンネルのデイジタル波形サンプラ１６をスタートさせ、取り込まれた２つの波形の位相差を検出する。 ただし通常のＤＥＴ ＬＳＩ４の使用方法ではＤＥ
Ｔ ＣＰＵ２は、同時に１つのＤＥＴ ＬＳＩ４としか通信ができない。 そこでＤＥＴ ＬＳＩ４を、図２５に示すように、２つのグループに分割して通信バスを独立させることにより、２つのチヤンネルのデイジタル波形サンプラ１６を同時にスタートさせ得るようにんされている。

【００９０】また位相差を検出する際、記録信号の繰返し周波数が不適切だと調整を正確に行うことができなくなる。 記録周波数を高くすると調整精度は上がるが、機構取付け精度がシビアになる。 また逆に低くするとメカ的な取付け精度は楽になるが調整精度が下がる。 そこで機構取付け精度から記録信号の繰返し周波数を決定し、
さらに調整精度を確保するため、ＤＥＴ ＬＳＩ４のサンプリング周波数を可変にした。

【００９１】デイジタル波形サンプラ１６と、ヘツドアジマス調整の精度の比較を図２６及び図２７に示す。 図２６ではサンプリング周波数が2.304 〔ＭHz〕で 0.5Ｔ
毎に１サンプル得るようになされ、この場合32バイト分サンプリングすれば、15.5Ｔすなわち6.72〔μsec 〕、
5.11〔μｍ〕長になる。 これに対し図２７ではヘツドのアジマスずれが規格で５〔μsec 〕＝5.76Ｔ以内に対し、実際の調整値は２〔μsec 〕＝2.30Ｔ以内で調整し得る。

【００９２】ヘツドアジマスずれ図２８のように存在する場合の調整方法について説明する。 まず１ＣＨと２４
ＣＨに繰り返し信号を記録したテープを準備し、テープを再生し１ＣＨと２４ＣＨのデイジタル波形サンプラ１
６を同時にスタートさせる。 サンプリングされた２つのチヤンネルのデイジタル再生波形図２９（Ａ）及び（Ｂ）、（Ｃ）及び（Ｄ）、（Ｅ）及び（Ｆ）から、ヘツドアジマスずれ量を検出する。 １〜３を繰り返しながら、ヘツドアジマスを調整する。

【００９３】（３−７）ヘツド間隔測定 このデイジタルオーデイオテープレコーダの場合、３つの磁気ヘツドを図３０に示すように配置する必要があり、このヘツド間隔を測定するため、磁気テープを再生して得られる再生信号のあるエツジが、２つのヘツド間を移動するために要する時間を計測する。

【００９４】実際上図３１に示すようにあるエツジは、
まず先行ヘツドＡを通過する。 このときの時間をｔA とする。 やがてこのエツジはヘツド間をテープ速度ｖでなる一定速で移動して行き、後行ヘツドＢに到達する。 そのときの時間をｔB とする。 このときＡヘツド及びＢヘツドの間隔をＤとすると、ヘツド間の間隔Ｄは次式

【数８】

【００９５】なおＤＥＴ ＣＰＵ２は図３２に示すヘツド間隔測定処理手順ＳＰ１００を実行することにより、
上述した方法でヘツド間の間隔を測定する。 すなわちＤ
ＥＴＣＰＵ２はステツプＳＰ１０１において先行ヘツドを指定し、次のステツプＳＰ１０２で先行ヘツドでエツジを検出したか否かを判断する。

【００９６】この状態でやがて図３３（Ａ）及び（Ｂ）
に示すように、エツジを検出すると、ＤＥＴ ＣＰＵ２
はステツプＳＰ１０３においてフリーランカウンタの値を取り込みｔA とする。 続いてＤＥＴ ＣＰＵ２は次のステツプＳＰ１０４でエツジ数カウンタＮを１に設定し、さらに次のステツプＳＰ１０５で先行ヘツドでエツジを検出したか否かを検出する。

【００９７】やがてステツプＳＰ１０５で先行ヘツドでエツジを検出すると、ＤＥＴ ＣＰＵ２は次のステツプＳＰ１０６でエツジ数カウンタＮをインクリメントし、
次のステツプＳＰ１０７でエツジ数カウンタＮが９（又は１７）か否か判断し、否定結果を得るとステツプＳＰ
１０５に戻る。

【００９８】実際上磁気テープ上には、28ブロツクの繰り返しパターンが記録されており、このため28ブロツク毎にエツジが検出され、検出対象が図３０について上述したようにＲＥＣヘツド及びＭＯＮヘツドの 280ブロツクのとき、エツジ数カウンタＮが９か否か判断し、ＲＥ
Ｃヘツド及びＳＹＮＣ ＰＢヘツドの 488ブロツクのとき、エツジ数カウンタＮが１７か否か判断する。

【００９９】やがてＤＥＴ ＣＰＵ２はステツプＳＰ１
０７で肯定結果（図３３（Ｃ））を得ると、次のステツプＳＰ１０８に移りエツジ検出をマスクし（図３３
（Ｄ））後行ヘツドを指定する。 続いてＤＥＴ ＣＰＵ
２は次のステツプＳＰ１０９に移り、マスク期間ＭＳ
（図３３（Ｅ））か否か判断し、否定結果を得るとステツプＳＰ１１０に移り、後行ヘツドでエツジを検出したか否か判断する。

【０１００】ＤＥＴ ＣＰＵ２はステツプＳＰ１１０で肯定結果を得ると、次のステツプＳＰ１１１に移つてフリーランカウンタの値を取り込みｔB とする。 続いてＤ
ＥＴＣＰＵ２は次のステツプＳＰ１１２に移つて（８）
式について上述した演算を実行してヘツド間隔Ｄを求めた後、次のステツプＳＰ１１３に移つてそのヘツド間隔測定処理手順を終了し、このようにしてヘツド間隔Ｄを測定し得るようになされている。

【０１０１】（４）実施例の効果 以上の構成によれば、デイジタル信号再生回路１としてデイジタル波形等化用ＬＳＩに、マルチＦｓ対応サンプリングクロツク発生器やＥＸ−ＤＥＴ、ＥＸ−ＳＥＰ、
エツジ検出回路及びＤＣ追従回路を付加したことにより、再生レベルの自動調整、波形等化用イコライザ係数の自動調整、エラーレイト自動測定、ＰＷＭ記録／バイアス記録自動判定、記録電流自動調整、ヘツド高さ測定、ヘツドアジマス測定及びヘツド間隔測定を容易に実行し得るデイジタル信号再生回路１を実現できる。

【０１０２】

【発明の効果】上述のように本発明によれば、再生アナログ信号について所定のアナログ信号処理を施した後、
デイジタル変換してデイジタルフイルタで波形等化すると共に波形サンプリングし、デイジタル信号及び抜き取りクロツクを送出する波形等化手段に加えて、種々のサンプリング周波数のクロツク信号を発生するクロツク発生手段と、外部波形等化手段と、エラー検出手段と、エツジ検出手段と、ＤＣ追従手段を設けたことにより、再生レベルを自動調整、イコライザ係数を自動調整、エラーレートの自動測定、磁気テープ上の記録がパルス幅変調記録方式かバイアス記録方式かの自動判定、記録電流の電流値を自動調整、磁気ヘツドの傾きの自動測定及びヘツドの間隔の測定を実行し得るデイジタル信号再生回路を実現できる。

【図面の簡単な説明】

【図１】図１は本発明の一実施例によるデイジタル信号再生回路を示すブロツク図である。

【図２】図２はデイテクタの構成を示すブロツク図である。

【図３】図３はクロツク発生回路の構成を示すブロツク図である。

【図４】図４は発生されるクロツク信号を示すタイミングチヤートである。

【図５】図５はＤＣ追従回路部の構成を示すブロツク図である。

【図６】図６はＥＸ−ＤＥＴ部の構成を示すブロツク図である。

【図７】図７はＣＲＣエラー検出部の構成を示すブロツク図である。

【図８】図８はエツジ検出回路の構成を示すブロツク図である。

【図９】図９は再生レベルが異常時の波形を示す信号波形図である。

【図１０】図１０は再生レベルの自動調整処理手順を示すフローチヤートである。

【図１１】図１１はバイアス記録の再生波形を示す信号波形図である。

【図１２】図１２はＰＷＭ記録の再生波形を示す信号波形図である。

【図１３】図１３はＰＷＭ記録／バイアス記録自動判定手順を示すフローチヤートである。

【図１４】図１４は記録電流自動調整時の信号の流れを示すブロツク図である。

【図１５】図１５は記録電流自動調整処理手順（ゲインコントロール）を示すフローチヤートである。

【図１６】図１６は記録電流自動調整処理手順（カーブトレース）を示すフローチヤートである。

【図１７】図１７はカーブトレース動作の説明に供する特性曲線図である。

【図１８】図１８は記録電流自動調整処理手順（ピークサーチ）を示すフローチヤートである。

【図１９】図１９はピークサーチ動作の説明に供する特性曲線図である。

【図２０】図２０は記録電流自動調整処理手順（0.5dB
落ち検出）を示すフローチヤートである。

【図２１】図２１は記録電流自動調整処理手順（電流値算出）を示すフローチヤートである。

【図２２】図２２は記録電流自動調整処理手順（電流値設定）を示すフローチヤートである。

【図２３】図２３は記録電流値と再生信号レベルの関係の説明に供する特性曲線図である。

【図２４】図２４はＩ _step ＝４（ＬＳＢ）のときの電流補正の説明に供する特性曲線図である。

【図２５】図２５はデバイスコードと入力チヤネルの関係を示すブロツク図である。

【図２６】図２６は波形サンプラのスペツクを示す特性曲線図である。

【図２７】図２７はヘツドアジマ調整のスペツクを示すタイミングチヤートである。

【図２８】図２８はヘツドアジマスずれを示す略線図である。

【図２９】図２９はアジマスずれと再生信号の関係を示すタイミングチヤートである。

【図３０】図３０は磁気ヘツドの配置を示す略線図である。

【図３１】図３１はヘツド間隔測定方法の説明に供する略線図である。

【図３２】図３２はヘツド間隔測定処理手順を示すフローチヤートである。

【図３３】図３３はヘツド間隔測定動作の説明に供する略線図である。

【図３４】図３４はアツテネータに設定可能なゲインを示す図表である。

【図３５】図３５はフイルタ係数の設定（Ｃ１）を示す図表である。

【図３６】図３６はフイルタ係数の設定（Ｃ３）を示す図表である。

【図３７】図３７はエラーレートの格子を示す図表である。

【図３８】図３８は係数の組合せを示す図表である。

【符号の説明】

１……デイジタル信号再生回路、２……ＤＥＴ ＣＰ
Ｕ、３……ＤＥＴ ＬＳＩ部、４……ＤＥＴ ＬＳＩ、
５……ＤＣ追従回路、６……クロツク発生回路、７……
ＥＸ−ＤＥＴ、８……ＥＸ−ＳＥＰ、９……エツジ検出回路。