【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電荷結合デバイス（ＣＣＤ）に関し、更に詳細にはＣＣＤ内の水平電荷移動レジスタ内の望まれない電位ウエル及びバリアの除去に関する。

【０００２】

【従来の技術】しばしば「ＣＣＤ」と称される電荷結合デバイスは固体画像撮影、アナログ信号処理、アナログ及びデジタル信号の両方のメモリーのような種々の分野で用いられる。 線間のＣＣＤセンサーは画像検知領域と少なくとも一つの水平シフトレジスタとを有する。 画像検知領域は入射光を出力領域に向かって水平シフトレジスタに沿って移動される電子に変換する独立のフォトサイトを有する。 ＣＣＤ内の駆動クロック電圧を減少するために一定の押し（ｐｕｓｈ）がある。 これは幅、即ちこれらのデバイスの電荷移動の方向に垂直な方向が適切な電荷容量を維持するために徐々に大きくなる。 故に高電位計感度と低ノイズに対する低出力ノード容量を維持するために出力領域に向かって下方にこの幅をテーパ化することが必要になる。 この上昇は水平レジスタのそれらの出力領域内の狭いチャンネル及び／又は短い長さを有するデバイスを含むことに関する。 狭いチャンネル及び短い長さはそれぞれいわゆる２次元（２ーＤ）効果といわれるものを生ずる。 組み合わせることにより狭いチャンネル及び短い長さのような２ーＤ効果は３次元（３
ーＤ）効果を形成する。 これらの広いＣＣＤの幅をテーパ化して狭めるときへの関心は望ましくない電位ウエル及び／又はバリアが電荷の流れを妨げ、電荷移動効率を減少する２ーＤ及び３−Ｄ効果により偶然形成される。
これらの問題を解決する最近の試みのある例は米国特許第５２８６９８９，５２２０１８５、５２３９１９２号に記載されている。 最も適切な５２３９１９２号から３
−Ｄデバイスシミュレーションはこの方法はなお最後の段（出力ゲート，ＯＧに隣接する段）の下のポケットの形成をなし、適切なドリフト電界を供せず、それにより不充分な移動効率を導く。 この方法はまた（米国特許第５２３９１９２号に記載されるように）収率を減少し製造コストを増加する専用のマスクとインプラント段階を必要とする。 故に上記問題を解決するために出力領域の設計で必要なことがなお存在する。 本発明はこれらの上記困難を除去するそのような構造を開示する。

【０００３】

【発明が解決しようとする課題】本発明の目的は好ましいドリフト電界を有する電荷結合デバイスに対する出力領域を形成することである。

【０００４】

【課題を解決するための手段】水平シフトレジスタの出力領域に対する構造設計は水平レジスタ内の最終位相のバリア領域の適切な形成はどのような残余の電位ウエル及び／又はバリアも生ずることなく電荷移動で助けとなるよう構築される好ましいドリフト電界を許容する。 自明ではない方法で及び米国特許第５２３９１９２号とまさに対照的にこのバリア領域はＣＣＤの「幅」が出力ゲートの入力端に向かって（即ち、この最終ＣＣＤ位相の出力端に向かって）増加するように形成される。 出力ゲートの「幅」もまたその出力端に向かって（即ち、浮遊拡散又は信号検知ノードに向かって）減少する。 最後のＣＣＤ位相の下での「形成された」バリア層の部分は通常のように形成されたバリア領域のように同じプロセス段階中に同じ方法で形成されうる故に付加的なマスク及びインプラント段階の必要なしにこの構造を形成しうる。

【０００５】本発明の目的は好ましいドリフト電界を有する電荷結合デバイスに対する出力領域を形成することである。 本発明の更なる目的は残余の電界ウエル又はバリアを生じない電荷結合デバイスに対する出力領域を形成することである。 本発明の目的は好ましいドリフト電界を提供し付加的なプロセス段階を必要としない残余のウエル又はバリアを生じない出力領域を有するデバイスを形成することである。

【０００６】

【発明の実施の形態】以下に本発明の一部である図を参照して本発明を更に詳細に説明する。 図７を参照するに従来技術と比較して本発明の構造の利点を示す好ましい実施例が示される。 図６に示されたように構造は付加的なプロセス段階の必要なしに改善された電荷移動特性を示すことが見いだされた。 電荷結合デバイス１０（ＣＣ
Ｄ）はＣＣＤの最終位相での有効ＣＣＤ幅を増加する方法を提供する構造を有する出力領域１１を有し、電荷移動効率を犠牲にせずに出力ノードでの高感度を維持する一方で浮遊拡散の近くのその出力でＣＣＤ１０の幅を減少する。

【０００７】本発明はＣＣＤ１０の最終段でテーパ部分６を有するバリア領域５を有する。 このテーパは図２で示された類似の構造と同様に図１の従来技術のデバイスデバイス示されるものと反対の方向にある。 テーパ化されたバリア領域５は出力ゲート１２に向かうＣＣＤ１０
の幅１４（Ｗ１として表示される）で効果的に増加する。 ＣＣＤシフトレジスタの出力領域に対する構造設計は好ましいドリフト電位がどのような残余の電位ウエル及び／又はバリアも生ずることなく電荷移動を助けるよう形成されることを許容する。 自明でない方法かつ米国特許第５２３９１９２号と全く対照的にこのバリア領域はＣＣＤ１０の「チャンネル幅」１４は出力ゲート１２
の入力端１３に向かって効果的に増加する。 この効果的な増加はＣＣＤの最終位相の出力端に向かってテーパ化されたバリア領域５の結果である。

【０００８】本発明はまた出力ゲート１２のＷ２と表示される「チャンネル幅」２４が浮遊拡散１５又は検知ノードの方向にあるその出力端に向かって減少するような構造をまた構想する。 出力ゲートチャンネル幅のこの減少はｎ型、出力ゲート１２の下のＷ２で示されたテーパ８を有する埋め込みチャンネルインプラント７を有することにより達成される。

【０００９】最終ＣＣＤ位相１の下のバリア領域５の形状及び埋め込みチャンネル７の形状はそうでなければそれらが形成されたのと同じプロセス段階により形成される故に、付加的なマスキング及びインプラント段階に対する要求なしにこの構造を形成することが可能である。
図１を参照するに米国特許第５２３９１９２号で見られるような従来技術のＣＣＤアーキテクチャーを示し、ここで広いＣＣＤ位相から狭い浮遊拡散２７（Ｆ．Ｄ．）
領域上に移動出力するよう電荷移動効率（ＣＴＥ）を改善するよう意図されたテーパ化された（硼素）インプラント２６を注目されたい。 ＣＣＤの「幅」（図に示されるように）は一つが出力ゲートを図の左側へ向かって動くにつれてより小さくなるものである。 このテーパ化の効果は望まれない電位ポケットを形成し、それの除去は本発明の目的である。 電荷移動の方向に平行に走り、Ｃ
ＣＤの中央に沿って中心化される線に関するこの構造の対称性にまた注意すべきである。

【００１０】図１に示されるのと類似のアーキテクチャーは図２に示され、それは図１の従来技術のデバイスと類似の電界効果を得るために埋め込みチャンネルインプラント３２内でテーパを用いる。 埋め込みチャンネルインプラント３２内のテーパは図１の従来技術と比較してマスキング及びインプラント段階を節約する利点を有する。 しかしながらテーパは図１の従来技術の構造で生じたのと同じ従来技術の欠点を生ずる。 図２の構造は非対称的である。 この非対称アーキテクチャーはその容量を最小化し、その感度を最大化するための出力ノードにより近い浮遊拡散と接続されるソースフォロアトランジスタを設置することがより容易になるという利点を有する。 この構造は減少された通過時間（電荷が辿らなけれはならない最大距離を減少することを介して）に対して対称により容易に形成されるようなものである。

【００１１】図３の（Ａ）は図２に示された従来技術のデバイスを線ＡＡに沿って示した断面図である。 埋め込みチャンネル３２はΦ _H2 （３５）電極及びΦ _H1 （３４）
電極の実質的な部分の全幅の下に延在する。 ｐ型バリア領域３１は出力ゲート電極３８と同様にΦ _H2 （３５）電極及びΦ _H1 （３４）電極の下のｐ型基板３０内に位置される。

【００１２】図３の（Ｂ）は図２のデバイスの線ＢＢに沿ってみた断面図を示す。 ここでｎ型埋め込みチャンネル３２は出力ゲート３８と同様にΦ _H2 （３５）電極及びΦ _H1 （３４）電極に対して下のｐ型バリア領域３１を有するｐ型基板の全表面に延在する。 付加的に浮遊拡散３
９は基板３０と埋め込みチャンネル３２内にインプラントされる。 ここで埋め込みチャンネル３２はＣＣＤ４０
の全長に沿って延在する。

【００１３】図３の（Ａ）、（Ｂ）に明らかなようにｎ
型埋め込みチャンネル３２のテーパ化は出力ゲート３８
の前に生じ始める。 両方の断面を示したバリア領域３１
は形状は実質的に均一であり、バリア領域３１内にテーパはないことは明らかである。 図４は図２の構造に対する３−Ｄ静電シミュレーションからの等電位線を示し、
ここでゲート電圧は出力ゲートを横切り、浮遊拡散上へのＣＣＤレジスタの最終位相からの電荷移動に影響するよう設定される。 記憶量域のかなり大きな部分にわたる等高線の欠如に注意されたい。 Ｅ＝−∇Ｖ（ここでＥは電界であり、Ｖは電位である）である故にこれは低ドリフト電界を示す。 低ドリフト電界の故に移動はおもにこの領域の拡散による。 拡散による移動は遅いプロセスであることが良く知られている。 等高線のある「段」はモデルのテーパの離散的な性質を反映する。

【００１４】図５は図４に用いられたのと同じ３−Ｄシミュレーションからのより詳細な等電位線を示す。 符号４１で示された小さな電位ポケットの存在に注意されたい。 このポケット４１は出力ゲートに向かうＣＣＤレジスタのテーパから生ずる。 他のテーパ角及び位置は調査され、ウエル及びバリアのない場合は見られなかった。
より高い出力ゲート及びバリア領域線量（ｄｏｓｅ）はこれらのウエル及びバリアを増加するようにまた見える。

【００１５】図６は図４，図５で用いられたゲート電圧で図２の構造に対する３−Ｄモンテカルロ電荷移動シミュレーション（ドリフト及び拡散の両方を含む）の結果を示す図である。 このグラフは比較的長い時間（約２９
０ナノ秒）が電荷がこの最終位相の外に完全に移動されるのに必要であることが示される。 これは動作の最大周波数を＜１．７ＭＨｚに制限する。

【００１６】図７を参照するに本発明により構想されたＣＣＤ１０に対する新たな構造の平面図を示し、それは好ましくはシリコン又は他の半導体材料の基板材料を有し、ここで出力領域１１は浮遊拡散１５で最終チャンネル幅２４である「Ｗ２」を減少するよう出力ゲート１２
の下で埋め込みチャンネル領域７内のテーパ８を有する好ましくは砒素又は燐からなる埋め込みｎチャンネル領域７を有する。 更にまた本発明のＣＣＤ１０の最終段内の好ましくは硼素であるｐバリアインプラント内のテーパは従来技術のデバイスのそれと反対である。 図７からわかるようにテーパ化部分６を有するｐ型バリアインプラント５はＣＣＤ１０の最終段の出力ゲート１２に向かって次第に大きくなるＣＣＤ１０の「Ｗ１」である幅１
４を効果的に生ずる。 バリア領域の「より長い」部分を横切って移動する（ドリフトを介して）電子の路は矢印により図に示される。 （電界はこれの方向と反対を示す。）対称的な構造はまた図１のそれに類似に現れる設計の所望の結果である場合には可能であるがなお本発明の違い及び利点を有する。

【００１７】図８の（Ａ）に図７のデバイスの線ＡＡから見た断面図を示す。 ここで埋め込みチャンネル７はΦ
_H2 （１７）電極の全幅を介して及びΦ _H1 （１８）電極の全幅を介してと同様に出力ゲート１２の部分を介してｐ
型基板２に沿って延在することがわかる。 この点で線Ａ
Ａに沿って埋め込みチャンネル７は図８の（Ａ）に示されるくらいにテーパ化し始める。 これを図３の（Ａ）に示されるデバイスと比較すると、ここで埋め込みチャンネル３２のテーパ化は出力ゲート３８の前に完了し、主な違いは明白である。

【００１８】ＣＣＤ，出力ゲート領域、浮遊拡散等々がエピタキシャル層と共に又はなしで、ウエルと共に又はなしで形成される他の実施例は本発明でまた用いられる。 図８の（Ｂ）に図７のデバイスの線ＢＢから見た断面図を示す。 図３の（Ｂ）と比較してこの点ではデバイス内で本質的な差はなく、ｐ型バリア領域内のテーパ６
はＣＣＤ１０のこの部分内に存在する。

【００１９】図９は図７に示された構造の３ーＤ静電的シミュレーションからの結果を示す図であり、ここでゲート電圧は出力ゲートを横切り、浮遊拡散上へのＣＣＤ
レジスタの最終位相からの電荷移動を引き起こすように設定される。 電荷移動を助けるような強いドリフト電界（電位の負の傾斜により与えられる）の存在に注意すべきである。

【００２０】図１０は図９の３ーＤシミュレーションの詳細な電位プロファイルを示す図であり、電荷移動を妨げる電位ウエル又はバリアが存在しないことに注意すべきである。 図１１は図９，図１０に用いられたゲート電圧で図７の構造に対する３−Ｄモンテカルロ電荷移動シミュレーション（ドリフト及び拡散の両方を含む）の結果を示す図である。 図６からの曲線は比較のために加えられている。 新たな構造は強度のオーダーより多くの移動時間を改善している。 この特定の構造に対して６０Ｍ
Ｈｚ以上のクロックレートが可能である。

【００２１】図１２を参照するに本発明が用いられ得る多方面の例として示される異なる２相ＣＣＤ型の種々の例を示す。 真の２相で用のインプラントされたバリアデバイス５１と疑似２相デバイス５３用のインプラントバリアの両方は本発明の特徴を用いる。 真の２相５２と疑似２相５４型の両方のインプラントされた記憶デバイスはそれらの最終位相でのテーパをまた用いられる。

【００２２】ｎチャンネル及びｐチャンネルデバイスの両方は当業者によりよく理解されているインプラント導電性型を変化することにより構成される。 類似の方法で段のついた酸化物ＣＣＤは関連する当業者に良く知られているようにして構成される。 ３相、又は４相（又はそれ以上）のデバイスはまた用いられ得る。 ３以上の位相を有するデバイスの例は図１３に示され、それは３以上の位相を有するＣＣＤ６０の平面図である。 ここで多相電極Ｈ１，Ｈ２，Ｈ３（それぞれ符号６１、６２、６３
で示される）はＣＣＤ６０内で出力ゲート６７に続く。
ＣＣＤ６０は２相以上を有する多層デバイスである。 電位バリアは３又は４相デバイスに対する外部ゲート電圧により形成される。 ここで電位バリア領域はＨ２電極６
３のテーパ６４とＨ１電極６１の窪み６２により形成される。 斯くして形成された電位バリア領域は２相デバイスに対して上記に説明したのと同様な方法で出力ゲート６７に向かってＣＣＤ６０のチャンネル幅を増加する効果を有する。

【００２３】図１３を更に参照するにチャンネル領域７
０はテーパ７１が出力ゲート６７の下のチャンネル領域７０内に形成されるようにＣＣＤ６０内に形成される。
再びこれは上記のチャンネル領域テーパとして類似の効果を有する。 電極形状及びテーパ化されたチャンネル領域７１の両方は本発明の目的による付加的なプロセス段階の要求なしに形成されうる。 図１３の構造は２相以上を有する多層実施例内の図６の２相デバイスで達成された利点を提供する。 図１３は離間された電極を示す一方で本発明は重複した電極を使用する実施例に対しても等しく適用される。

【００２４】本発明の電位の更なる例として仮想位相デバイスがまた一以上の位相を有するよう用いられる。 本発明の好ましい実施例と考えられるのもを示す一方で本発明の真の精神から離れることなくその中で多くの変更及び改善がなされることは明白である。 故に請求項はそのような変更及び改善にわたり本発明の真の範囲に含まれるよう意図されている。

【図面の簡単な説明】

【図１】狭い浮遊拡散領域上に広いＣＣＤ位相の外への移動を改善する目的の対称的なアーキテクチャーを有する従来技術のＣＣＤの概略図を示す。

【図２】専用のプロセス段階を必要とする埋め込みインプラントを除去する傾斜埋め込みチャンネルインプラントを有する図１のそれと類似のデバイスを示す図である。

【図３】（Ａ），（Ｂ）にそれぞれ図２のデバイスの線ＡＡ及びＢＢから見た断面図を示す。

【図４】図２の構造の静電的シミュレーションからの等電界線を示す図である。

【図５】図４のシミュレーションの詳細を示す図である。

【図６】図４，図５のゲート電圧で図２の構造に対する３−Ｄモンテカルロ電荷移動シミュレーション（ドリフト及び拡散の両方を含む）の結果を示す図である。

【図７】出力ゲート下の埋め込みチャンネル内の傾斜とＣＣＤの最終位相での埋め込み領域内の傾斜とを示す本発明のＣＣＤを示す図である。

【図８】（Ａ），（Ｂ）にそれぞれ図７のデバイスの線ＡＡ及びＢＢから見た断面図を示す。

【図９】図７の構造の３ーＤ静電的シミュレーションからの等電界線を示す図である。

【図１０】図９のシミュレーションの詳細を示す図である。

【図１１】図７の構造に対する３−Ｄモンテカルロ電荷移動シミュレーション（ドリフト及び拡散の両方を含む）の結果を示す図である。

【図１２】（Ａ）〜（Ｄ）は本発明で用いられ得る２位相電荷結合デバイスの種々の型の例の断面を示す図である。

【図１３】２位層以上を有する多層デバイスを示す図である。

【符号の説明】

１ 最終ＣＣＤ位相 ２、３０ ｐ基板 ３、３１ ｐバリア領域 ５ ｐテーパインプラント ６ ｐ領域内のテーパ ７ ｎチャンネルインプラント ８ ｎチャンネル内のテーパ １０、４０、６０ ＣＣＤ １１ 出力領域 １２、３８、６７ 出力ゲート １３ 出力ゲートの入力端 １４ ＣＣＤの幅Ｗ１ １５、３９ 浮遊拡散 １７、３５ Φ _H2 １８、３４ Φ _H1 ２１ テーパ ２４ 出力ゲート幅Ｗ２ ２６ テーパ化バリア領域 ２７ Ｎ＋浮遊拡散領域 ３２ ｎ型テーパ化埋め込みチャンネル ４１ 電位ポケット ５１ 真の２相インプラントされたバリアデバイス ５２ 真の２相インプラントされた記憶デバイス ５３ 疑似２相インプラントされたバリアデバイス ５４ 疑似２相インプラントされた記憶デバイス ６１、６３、６５ 多相電極 ６２、６４ テーパ ７０ チャンネル領域 ７１ テーパ化チャンネル領域