馈通补偿图像传感器
阅读：187发布：2020-05-14
专利汇可以提供馈通补偿图像传感器专利检索，专利查询，专利分析的服务。并且在耦合到 像素 的传输 门 的第一控制 信号 线上生成控制脉冲以使得像素的光敏元件内累积的光电荷能够传递给浮动扩散 节点 ，第一 控制信号 线具有对 浮动扩散节点 的 电容耦合 。在像素阵列的第二信号线上生成馈通补偿脉冲，所述像素阵列的第二信号线还具有对浮动扩散节点的电容耦合。馈通补偿脉冲利用与控制脉冲的脉冲极性相反的脉冲极性生成并且被定时为与控制脉冲一致，使得控制脉冲对浮动扩散节点的电容馈通减少。，下面是馈通补偿图像传感器专利的具体信息内容。
1.一种在集成电路图像传感器内的操作的方法，所述方法包括：
使得所述图像传感器的像素阵列内的像素能够经由列输出线输出模拟信号，所述模拟信号表示所述像素内累积的光电荷；以及
当所述像素经由所述列输出线输出所述模拟信号时，发起所述模拟信号的并行的第一模拟数字转换和第二模拟数字转换，所述第一模拟数字转换对应于所述像素内的光电荷累积的低光范围并且在第一时间间隔内结束，并且所述第二模拟数字转换对应于所述像素内的光电荷累积的亮光范围，并且在超过所述第一时间间隔的第二时间间隔内进行。
2.根据权利要求1所述的方法，其中，发起所述并行的第一模拟数字转换和第二模拟数字转换包括：并行地生成相应的第一电压斜坡波形和第二电压斜坡波形，并且，当所述像素经由所述列输出线输出所述模拟信号时，将所述第一电压斜坡波形和所述第二电压斜坡波形与所述模拟信号进行比较。
3.根据权利要求2所述的方法，其中，生成所述第一电压斜坡波形包括生成跨越第一电压范围的低光电压斜坡，并且其中生成所述第二电压斜坡波形包括生成跨越第二电压范围的亮光电压斜坡，所述第二电压范围大于所述第一电压范围。
4.根据权利要求3所述的方法，其中，生成跨越所述第一电压范围的所述低光电压斜坡包括：通过第一电压序列逐步增量所述低光电压斜坡，所述第一电压序列跨越所述第一电压范围从所述第一时间间隔的开始处的初始低光电压到第一时间间隔的结束处的最终低光电压，并且其中生成所述亮光电压斜坡包括：通过第二电压序列逐步增量所述亮光电压斜坡，所述第二电压序列从所述第二时间间隔的开始处的初始亮光电压到所述第一时间间隔的结束处的最终亮光电压。
5.根据权利要求4所述的方法，其中，在所述第一时间间隔内结束所述第一模拟数字转换包括：
通过响应于确定所述第一电压序列内的电压超过所述模拟信号而锁存第一模拟数字转换结果，结束所述第一模拟数字转换；以及
如果所述第一电压序列内的所述电压都没有被确定为超过所述模拟信号，则在所述第一间隔结束时结束所述第一次模拟数字转换而不锁存所述第一模拟数字转换结果。
6.根据权利要求2所述的方法，还包括：在使得所述像素能够输出表示累积的光电荷的所述模拟信号之前，使得所述像素能够输出表示所述像素内的重置状态的信号，并且其中将所述第一电压斜坡波形和所述第二电压斜坡波形与所述模拟信号进行比较包括：
生成表示差值的相关双采样(CDS)信号，所述差值是表示所述像素重置状态的所述信号和表示所述累积的光电荷的所述模拟信号之间的差值；以及
生成以下中的至少一个：(i)响应于检测到所述第一电压斜坡波形逐步前进到超过所述CDS信号的电压电平，而生成第一模拟数字转换结果，或(ii)响应于检测到所述第二电压斜坡波形逐步前进到超过所述CDS信号的电压电平，而生成第二模拟数字转换结果。
7.根据权利要求6所述的方法，其中，表示所述像素重置状态的所述信号的输出和所述第二模拟数字转换结果的生成之间的时间可以超过表示所述像素重置状态的所述信号的输出和所述第一模拟数字转换结果的生成之间的最大时间。
8.根据权利要求6所述的方法，其中，逐步前进到超过所述CDS信号的电压电平包括：从高于所述CDS信号的电压电平到低于所述CDS信号的电压电平的转换，或从低于所述CDS信号的电压电平到高于所述CDS信号的电压电平的转换。
9.根据权利要求1所述的方法，其中，发起所述模拟信号的所述第一模拟数字转换包括将所述模拟信号与第一电压斜坡进行比较，并且其中，在所述第二时间间隔内进行所述第二模拟数字转换包括：如果所述模拟信号没有被所述第一电压斜坡超过，则在所述第一时间间隔已经发生之后进行所述第二模拟数字转换。
10.根据权利要求1所述的方法，其中，在所述第一时间间隔内结束所述第一模拟数字转换包括：进行所述第一模拟数字转换，直到(i)确定数字化像素值对应于所述低光范围内的光电荷累积水平的或(ii)确定所述模拟信号对应于所述低光范围之外的光电荷累积水平。
11.根据权利要求1所述的方法，其中，在所述第二时间间隔内进行所述第二模拟数字转换包括：响应于结合所述第一模拟数字转换确定所述模拟信号对应于所述低光范围之外的光电荷累积水平，在所述第一时间间隔发生之后进行所述第二模拟数字转换。
12.根据权利要求1所述的方法，其中，发起所述模拟信号的所述第一模拟数字转换和所述第二模拟数字转换包括：触发各自被耦合成接收所述模拟信号的第一模拟数字转换器电路和第二模拟数字转换器电路的并行操作。
13.根据权利要求12所述的方法，其中触发第一模拟数字转换电路和第二模拟数字转换电路的并行操作包括：结合斜坡第一参考电压波形和第二参考电压波形来增量第一计数器和第二计数器。
14.一种集成电路图像传感器，包括：
像素，具有光敏元件和输出电路，以输出表示所述光敏元件内累积的光电荷的模拟信号；以及
模拟数字转换电路，当所述像素输出所述模拟信号时，发起所述模拟信号的并行的第一模拟数字转换和第二模拟数字转换，所述第一模拟数字转换对应于所述光敏元件内的光电荷累积的低光范围并且在第一时间间隔内结束，并且所述第二模拟数字转换对应于所述光敏元件内的光电荷累积的亮光范围，并且在超过所述第一时间间隔的第二时间间隔内进行。
15.根据权利要求14所述的集成电路图像传感器，其中，并行地发起所述第一模拟数字转换和所述第二模拟数字转换的所述模拟数字转换电路包括：
斜坡生成电路，用于生成相应的第一电压斜坡波形和第二电压斜坡波形；以及比较器电路，用于在所述像素输出所述模拟信号时，将所述第一电压斜坡波形和所述第二电压斜坡波形与所述模拟信号进行比较。
16.根据权利要求15所述的集成电路图像传感器，其中，用于生成所述第一电压斜坡波形和所述第二电压斜坡波形的所述斜坡生成电路包括电路，该电路用于生成：(i)跨越第一电压范围的低光电压斜坡，以及(ii)跨越第二电压范围的亮光电压斜坡，所述第二电压范围大于所述第一电压范围。
17.根据权利要求16所述的集成电路图像传感器，其中，用于生成所述第一电压斜坡波形和所述第二电压斜坡波形的所述斜坡生成电路包括电路，该电路用于：(i)通过第一电压序列逐步增量所述低光电压斜坡，所述第一电压序列跨越所述第一电压范围从所述第一时间间隔的开始处的初始低光电压到第一时间间隔的结束处的最终低光电压，以及(ii)通过第二电压序列逐步增量所述亮光电压斜坡，所述第二电压序列从所述第二时间间隔的开始处的初始亮光电压到所述第一时间间隔的结束处的最终亮光电压。
18.根据权利要求17所述的集成电路图像传感器，其中，用于在所述第一时间间隔内结束所述第一模拟数字转换的所述斜坡生成电路包括电路，该电路用于：
通过响应于确定所述第一电压序列内的电压超过所述模拟信号而锁存第一模拟数字转换结果，结束所述第一模拟数字转换；以及
如果所述第一电压序列内的所述电压都没有被确定为超过所述模拟信号，则在所述第一间隔结束时结束所述第一次模拟数字转换而不锁存所述第一模拟数字转换结果。
19.根据权利要求15所述的集成电路图像传感器，其中，所述输出电路包括浮动扩散节点，并且所述像素还包括用于在所述浮动扩散节点内生成重置状态的电路，并且其中所述输出电路用于在输出表示所述累积的光电荷的所述模拟信号之前输出表示所述重置状态的信号，并且其中，用于将所述第一电压斜坡波形和所述第二电压斜坡波形与所述模拟信号进行比较的所述比较器电路包括：
用于生成表示差值的相关双采样(CDS)信号的电路，所述差值是表示所述重置状态的所述信号和表示所述累积的光电荷的所述模拟信号之间的差值；以及
用于生成以下中的至少一个的电路：(i)响应于检测到所述第一电压斜坡波形逐步前进到超过所述CDS信号的电压电平，而生成第一模拟数字转换结果，或(ii)响应于检测到所述第二电压斜坡波形逐步前进到超过所述CDS信号的电压电平，而生成第二模拟数字转换结果。
20.根据权利要求19所述的集成电路图像传感器，其中，表示所述像素重置状态的所述信号的输出和所述第二模拟数字转换结果的生成之间的时间可以超过表示所述像素重置状态的所述信号的输出和所述第一模拟数字转换结果的生成之间的最大时间。
21.根据权利要求19所述的集成电路图像传感器，其中，逐步前进到超过所述CDS信号的电压电平包括：从高于所述CDS信号的电压电平到低于所述CDS信号的电压电平的转换，或从低于所述CDS信号的电压电平到高于所述CDS信号的电压电平的转换。
22.一种存储表示集成电路图像传感器的数据的非瞬态机器可读介质，所述集成电路图像传感器包括：
像素，具有光敏元件和输出电路，以输出表示所述光敏元件内累积的光电荷的模拟信号；以及
模拟数字转换电路，当所述像素输出所述模拟信号时，发起所述模拟信号的并行的第一模拟数字转换和第二模拟数字转换，所述第一模拟数字转换对应于所述光敏元件内的光电荷累积的低光范围并且在第一时间间隔内结束，并且所述第二模拟数字转换对应于所述光敏元件内的光电荷累积的亮光范围，并且在超过所述第一时间间隔的第二时间间隔内进行。
23.一种在集成电路图像传感器内的操作的方法，所述方法包括：
在第一曝光间隔期间在像素的阵列内累积光电荷；
在所述第一曝光间隔结束时，丢弃来自所述像素的第一子集的累积的光电荷，以仿真关于所述像素的所述第一子集的入射光的不存在；以及
在丢弃来自所述像素的所述第一子集的累积的光电荷之后，生成(i)对应于未被包括在所述第一子集中并且指示其中累积的光电荷的相应的像素的第一读出信号，以及(ii)对应于被包括在所述第一子集中的相应的像素的第二读出信号。
24.根据权利要求23所述的方法，还包括：
在第二曝光间隔期间在所述像素的阵列内累积光电荷；
在所述第二曝光间隔结束时，丢弃来自所述像素的第二子集的累积的光电荷，以仿真关于所述像素的所述第二子集的入射光的不存在，所述像素的所述第二子集包括未被包括在所述像素的所述第一子集中的像素；以及
在丢弃来自所述像素的所述第二子集的累积的光电荷之后，生成(i)对应于未被包括在所述第二子集中并且指示其中累积的光电荷的相应的像素的第三读出信号，以及(ii)对应于被包括在所述第二子集中的相应的像素的第四读出信号。
25.根据权利要求23所述的方法，其中，所述像素的阵列包括按行和列布置的像素，并且其中丢弃来自所述像素的所述第一子集的累积的光电荷包括丢弃来自被设置在所述像素的阵列的第一行内的所选列处的一个或多个像素的光电荷，并且其中，生成所述第一读出信号和所述第二读出信号包括并行地生成：(i)对应于被设置在所述像素的阵列的所述第一行内的所选列处的所述一个或多个像素的相应的第一读出信号，以及(ii)对应于除了被布置在所选列处的所述一个或多个像素之外的所述第一行内的像素的相应的第二读出信号。
26.根据权利要求25所述的方法，其中丢弃来自被设置在所述像素的阵列的所述第一行内的所选列处的一个或多个像素的光电荷包括：在所述第一曝光间隔之前的曝光间隔结束之后伪随机地选择被设置在所述第一行内的所选列处的所述一个或多个像素。
27.根据权利要求25所述的方法，其中丢弃来自被设置在所述像素的阵列的所述第一行内的所选列处的一个或多个像素的光电荷包括：当所述一个或多个像素被设置在所述第一行内的所选列处时，选择在多组M个连续像素中的每组M个连续像素内的至少一个像素。
28.根据权利要求25所述的方法，其中丢弃来自被设置在所述像素的阵列的所述第一行内的所选列处的一个或多个像素的光电荷包括：当所述一个或多个像素被设置在所述第一行内的所选列处时，排他地选择与绿色滤波元件相关联的像素。
29.根据权利要求23所述的方法，其中丢弃来自所述像素的所述第一子集的累积的光电荷包括：
将在所述第一子集的所述像素的相应的光电探测器内累积的光电荷转移到与所述第一子集的所述像素相关联的相应的浮动扩散节点；以及
将与所述第一子集的所述像素相关联的相应的浮动扩散节点可切换地耦合到重置电压节点，以移除来自所述相应的浮动扩散节点的所述光电荷。
30.根据权利要求29所述的方法，其中，所述第一子集的所述像素包括被设置在所述像素阵列内的第一行像素中的至少一个像素，所述第一行像素还包括未被包括在所述第一子集内的多个像素，并且其中将与所述第一子集的所述像素相关联的所述相应的浮动扩散节点可切换地耦合到所述重置电压节点包括：将与所述至少一个像素相关联的浮动扩散节点可切换地耦合到所述重置电压节点，同时将与未被包括在所述第一子集内的所述多个像素相关联的其他浮动扩散节点可切换地耦合到所述重置电压节点。
31.根据权利要求30所述的方法，其中，生成所述第二读出信号包括：生成关于未被包括在所述第一子集中的所述第一行内的所述多个像素中的每个像素的相关双样本读出信号。
32.根据权利要求31所述的方法，其中，生成关于未被包括在所述第一子集中的所述第一行内的所述多个像素中的每个像素的所述相关双样本读出信号包括，对于未被包括在所述第一子集中的所述第一行内的所述多个像素中的第一像素：
在将与所述第一像素相关联的所述浮动扩散节点可切换地耦合到所述重置电压节点之后，生成重置水平读出信号，所述重置水平读出信号指示与所述第一像素相关联的所述浮动扩散节点的重置状态；
将累积的光电荷从所述第一像素的所述光电探测器传递到与所述第一像素相关联的所述浮动扩散节点；以及
生成光电荷读出信号，所述光电荷读出信号指示从所述第一像素的所述光电探测器被传递到与所述第一像素相关联的所述浮动扩散节点的所述累积的光电荷。
33.一种集成电路图像传感器，包括：
像素的阵列，用于在第一曝光间隔期间累积光电荷；以及
控制电路，被耦合到所述像素的阵列，以用于以下操作：
在所述第一曝光间隔结束时，丢弃来自所述阵列内的像素的第一子集的累积的光电荷，以仿真关于像素的所述第一子集的入射光的不存在；以及
在丢弃来自像素的所述第一子集的累积的光电荷之后，生成(i)对应于未被包括在所述第一子集中并且指示其中累积的光电荷的相应的像素的第一读出信号，以及(ii)对应于被包括在所述第一子集中的相应的像素的第二读出信号。
34.根据权利要求33所述的集成电路图像传感器，其中所述像素的阵列还在第二曝光间隔期间累积光电荷，并且其中所述控制电路还用于：
在所述第二曝光间隔结束时，丢弃来自所述阵列内的像素的第二子集的累积的光电荷，以仿真关于像素的所述第二子集的入射光的不存在，像素的所述第二子集包括未被包括在像素的所述第一子集中的像素；以及
在丢弃来自像素的所述第二子集的累积的光电荷之后，生成(i)对应于未被包括在所述第二子集中并且指示其中累积的光电荷的所述阵列内的相应的像素的第三读出信号，以及(ii)对应于被包括在所述第二子集中的相应的像素的第四读出信号。
35.根据权利要求33所述的集成电路图像传感器，其中所述像素的阵列包括按行和列布置的像素，并且其中用于丢弃来自像素的所述第一子集的累积的光电荷的所述控制电路包括用于丢弃来自被设置在所述像素的阵列的第一行内的所选列处的一个或多个所述像素的光电荷的电路，并且其中，用于生成所述第一读出信号和所述第二读出信号的所述控制电路包括电路，该电路并行地生成(i)对应于被设置在所述像素的阵列的所述第一行内的所选列处的所述一个或多个像素的相应的第一读出信号，以及(ii)对应于除了被布置在所选列处的所述一个或多个像素之外的所述第一行内的像素的相应的第二读出信号。
36.根据权利要求35所述的集成电路图像传感器，其中用于丢弃来自被设置在所述第一行内的所选列处的一个或多个所述像素的光电荷的电路包括：用于在所述第一曝光间隔之前的曝光间隔结束之后伪随机地选择被设置在所述第一行内的所选列处的所述一个或多个像素的电路。
37.根据权利要求35所述的集成电路图像传感器，其中用于丢弃来自被设置在所述第一行内的所选列处的一个或多个所述像素的光电荷的电路包括：用于当所述一个或多个所述像素被设置在所述第一行内的所选列处时，选择在多组M个连续像素中的每组M个连续像素内的至少一个像素的电路。
38.根据权利要求35所述的集成电路图像传感器，其中用于丢弃来自被设置在所述第一行内的所选列处的一个或多个所述像素的光电荷的电路包括：用于当所述一个或多个像素被设置在所述第一行内的所选列处时，排他地选择与绿色滤波元件相关联的像素的电路。
39.根据权利要求33所述的集成电路图像传感器，其中用于丢弃来自像素的所述第一子集的累积的光电荷的所述控制电路包括用于以下操作的电路：
生成行控制信号和列控制信号，所述行控制信号和所述列控制信号实现在所述第一子集的所述像素的相应的光电探测器内累积的光电荷到与所述第一子集的所述像素相关联的相应的浮动扩散节点的传递；以及
生成一个或多个重置信号，所述一个或多个重置信号实现与所述第一子集的所述像素相关联的所述相应的浮动扩散节点到重置电压节点的切换耦合，以移除来自所述相应的浮动扩散节点的所述光电荷。
40.根据权利要求39所述的集成电路图像传感器，其中所述第一子集的所述像素包括被设置在所述像素阵列内的第一行像素中的至少一个像素，所述第一行像素还包括未被包括在所述第一子集内的多个像素，并且其中用于生成一个或多个重置信号的所述电路包括电路，该电路用于并行地实现(i)与所述至少一个像素相关联的浮动扩散节点到所述重置电压节点的切换耦合，以及(ii)与未被包括在所述第一子集内的所述多个像素相关联的其他浮动扩散节点到所述重置电压节点的切换耦合，所述一个或多个重置信号实现与所述第一子集的所述像素相关联的所述相应的浮动扩散节点到所述重置电压节点的所述切换耦合。
41.根据权利要求40所述的集成电路图像传感器，其中用于生成所述第二读出信号的所述控制电路包括：用于生成关于未被包括在所述第一子集中的所述第一行内的所述多个像素中的每个像素的相关双样本读出信号的电路，用于生成所述相关双采样读出信号的电路包括电路，用于以下操作：(i)在与所述第一像素相关联的所述浮动扩散节点已被可切换地耦合到所述重置电压节点之后，生成重置电平读出信号，所述重置电平读出信号指示与所述第一像素相关联的所述浮动扩散节点的重置状态，以及(ii)实现从所述第一像素的所述光电探测器到与所述第一像素相关联的所述浮动扩散节点的累积光电荷的传递，以及(iii)生成指示从所述第一像素的所述光电探测器被传递到与所述第一像素相关联的所述浮动扩散节点的所述累积的光电荷的光电荷读出信号。
42.一种集成电路图像传感器，包括：
像素的阵列，用于在第一曝光间隔期间累积光电荷；
用于在所述第一曝光间隔结束时，丢弃来自所述阵列内的像素的第一子集的累积的光电荷，以仿真关于像素的所述第一子集的入射光的不存在的装置；以及
用于在丢弃来自从像素的所述第一子集的累积的光电荷之后，生成(i)对应于未被包括在所述第一子集中并且指示其中累积的光电荷的相应的像素的第一读出信号，以及(ii)对应于被包括在所述第一子集中的相应的像素的第二读出信号的装置。
馈通补偿图像传感器
[0002] 相关申请的交叉引用
[0003] 本申请要求以下美国临时专利申请中的每一个的优先权并且通过引用将它们并入于此：
[0004]
技术领域
[0005] 本公开涉及集成电路图像传感器的领域。
背景技术
[0006] 低光性能继续是对于CMOS图像传感器的挑战。特别地，当像素几何形状继续收缩时，二阶采样不准确度已经使得读出噪声上升。并且，当SNR(信噪比)损耗以增加的分辨率在中到亮光条件中逆向移动时，在办公室照明条件中，小像素的减少的电子采集推送信号水平太低以致于读出噪声将支配较宽范围的照明光谱处的性能。附图说明
[0007] 本文所公开的各种实施例以示例的方式而非以限制的方式图示在附图的图形中，并且其中相同附图标记指代相同元件，并且其中：
[0008] 图1A和图1B图示了可以应用各种馈通补偿和读出技术和架构的单模和双模像素的示例性实施例；
[0009] 图2是图示了图1B的双模像素内的示例性像素周期的时序图；
[0011] 图4图示了趋向于延长CDS(相关双采样)读出间隔并且因此增加图1A和图1B的单模和双模像素内的时间噪声和约束像素转换增益的电容性馈通现象；
[0014] 图7是图示了关于像素行“n”的重置、曝光和读出和经由共享浮动扩散像素单位单元的一个或多个相邻TG控制线传达的馈通补偿的示例性像素读出时序图；
[0015] 图8图示了经由共享浮动扩散单位单元的相邻TG控制线传达的馈通补偿脉冲的示例性集合；
[0016] 图9图示了其中相邻传输门信号线被用于补偿对浮动扩散的重置门馈通并且然后组合负极性重置门脉冲使用以补偿传输门馈通的示例性馈通补偿方法；
[0017] 图10图示了可以利用以补偿控制信号馈通的单模4T像素的浮动扩散节点(“FD”)的附加的电容耦合；
[0018] 图11图示了在产生期望的电容耦合的目标像素的源极跟随器门 (SF)附近的相邻低重置门信号线的示例性路由；
[0019] 图12图示了用于至少部分经由一个或多个相邻RG线实现控制信号馈通补偿的架构的示例性读出时序；
[0020] 图13呈现了其中行选择信号线上的负脉冲补偿来自传输门信号线或重置门信号线的馈通的示例性像素读出时序图；
[0021] 图14A图示了至少适用于4T像素架构的备选TG空时序方法，包括但不限于图1A和图1B中所示的单模和双模4T像素；
[0022] 图14B图示了对于单模像素的高水平示意图和对于像素的读出的每列电路元件；
[0023] 图15A和图15B图示了其中专用补偿信号线耦合到像素内补偿结构的备选馈通补偿方法；
[0025] 图16B图示了图16A的像素内补偿布置，但是以及p阱和浮动扩散节点实现在分离的集成电路管芯或晶片中；
[0026] 图17图示了其中相邻浮动扩散节点形成附加的补偿门以建立期望的耦合电容的另一像素内补偿结构实施例；
[0027] 图18图示了另一像素内补偿结构实施例；
[0028] 图19图示了使能来自相邻像素或相邻像素单位单元的重置门线的馈通补偿的像素内补偿结构实施例；
[0029] 图20图示了对于在一个或多个相邻的基于行的传输门线(TGr) 上生成馈通补偿脉冲的条件读取像素的示例性像素读出时序图；
[0030] 图21图示了对于其中在相邻TGr线并且在本地重置门线(RG) 上生成馈通补偿脉冲的条件读取像素的示例性像素读出时序图；
[0031] 图22图示了其中列传输门控制线TGc结合相邻TGr线使用以补偿TGr和RG馈通的示例性像素读出时序图；
[0032] 图23图示了其中TGc被用于提供馈通补偿的示例性像素读出时序图；
[0033] 图24A和图24B图示了对于具有馈通补偿的条件读取像素的示例性像素读出时序图；
[0035] 图26图示了由馈通补偿使能的示例性压缩CDS像素读出时序图；
[0036] 图27A和图27B图示了示例性S/H电路实施例和与参考图26所描述的信号状态过采样相对应的对应的像素读出时序图；
[0037] 图28图示了其中用于采集低光信号状态样本的采样和保持控制信号的下降沿直到传输门控制信号的下降沿之后某个时间才发生的压缩CDS时序布置；
[0038] 图29A图示了其中在传输门脉冲的下降沿之前采集低光信号状态样本的备选压缩CDS时序方法；
[0039] 图29B图示了图29A中的低光CDS操作的展开图；
[0040] 图30A和图30B图示了可以使用参考图28、图29A和图29B讨论的缩短的低光CDS采样方法实现的相应的无条件和条件像素读出时序；
[0041] 图31A和图31B图示了对于模拟域残余馈通校正技术的示例性高水平框图和对应的时序图；
[0042] 图32图示了具有使能分支低光/亮光信号采集的双S/H(采样和保持)库读出架构的图像传感器的实施例；
[0043] 图33图示了可以实现在图32的列线多路复用器、FGA和S/H电路库的每列多路复用器、每列FGA(固定增益放大器)和每列低信号和高信号SH电路库的实施例；
[0044] 图34呈现了对于图32的图像传感器架构内的行读出操作的示例性时序图；
[0045] 图35图示了具有每列SSADC(单斜模拟数字转换器)和列共享 SAR ADC(逐次逼近读出模拟数字转换器)二者并且因此对过采样条件输出提供亚电子读出噪声和低功率二者的传感器架构；
[0046] 图36图示了具有用于分支低信号读出路径和高信号读出路径的分离的(相应的)ADC的双直接转换图像传感器的实施例；以及
[0047] 图37图示了可以被用于实现图36中的低信号采集块和高信号采集块的低信号ADC采集电路和高信号ADC采集电路的更详细的实施例；
[0048] 图38是图示了关于图36和图37的实施例的操作的示例性时序图；
[0049] 图39图示了双直接转换图像传感器的备选实施例；
[0050] 图40图示了可以实现在图39的单斜ADC(SSADC)内的低信号ADC采集块和高信号ADC采集块的实施例；
[0051] 图41图示了与图39和图40中所示的ADC采集块内的操作相对应的示例性高水平时序图；
[0052] 图42图示了双直接转换图像传感器的另一实施例；
[0053] 图43图示了可以实现在图42的偏置多路复用器库内的每列偏置多路复用器的实施例；
[0054] 图44和图45图示了对于利用图42和图43中所示的图像传感器和偏置多路复用器实施例的这样的切换偏置读出方法的示例性时序图和流程图；
[0056] 图47A和图47B图示了可以采用在图42的图像传感器内的备选 SSADC采集块和操作顺序；
[0057] 图48图示了其中固定增益放大器(FGA)库提供在读出电路内以在低信号和高信号读出路径中一致地实现引出线信号增益的备选图像传感器实施例；
[0058] 图49图示了可以被用于实现图48中所示的FGA库的每列FGA 的实施例；
[0059] 图50图示了单直接转换、分支读出路径图像传感器的实施例；
[0060] 图51A和图51B图示了可以实现在图50的单直接转换图像传感器内的可选的读出路径架构；
[0061] 图51C图示了可以实现在图50的图像传感器内的分支低信号读出路径布置和高信号读出路径布置的更详细的实施例；
[0062] 图52图示了可以执行在图50和图51A-图51C的实施例内的示例性数字CDS操作；
[0063] 图53图示了可以实现在图50的图像传感器内的分支读出路径的备选实施例；
[0064] 图54A是图示可以实现在图50的图像传感器和图53的分支读出路径内的示例性操作顺序的时序图；
[0065] 图54B是图示另一示例性操作分支低信号/高信号读出序列的时序图；
[0066] 图55A图示了另一直接转换分支读出图像传感器的实施例；
[0067] 图55B图示了偏置多路复用读出路径和SSADC比较器的更详细的示例；
[0068] 图56图示了对于关于图55A和图55B的分支低信号/高信号读出操作的示例性时序图；
[0069] 图57A图示了图示具有屏蔽暗校正块的像素阵列的变量c的实施例；
[0070] 图57B是与图57A的变量转换增益像素的读出操作相对应的示例性时序图；
[0071] 图57C是根据本文所描述的实施例的可以由变量转换增益、馈通补偿、分支读出路径图像传感器实施例实现的示例性CDS时间、读出噪声水平、转换增益和动态范围的表；
[0072] 图58图示了具有屏蔽暗校正块的像素阵列；
[0073] 图59图示了关于全分辨率像素阵列的示例性暗仿真；
[0074] 图60图示了对于条件读取图像传感器内的若干像素读出模式的示例性时序图，包括上文所描述的条件和无条件读出模式以及暗仿真读出模式；
[0075] 图61图示了对于示出像素阵列、s采样和保持逻辑、比较器和 ADC电路内的操作的管线序列的仿真暗像素读出的更完整的时序图；
[0076] 图62图示了支持参考图59到图61所讨论的暗仿真读出操作的示例性图像传感器架构；
[0077] 图63图示了可以被用于实现图62的模式控制器的暗列 (dark-column)模式控制器的实施例；
[0079] 图65图示了可以部署在图64的使能读取逻辑电路内的读取/暗仿真逻辑电路的实施例；
[0080] 图66和图67涉及四像素贝尔模板内的两个对角线像素(提供暗仿真的一个像素和提供活动图像信号的另一个像素)的同时读出的图像传感器架构。
具体实施方式
[0081] 在各种实施例中公开了在像素读出操作期间补偿破坏性控制信号馈通的图像传感器。更特别地，一个或多个馈通补偿信号组合若干实施例中的读出控制信号到空(即，否定、取消或实质上减少)控制信号馈通到四晶体管(4T)像素的浮动扩散节点。通过该操作，消除 (或至少显著地减少)对于馈通设置以其他方式所要求的基本延迟，这许可相关双采样(CDS)操作中的浮动扩散的急剧地缩短的时间并且因此提供像素读出噪声的减少。在若干实施例中，使“重置状态”采样或读出和“信号状态”采样或读出之间的时间接近重叠，这产生纳秒级CDS时间和亚1-电子像素读出。在其他实施例中，在不使用噪声 (和缓慢恢复)雪崩传感器的情况下利用压缩CDS时间使能新颖的读出架构和技术，包括相关光子计数。为了容纳和利用与低光和亮光像素信号有关的不同的噪声考虑和延迟时间，提供两个或两个以上分离的像素读出路径以利用最后的像素值的后读出选择(即，根据已经累积低信号水平的光子电荷的推测经由至少一个路径并且根据已经累积高信号水平的推测经由另一路径读出)推测地读出累积光子电荷。如下文所讨论的，关于具有两个路径之间不同的程度的并行性的这样的“分支”读出实施例(但是可以提供超过两个读出路径)，可以应用不同的放大水平、ADC操作和像素转换增益、时序等等。然而，在其他实施例中，关于低信号读出路径和高信号读出路径应用不同的转换增益，因此在不折衷动态范围的情况下还减少了低信号噪声。下文更详细地描述了这些和其他实施例、特征和配置。
[0082] 由馈通补偿增强的像素架构/读出模型
[0083] 图1A和图1B图示了可以应用各种馈通补偿和读出技术和架构的单模和双模像素(分别地，90和100)的示例性实施例。如所示，这两个像素包括经由传输门101可交换地相互连接的光电二极管110 (在该示例中，pin光电二极管)和浮动扩散节点112。由重置门线 (RG)控制的重置晶体管109耦合在浮动扩散节点与供电电压轨(例如，Vdd或Vdd-pix)之间，并且源极跟随器晶体管105和低选择晶体管107耦合如供电电压轨与像素输出线(跨像素阵列(即，像素90 或10的阵列)列向延伸到读出电路块的在本文中被称为“像素输出 (pixout)”的信号线)之间所示。如所示，单模像素90与双模像素 100二者中的浮动扩散节点112耦合到源极跟随器晶体管105的门，其进而经由行选择晶体管107耦合到像素输出线。通过该布置，当导通行选择晶体管(RS被断言)，在像素输出线上流动的恒定负载电流生成跟随(即，根据上升和下降)由浮动扩散节点的电荷水平所产生的电压的像素输出线上的电压。因此，在给定间隔期间累积(或聚集)在光电二极管内的光电荷的水平可以由导通传输门确定以使能从光电二极管110到浮动扩散节点112(其一般地重置或预充电以当传输门
101导通时使光电二极管放掉累积光电荷)的光电荷转移并且断言RS以产生表示由像素输出线上的电荷水平所产生的浮动扩散电压的信号。由于其电容/浮动特征，浮动扩散节点
112易受像素阵列和主机图像传感器中的许多源噪声影响。因此，在本文中的若干实施例中，在其中噪声信号和光电荷+噪声信号一个接一个地采样并且然后差分以取消噪声分量的两阶段“相关双采样”操作中完成光电荷读出。更特别地，在光电荷转移之前，重置浮动扩散(例如，响应于RG断言(assertion)，经由重置晶体管109耦合到Vdd或Vdd-pix)，并且然后在模拟或数字采样(或转换)操作中采集浮动扩散节点的重置状态 (即，重置包括kTC噪声水平)。在重置状态采集之后，光电荷由传输门101的激发转移以建立浮动扩散的“信号状态”，其包括重置状态 /噪声水平加上光电荷水平浮动扩散。然后，对信号状态进行采集，使得在要么模拟域要么数字域中，重置状态测量结果可以从信号状态测量结果减去以取消/否定重置状态分量并且因此产生期望的光电荷信号水平。由于对于重置状态和信号状态二者的浮动扩散水平的读出经受各种高频噪声源和低频噪声源，相关双采样(CDS)操作的噪声取消效率高度取决于重置状态样本和信号状态样本的时间接近度。如下文更详细地讨论的，跟随浮动扩散重置和光电荷转移事件，该接近度或“CDS时间”由涉及浮动扩散节点和/或像素输出线的重置时间的许多因素约束。
101导通时使光电二极管放掉累积光电荷)的光电荷转移并且断言RS以产生表示由像素输出线上的电荷水平所产生的浮动扩散电压的信号。由于其电容/浮动特征，浮动扩散节点
112易受像素阵列和主机图像传感器中的许多源噪声影响。因此，在本文中的若干实施例中，在其中噪声信号和光电荷+噪声信号一个接一个地采样并且然后差分以取消噪声分量的两阶段“相关双采样”操作中完成光电荷读出。更特别地，在光电荷转移之前，重置浮动扩散(例如，响应于RG断言(assertion)，经由重置晶体管109耦合到Vdd或Vdd-pix)，并且然后在模拟或数字采样(或转换)操作中采集浮动扩散节点的重置状态 (即，重置包括kTC噪声水平)。在重置状态采集之后，光电荷由传输门101的激发转移以建立浮动扩散的“信号状态”，其包括重置状态 /噪声水平加上光电荷水平浮动扩散。然后，对信号状态进行采集，使得在要么模拟域要么数字域中，重置状态测量结果可以从信号状态测量结果减去以取消/否定重置状态分量并且因此产生期望的光电荷信号水平。由于对于重置状态和信号状态二者的浮动扩散水平的读出经受各种高频噪声源和低频噪声源，相关双采样(CDS)操作的噪声取消效率高度取决于重置状态样本和信号状态样本的时间接近度。如下文更详细地讨论的，跟随浮动扩散重置和光电荷转移事件，该接近度或“CDS时间”由涉及浮动扩散节点和/或像素输出线的重置时间的许多因素约束。
[0084] 在单模像素90的情况下，基于行的传输门控制信号(TG)直接耦合到传输门101，如所示。当TG上升时，导通传输门101，并且开始光电荷转移。相比之下，双模像素100包括基于行的传输门控制信号TGr和基于列的传输门控制信号TGc二者，其以组合的方式起作用以许可传输门(例如，经由使能传输晶体管和备选方案，如下文所讨论的)上的行和列控制以及因此关于从光电二极管到浮动扩散的光电荷转移的逐列选择性。如下文所讨论的，该列选择性许可像素阵列的所选择行内的像素“条件地”读出——即，仅在光电荷的阈值水平被确定为在给定帧间隔或子帧间隔期间已经累积在像素的光电二极管内的情况下读出。通过迫使TGc信号导通(或甚至将其保持高)，实际上在单模像素的“无条件”读出模式中操作，可以“无条件地”读出双模式像素。因此，当单模像素90响应于TG断言无条件地读出时，可以在任何读出间隔处条件地或无条件地读出双模像素100。以下章节更详细地描述了条件读操作以向可以用作各种单模像素CDS压缩技术和分支读出技术的特定挑战中提供洞察力并且本文所公开的架构适于双模像素。
[0085] 图1B图示了示例性列读出电路和逻辑连同上文所描述的双模像素。如所示，列读出电路和逻辑150包括采样和保持电路块153(例如，包括用于将模拟信号输出采样并且暂时保持到读出线像素输出的开关和电容性元件)和比较器/ADC电路块155。在过阈值检测操作期间，可以在重置状态采样之前或在重置状态采样之后执行的条件读操作的阶段，在应用传输门线TGr上的部分电势(VTG-Partial)的情况下同时脉冲使能传递信号(TGcEn)。使能传递脉冲穿过逻辑OR门 159以驱动TGc高，因此导通使能传递晶体管103使得将VTG-Partial应用到传输门101，从而使能到浮动扩散112的部分电荷转移，如下文所讨论的。表示浮动扩散112的电荷状态(以及因此跟随部分电荷转移操作的光电二极管110)的信号水平被采集在采样和保持块153内并且供应给比较器/ADC块155内的比较器157。比较器157的输出经由逻辑OR门159供应给TGc控制线，使得在TGcEn变低之后， TGc根据光电二极管110内的电荷聚集的状态是超过还是未超过条件读阈值(“CR阈值”)要么保持高要么变低。
[0086] 如果检测到过阈值条件(即，比较器157的输出是高的，使得TGc 在TGcEn变低之后保持断言)，行控制线TGr上的全传递控制电势 VTG-Full的后续断言使得从光电二极管110到浮动扩散节点112的全电荷转移以及因此光电二极管状态的全读出。更特别地，根据浮动扩散电荷水平驱动像素输出，并且在比较器/ADC逻辑155的ADC电路(未特别地示出)内选择性使能模拟数字转换(ADC)操作。相比之下，如果部分读取结果指示欠阈值条件(即，比较器157低的输出)，则 TGc将在TGcEn的去断言(deassertion)处变低，从而断开使能传递晶体管103以防止传输门101处的V的施加以及因此禁止/抑制光电荷转移(即，防止/旁路全读操作)。因此，聚集在欠阈值像素内的光电荷将保持在光电二极管110中直到后续读出操作，这有效地延长对于该像素的曝光间隔。
[0087] 再参考双模像素100(在本文中还被称为“条件读取”像素)，行选择晶体管107耦合在源极跟随器105和读出线(pixout)之间以使能对由较大的像素阵列内的相应的像素行的列读出线的多路复用访问权。即，行选择线(“RS”)耦合到相应的像素行内的行选择晶体管 107的控制输入并且对独热基础操作以一次一个地选择对于感测/读出操作的像素行。重置晶体管109还提供在像素内以使得浮动扩散可交换地耦合到供电轨(即，当激活重置门线(RG)时)并且因此重置。通过完全导通传输门101(例如，通过断言TGc同时TGr是高) 和同时重置晶体管109或通过将光电二极管连接到重置状态浮动扩散，光电二极管自身可以连同浮动扩散重置。这些重置和行选择操作还应用在图1A的单模像素内。
[0088] 还参考图1B，取代使能传输门103，可以使用各种电荷转移控制布置。在例如在165处所示的一个实施例中，使能传递晶体管103由分割传输门的第二区段替换，其中，门的一部分由TGc控制并且另一部分由TGr控制，这要求这两个信号至少部分断言以便降低光电二极管与浮动扩散之间的静电势垒。该“分割门(split gate)”布置使能电荷累积期间负TGr电压的施加(和/或TGc的去断言)例如以更完全地阻挡光电二极管110与浮动扩散112之间的传递路径。而且，在不使传输门浮动的情况下，分割门实施例许可TGc在光电荷聚集期间去断言(即，如一旦降低采用使能传递晶体管103的实施例中的TGc 则将发生)。在示出在167处的另一实施例中，TGc电势可以直接耦合到光电二极管110的固定层，因此使光电二极管的电势相对于由传输门101形成的静电势垒上升和下降。在又一实施例中，使能传递晶体管103可以由P型晶体管实现(与图1B中所示的N型晶体管相反)，这还使得负电压能够经由TGr施加。在该情况下，OR门159可以由 NOR门替换以建立期望的有源低TGc断言状态。
[0089] 为了减少像素占用面积(即，管芯消耗面积)，单个浮动扩散节点和对应的读出/重置电路(即，晶体管105、107、109)可以由“像素单位单元”中的两个或两个以上像素共享，因此减少了每像素晶体管计数并且使能电荷拣选(减少的空间分辨率)成像模式。如详细视图115中所示，例如，单个浮动扩散节点112s由四个像素(由相应的光电二极管PD1-PD4表示的)的列共享，如由放大器晶体管105s 和行选择晶体管107s和重置晶体管109s形成的读出电路一样。在该四行乘以一列“4×1”像素单位单元(各种其他是可能的，包括跨两个或两个以上像素列的配置)，四个像素由总计十一个晶体管(其中的四个是传输门101)实现，因此这影响2.75(即，“2.75T”)每像素的平均晶体管计数。关于图1A的单模像素可以实现类似的“共享浮动扩散”像素单位单元。而且，如下文更详细讨论的，TG、TGr和TGc线可以在单模像素阵列和双模像素阵列二者中路由以标称地实现相应的TG控制线与门之间的一致的电容耦合对共享浮动扩散112s并且因此使能通过一个或多个否则无源基于行的传输门线上的空信号的断言的受控馈通空。
[0090] 图2是图示图1B的双模(或“条件读”)像素内的示例性像素读出周期的时序图。如所示，像素读出周期分割为与条件地读出或抑制读出像素状态所执行的不同的操作相对应的五个间隔或相位。在第一相位(相位1)中，通过同时断言TGr、TGc和TG线上的适当的逻辑高信号以导通使能传递晶体管103、传输门101和重置晶体管109 在光电二极管110和浮动扩散112内执行重置操作，从而经由传输门 101、浮动扩散112和重置晶体管109将光电二极管109可交换地耦合到供电轨(所图示的序列可以以无条件重置开始(例如，在帧间隔的开始)并且还可以从前述条件读出/重置操作开始)。为了断定重置操作，TGr和RG信号(即，施加在相同名字的信号线上的信号)减低到适当的“截止水平”，从而断开传输门101(和重置晶体管109) 使得光电二极管使得能够响应于接着发生的聚集相位(相位2)中的入射光而累积(或聚集)电荷。最后，虽然行选择信号在图2中所示的重置操作期间变高，但是这仅是每当结合特定行操作解码给定行地址时使行选择信号上升的特定实施方式的行解码器的结果(例如，在指向给定行的重置期间使TGr信号和RG信号上升)。在备选实施例中，行解码器可以包括在如由图2中的虚线RS脉冲所指示的重置期间抑制行选择信号的断言的逻辑。此外，重置晶体管可以在聚集相位期间留下导通或部分导通。
[0091] 在聚集相位的结尾处，关于浮动扩散执行相关双采样以实现条件或无条件读操作。以条件读情况开始，浮动扩散被重置(即，通过脉冲RG信号以将浮动扩散耦合到供电轨)并且然后由列读出电路内的采样和保持元件采样。(如图2中的相位3所示的)该“重置状态”采样操作实际上对浮动扩散110的重置状态采样并且通过断言对于感兴趣的像素行的行选择信号(RS)同时脉冲重置状态采样和保持信号 (SHR)以经由读出线pixout将浮动扩散110的状态传达给采样和保持元件(例如，未示出在图1B中的开关访问的电容元件)执行在图 1B和图2的实施例中。
[0092] 在采集条件读操作的相位3中的重置状态样本之后，通过使TGr 线上升到部分导通“过阈值检测”电势VTG-Partial同时导通使能传递晶体管103(即，通过断言逻辑高TGc信号，如上文所讨论的)，在相位 4中执行过阈值检测操作。通过该操作，VTG-Partial施加到传输门101 以将传输门切换到“部分导通”状态(“TG部分导通”)。参考图3，在 181和183处示出对于光电二极管(在该示例中，固定光电二极管)、传输门和浮动扩散(与图1B的光电二极管
110、传输门101和浮动扩散112相对应)的静电势示图以分别地图示欠阈值读出操作(低光) 和过阈值(亮光)读出操作。注意，静电势的所描绘的水平不旨在是实际或累积设备中产生的水平的实际表示，而是图示像素读出相位的操作的一般(或概念)表示。
110、传输门101和浮动扩散112相对应)的静电势示图以分别地图示欠阈值读出操作(低光) 和过阈值(亮光)读出操作。注意，静电势的所描绘的水平不旨在是实际或累积设备中产生的水平的实际表示，而是图示像素读出相位的操作的一般(或概念)表示。
[0093] 以欠阈值/低光示例181开始，在过阈值检测操作(相位4)的时间处的光电二极管内累积的电荷的水平未上升到经由部分导通传输门的浅沟道电势(187)溢出(即，传递)到浮动扩散的电荷所要求的阈值水平。因此，由于累积的电荷水平未超过由将VTG-Partial施加给传输门101的控制节点所建立的传递阈值(或溢出阈值)，因而不存在从光电二极管到浮动扩散的电荷转移并且累积的电荷相反在光电二极管内保持未受干扰。相比之下，在过阈值/亮光示例183中，高水平的累积电荷未超过传递阈值使得累积电荷的一部分(即，大于传输门部分导通静电势的电荷载流子的该子集)溢出到浮动扩散节点112 中，以及残余的累积电荷保持在如118处所示的光电二极管内。
[0094] 还参考图2和图3，在过阈值检测相位4的结尾之前，浮动扩散的电荷水平采样并且保持在信号状态采样和保持元件(即，响应于信号SHS的断言)以产生阈值测试采样——信号状态样本与先前所获得的重置状态样本之间的差异以及因此相关双采样——以关于条件重置阈值进行评价，如上文所描述的。
[0095] 在一个实施例中，条件读阈值是设定或编程为大于采样噪声基底的设置但是足够低以使得能够经由浅传输门沟道检测分钟电荷溢出的模拟阈值(即，以响应于比较/转换选通信号的断言与感测放大器中的阈值测试样本相比较)。备选地，阈值测试样本可以响应于比较/ 转换信号的断言而数字化(例如，在还被用于生成最后的像素样本值的模拟数字转换器内)并且然后再与设定(或编程到设置)噪声基底但是足够低以使能跟踪电荷溢出的检测的数字条件重置阈值。
[0096] 然而，如果阈值测试样本指示没有可检测的溢出发生(即，阈值测试样本值小于条件重置阈值)，则所评价的光电二极管被认为是在图3的低光示例中所示的欠阈值状态中并且TGc线在接着发生的条件读出相位(相位5，最后相位)中保持低以禁止对于条件读出操作的剩余部分的传输门101——实际上还禁止来自光电二极管103的读出并且因此使得光电二极管能够在不中断至少另一采样间隔的情况下继续聚集电荷。相比之下，如果阈值测试样本指示过阈值条件(即，大于条件重置/传递阈值的阈值测试样本)，那么TGc在条件读出相位期间脉冲高(或备选地保持高)同时以及将全导通“剩余部分传递”电势VTG-Full施加给TGr线，从而使得光电二极管110内的电荷(即，如图3的亮光示例中所示的电荷188)的剩余部分能够经由全深度传输门沟道(189)传递给浮动扩散112。通过该操作，在相位4中的过阈值传递与相位5中的剩余部分传递之间，由于相位1中的硬重置，因而累积在光电二极管内的电荷完全传输给其中可以在像素读出操作中感测其的浮动扩散。
[0097] 在所示的实施例中，像素读出操作由脉冲读出相位5中的SHS 信号实现以采集浮动扩散的后电荷转移信号状态并且因此关于相位3 中所采集的浮动扩散重置状态样本许可相关双采样。如所示，在相位 5的结尾处断言比较/转换选通以触发关于CDS像素读出的ADC操作。如由虚线SHS和比较/转换脉冲所证明的，可以可选地在缺少过阈值检测的情况下在读出相位5中抑制SHS和/或比较/转换。
[0098] 还参考图2，(即通过结合TGr上的VTG-Full的施加断言TGc实现的)光电二极管的条件读出有效地重置光电二极管(即，对浮动扩散放掉所有电荷)，同时条件读出的抑制使光电二极管的聚集状态不受干扰。因此，相位5中的条件读出操作的执行条件地重置光电二极管以为随后的采样间隔中的重新聚集做准备(即，随后的“子帧间隔”或简称“子帧”)或抑制重置光电二极管以使能后续采样间隔中的累积聚集。因此，在任一情况下，新聚集相位跟随相位5，以及相位2-5 在重复新帧中的硬重置之前针对总体帧(或曝光)间隔的每个子帧重复。在其中跨帧界限许可累积聚集的其他实施例中，可以执行相位1 处所示的硬重置操作以初始化图像传感器并且此后对于不确定的时间段进行省略。而且，取代相位1中所示的硬重置操作，跟随帧间隔的最后的子帧或如果期望的话通过在读出相位5期间无条件地断言 TGc在任何非最后的子帧中，可以实现无条件读取/重置。
[0099] 除在不考虑相位4中的欠阈值/过阈值评价的情况下执行读出相位5中所示的操作之外，可以一般地执行双模像素100的无条件读出，如关于图2所描述的。更特别地，相位4阈值评价可以如图2中所示地执行并且然后忽略(例如，通过读出相位5期间的TGcEn的继续断言重写)或者阈值评价可以完全省略以产生四相位CDS像素读出。一般而言，下文关于可以采用但是不要求条件读取能力和/或具有单模像素阵列的图像传感器的图像传感器实施例图示了这样的四相位读出序列。因此，传输门101上的列线控制可以提供但未使用(例如，在某些子帧和/或传感器操作模式期间)或可以完全省略。而且，传输门控制信号一般地在四相位读出示图中指示“TGn”(以及“n”表示图像传感器的第n行)并且可以表示要么排他地基于行的传输门控制(即，省略的列行和因此单模像素阵列)要么基于行的传输门控制和基于列的传输门控制的逻辑组合。
[0100] 减轻归因于控制信号馈通的浮动扩散中断
[0101] 图4图示了趋向于延长CDS读出间隔并且因此增加图1A和图 1B的单模和双模像素内的时间噪声和约束像素读出转换增益的电容性馈通现象。更特别地，特别地重置门(RG)和传输门(TG)控制线上的控制线脉冲趋向于电容性地耦合(即，馈通)到像素的浮动扩散节点，这创建如75a和75b处所示的浮动扩散节点处的馈通瞬变。因此，为了对像素输出线(pixout)提供足够的时间以固定到其正确值，一般地分别地在产生馈通的信号(即，“馈通源”)的下降沿与重置状态采样和保持信号SHR和信号状态采样和保持脉冲SHS的下降沿之间强加延迟。更特别地，在RG脉冲的下降沿与SHR(重置状态采样和保持脉冲)的下降沿之间强加第一固定延迟，并且在TG脉冲的下降沿与SHS(信号状态采样和保持脉冲)之间强加第二甚至更长的固定延迟以提供用于TG馈通固定的时间。如所示，强加TG馈通的固定延迟直接落在由SHR和SHS的下降沿标记的CDS间隔内并且实际上可以构成特别地对于低光(小)信号水平的CDS时间的主导部分。遗憾的是，电容性馈通随着建立甚至更小的像素所要求的减少的过程几何形状而增加。使事情更糟地，全阱能力和响应度倾向于利用像素大小减少，使得较小的像素一般地要求较高的转换增益以保持图像读出信噪比(SNR)。TG馈通的幅度将随着较高的转换增益而增加，这引起甚至更长的固定时间和对应地更长的CDS时间。CDS 时间的该增加将增加读出噪声并且因此抵消由较高的转换增益预期的SNR改进。因此，TG馈通设置要求限制可以使用的常规转换增益的幅度并且因此限制减少输入相关噪声的能力。
[0102] 为了理解由控制信号馈通强加的中断/延迟，考虑一些示例性分量和定时值。例如，进入像素阵列(诸如重置(RG)和传输门控制(TG)) 的控制信号的最小脉冲由其相应的控制线的RC时间常量约束使得-1000欧姆的行线电阻和～0.5pF的电容产生500皮秒RC时间常量。为了实现2-西格玛固定，相应的控制脉冲的整个上升和下降可以在～2ns内并且因此非常迅速地完成。
[0103] 相比之下，像素输出固定时间是更长的数量级。源极跟随器偏置电流通常是大约3μA-10μA(即，为了避免固定图案噪声和由跨源极跟随器和像素输出线引起的暗影)使得甚至在黑暗中，大约1-3μs的像素输出固定时间延迟一般地在信号状态采样期间强加以补偿控制信号馈通。这可以从由V(t)＝1/C∫i(t)dt指令的转换速率限制理解，其中，i(t)是例如3μΑ，并且C是像素输出线和采样电容器和像素输出线的其他寄生电容的组合的电容。典型的值可以是2pF。即使传感器在黑暗中，像素输出线的馈通引起的干扰可以是粗略地500mV到 1000mV(例如，取决于TG对浮动扩散的耦合电容和浮动扩散的总电容)，使得跟随TG脉冲馈通的示例性像素输出固定时间可以被计算为t＝(500mV/3μΑ)*2ρΡ＝333ns。由于大电压跳跃若干次，实际上要求旋转固定时间以便实现像素与列之间的匹配，这产生1μs至3μs 总体延迟。
[0104] 如图4所示，由于TG脉冲馈通，因而在浮动扩散和像素输出上存在大中断。除非使固定时间足够长以容纳阵列中的最坏情况的列、归因于列和像素固定的失配的固定模式噪声，否则这导致包括延伸的 CDS时间、高行向时间噪声的若干不期望的效果(即，以解释上文详述的实质上固定延迟)。更特别地，CDS传递函数拒绝带通外的频率处的噪声但是将带内噪声传递到读出信号中的带通函数。CDS时间确定带通的下限/底部频率(上线频率由源极跟随器和CDS读出路径中的其他电路的带宽确定)使得CDS时间的强加馈通的延伸加宽带通并且因此增加读出噪声。
[0105] TG-空/主动稳定
[0106] 在图5中一般地所示的实施例中，在于所选择的相应的像素行或列内的浮动扩散节点附近延伸的一个或多个基于行和/或基于列的信号线(共同地示出为“空(Null)”)上断言馈通补偿脉冲(或“空(nulling)”脉冲)，存在对于每个像素行和/或每个像素列的至少一个这样的“空(nulling)”线。空脉冲抵消(即，取消、否定、减轻或以其他方式补偿)起因于光电荷采样相位期间的TG脉冲的施加的电容性馈通，这减少了浮动扩散和像素输出固定时间并且因此减少了 CDS时间和像素读出期间的对应的时间噪声。虽然未特别地示出在图 4中，但是可以附加地与其他控制信号脉冲协同生成空脉冲(例如，在条件读像素中的过阈值检测期间的部分TG脉冲期间，同时以及在重置状态采样之前的RG脉冲等等)。而且，虽然空脉冲示出为从0v 转变到负电压，但是可以备选地应用从正电压转变到负电压或从正电压转变到较低的正电压的任何下降脉冲(例如，负极性脉冲)。更一般地，空脉冲可以在适当的时间生成并且利用适当的幅度和极性以抵消任何控制信号馈通，包括例如但不限于来自行选择信号断言(RS) 的馈通、重置门信号断言(RG)以及下文所讨论的各种其他行控制信号和列控制信号。
[0107] 一般而言，跨一个或多个目标像素行或列或在其附近路由空信号线以实现对像素的浮动扩散的寄生电容耦合，并且可以被连接或可以不被连接到读出的像素行内的像素晶体管(即，“活动”像素行)。在若干实施例中，例如，可以由对于相邻活动行(例如，邻近或接近活动行)的(一个或多个)像素行的一个或多个行控制线实现空信号线，同时在其他实施例中，可以由专用空线(即，仅提供以传达空信号脉冲的线)实现空信号线，并且然而在其他实施例中，空信号线可以是对于活动像素行的控制信号线自身。在其他实施例中，专用空线和相邻行控制线和/或活动行控制线的组合可以产生期望的馈通补偿，并且然而在其他实施例中，取代或补充基于行的空线，可以使用列控制线和/或专用列空线。在所有这样的情况下，在(多个)空线上传达的空信号执行计数器耦合以消除或实质上减轻对浮动扩散节点的净控制信号馈通——在本文中备选地被称为“馈通补偿”、“馈通空”和“浮动扩散稳定”的效应。
[0108] 是否由基于行的信号线和/或基于列的信号线实现，空线可以放置在垂直基于行的浮动扩散轨迹附近(或上文类似地)(以及因此在对于相应的像素的浮动扩散区域附近)，并且还可以控制与像素输出的距离和基于列的传输门控制线(即，TGc)。存在调节空线的宽度和对其他线(诸如TGr、像素输出和TGc)的接近度中的两者或任一者以产生理想的“计数器耦合”效应的显著的自由。而且，例如，可以使用运行时间和/或生产时间校准操作和芯片上或芯片外校准电路从电压立场调谐“计数器耦合”的数量。实际上，可以使TG空脉冲幅度相当大(在没有可靠性风险的情况下)，特别地其中其将不驱动节点或门。例如，芯片上开关电容“升压器”可以被用于实现具有10v或更多的幅度的负极性或正极性馈通补偿，但是较小的脉冲幅度也可以牺牲。
[0109] 还参考图4和图5，当馈通补偿使得接近像素输出线的时间常量的任意小CDS时段，有意义的图像生产要求足够长以根据V(t)＝ 1/C∫i(t)dt)读出不可忽略的光电荷的CDS时段，其中，跟随TG脉冲的像素输出信号现在表示光电荷而非寄生电压耦合。观察到不受限制的像素输出设置时间依赖于光电荷转移的水平，跟随可以利用比亮光信号更低的固定延迟对低光信号进行采样-下文详述的若干实施例中利用的洞察力。作为示例，在不考虑旋转速率限制的情况下，可以对单个光子进行计数。作为另一示例，CDS时段可以基于成像条件任意地缩短或延伸(即，对于已知低光和高ISO情景而言非常短)。其他技术可以应用在备选实施例中。
[0110] 随着非常短持续时间CDS(“压缩CDS”)以及因此非常低噪声像素的使能出现的另一考虑是如何实际地鉴于在像素源极跟随器晶体管之后来自读出路径中的分量的附加的读出电路噪声实现子电子读出噪声性能。该添加噪声可以起因于电路诸如采样和保持、增益放大器和模拟数字转换器(ADC)。假定压缩CDS像素读出(例如， 10ns-100ns CDS持续时间)的读出噪声将比典型的读出电路噪声低得多，然后可以因此选择采样和保持的电容器大小。即，给定亚电子噪声像素(即，小于单个电子的噪声)，然后电容性采样和保持元件的电容可以增加以减少读出电路噪声添加。
[0111] 压缩CDS(即，亚电子)像素读出还许可较高的转换增益架构的采用以减少后源极跟随器噪声。例如但不限于，产生500uV/e-转换增益而不是100uV/e-的架构将有效地以5x减少噪声后源极跟随器。下文更详细地讨论了若干这样的高转换增益实施例。
[0112] 本文所公开的各种实施例使得CDS持续时间能够压缩到像素输出线自身的理论RC常量，以数量级或更多(例如，从1μs到100ns 或更少)减少了CDS时间，大大地减少了黑暗中的时间源极跟随器读出噪声和像素固定模式噪声/固定列模式噪声。以下章节详述像素馈通补偿方案(即，浮动扩散稳定到TG空和其他活动补偿技术)，其可以例如但不限于应用在其他标准CMOS图像传感器像素和传感器架构以及专用或其他非标准像素和传感器架构中。
[0113] 基线馈通补偿
[0114] 对于浮动扩散馈通补偿的基线实施例包括添加信号接线和专用于馈通空的伴随的解码器/驱动器。在若干实施例中，该专用空信号线 (或“耦合”或“补偿”信号线)跨像素阵列行向延伸以匹配待补偿的行控制脉冲和信号的阵列上的旋转和下降。在备选实施例中，取代或者补充基于行的线，可以使用基于行的空线，以及列信号时序、波形成形和/或信号线路由被设计为匹配待补偿的指定馈通信号的旋转和下降。然而在其他实施例中，可以利用现有控制信号线以运载空信号。而且，虽然潜在地以减少的填充因子为代价，但是取代或者补充基于信号线的补偿，晶体管或其他有源部件可以提供在单独的像素内以提供馈通补偿。
[0115] 关于本文所描述的示例性波形示图和实施例，应当注意，馈通补偿不需要“完美”以便实现有利影响。例如，补偿信号的脉冲沿不与产生馈通干扰的信号脉冲沿确切地对齐，也不将匹配馈通补偿脉冲与产生馈通的控制信号之间所要求的电压摆动、耦合电容(或电压摆动或耦合电容的积)。
[0116] 图6图示了TG与RG控制信号线之间的示例性耦合电容和图1A 的单模(4T)像素的浮动扩散节点FD。在可以相同应用到图1B的双模像素的一阶分析中，TG与FD之间(即，“Ctg-fd”)和RG和FD(“Ctg-rg”) 之间的耦合电容将产生跟随来自TG和RG信号的浮动扩散节点上的馈通信号。关于TG脉冲，例如，馈通信号(ΔVFT)的幅度由以下给定：
[0117] ΔVFT＝ΔVtg*(Ctg-fd/Cfd) (1)
[0118] 其中，ΔVtg是TG脉冲的电压摆动，并且Cfd是浮动扩散节点的总电容。
[0119] 注意，像素转换增益一般地由减少Cfd(即，转换增益＝q/Cfd) 调节，这意味着如果未补偿对浮动扩散的馈通，则馈通的ΔY将随着转换增益增加而增加。该较大的馈通然后强加较长的浮动扩散节点和像素输出固定延迟并且因此增加CDS时间。另一方面，通过补偿浮动扩散馈通，转换增益可以在不明显地增加固定时间的情况下增加并且因此还减少输入相关读出噪声。
[0120] 利用像素控制线实现馈通补偿
[0121] 添加专用馈通补偿信号线的备选方案是将现有控制信号线和结构使用在对于馈通补偿的主题像素中——避免添加浮动扩散电容(如可以在添加(一个或多个)信号线以完成馈通补偿时发生)并且因此避免改变像素转换增益的方法。在若干实施例中，对于一行四个浮动扩散共享像素单元内的相邻像素行(即，如图1B中的115处所示的单独的4x1单位单元，但是在单模实施例中可以省略使能传递晶体管 103)被用于传达馈通补偿脉冲。这些相邻行控制线可以路由以紧密地匹配馈通源信号线(即，“源极线”)的时钟旋转和下降，并且在分布式或以其他方式共享的浮动扩散的情况下，可以展示对匹配源极线的那个的浮动扩散的电容耦合。例如，源极TG线和三个相邻的TG 线可以跨一行四像素单位单元一致地路由并且关于每个单位单元内的共享浮动扩散展示一致的电容耦合使得可以由单位单元TG线的任何其他或其他TG线的组合上传达的补偿信号使起因于源极TG线上所传达的控制信号的电容馈通空。虽然在一些情况下可能需要较高的补偿电压摆动，但是可以关于具有相应的(非共享的)浮动扩散节点应用相同技术。而且，如下文所讨论的，还可以经由RG信号线和RS (行选择)信号线以及像列传输门控制线TGc的列控制线传递补偿脉冲。
[0122] 图7是图示关于像素行“n”(即，由RGn和TGn控制的)的重置、曝光和读出和经由共享RD单位单元的一个或多个相邻TG控制线(指派TGn*)传达的馈通补偿的示例性像素读出时序图。在一个实施例中，在多个相邻TG线上同时断言补偿脉冲以限制任何单个线上所要求的补偿脉冲幅度(电压摆动)(即，如果仅一个相邻TG线被用于传达补偿脉冲，与脉冲幅度相比较)。通过该布置，在不影响像素性能(例如，GIDL(增益引起的漏极泄漏)、Qsat或散辉现象)，可以实现和应用相对低补偿脉冲电压。虽然可行，但是对补偿馈通的单个相同TG线的使用可以要求补偿线上的较大的电压摆动并且可以强加附加的设计考虑以确保门可靠性并且避免读出、驱动器实施方式挑战等等期间的GIDL。作为示例，如果TGn脉冲展示2.5V摆动，则在 4x1共享RF像素单元的三个相邻TGn*线上所要求的负脉冲幅度是 2.5V/3＝0.83V，相反如果单个TGn*线被用于馈通补偿，则需要全部 2.5V。
[0123] 在图7的实施例中，单位单元中的四个TG线具有实质上相同的 FD耦合电容Ctg-fd。因此，由于在TGn上传达的传递控制脉冲将具有 Vtg_vsf＝Vtg_on-Vtg_midl的电压摆动，因而可以对Vtg_midl进行设定使得Vtg_midl-Vtg_off＝(Vtg_vsf/3)以通过脉冲从Vtg_midl到 Vtg_off并且返回的那些线产生三个TGn*线中的每一个上的 Vtg_vsf/3的馈通补偿脉冲幅度(以及因此共同地，期望的Vtg_vsf补偿水平)。注意，四像素单位单元中的所有四个TG线初始地从Vtg_off 转变到Vtg_mid(避免对FD节点的门引起的漏极泄漏所选择的信号水平)以为补偿馈通的CDS读出做准备——在聚集相位的结束与SHR 脉冲的下降沿之间的任何时间处可以安全地(非破坏性地)实现的转变。
[0124] 图8图示了经由共享FD单位单元的相邻TG控制线(TGn*)并且经由目标像素行(RGn)的RG线所传达的馈通补偿脉冲的示例性集合，因此许可馈通补偿信号线上的甚至更小的负脉冲摆动。例如，在其中Crg-fd近似匹配Ctg-fd并且其中Vtg_midl-Vtg_off＝Vtg_vsf/4的实施例中，线TGn*中的每一个可以从Vtg_midl负脉冲到Vtg_off并且返回同时利用RG上的相同幅度补偿脉冲的生命以产生期望的馈通补偿。
[0125] 在图9的实施例中，TGn*信号线被用于补偿对浮动扩散的RGn馈通并且然后组合如图8中所示的RGn脉冲使用以补偿TGn馈通。即，当RGn脉冲高时，TGn*信号由适当的电压摆动在185处脉冲低以补偿 RGn馈通。稍后，在186和187处，分别地在TGn*和RGn上生成馈通补偿脉冲以共同地补偿TGn馈通补偿。
[0126] 虽然参考形成共享浮动扩散节点架构的一部分的特定4T像素描述，图7-9中所图示的馈通补偿技术还可以与其他4T像素架构(诸如开关供电行选择架构)、重置通过输出架构或其他一起采用。在所有情况下，像素单位单元中的TG和RG信号线可以被用于取消、否则或以其他方式补偿对浮动扩散节点的馈通的特定源极。
[0127] 图10图示了可以利用以补偿控制信号馈通的单模4T像素90的浮动扩散节点(“FD”)的附加的电容耦合——在这种情况下关于邻近像素(对于非共享FD架构而言)或像素单位单元(对于共享FD架构而言)的RG线。在若干实施例中，邻近RG线“RGadj”关于目标像素的浮动扩散节点有目的地设计并且布局以产生期望的耦合电容 Crgadj-fd。作为示例，在一个实施方式中，RGadj线的金属层形成以对目标像素的浮动扩散节点的设计的接近度延伸到相邻的(目标)像素。在另一实施方式中，RGadj线紧接地邻近对于相邻(目标)像素的FD- 源极跟随器连接布置和/或在目标像素的源极跟随器门的附近路由。如图11的示例性实施例所图示的，信号线RGadj对目标像素的源极跟随器门(SF)的近侧路由实现借助于源极跟随器门与浮动扩散节点之间的电气相互连接电气等效于Crgadj-fd的电容耦合Crg-sf。各种附加/备选布局和设计技术可以被用于实现/调谐期望的耦合电容。
[0128] 图12图示了用于至少部分经由一个或多个相邻RG线实现控制信号馈通补偿的架构的示例性读出时序。在所示的示例中，像素行“n”将读出，以及RGn和TGn在201和203处脉冲以分别地重置浮动扩散节点并且使能光电荷转移。邻近RG信号线RGadj可以是来自包含像素将读出的像素的行上面或下面的像素行的RG线或者在其中单位单元中的所有像素中间共享单个RG线的像素单位单元的情况下，可以是来自邻近单位单元的RG线。在RGadj与先前读出的相邻像素行(即， RGn-1)相对应的情况下，RGadj将通常处于“导通状态”，因为已经读出该像素行并且现在将聚集或等待聚集。在该情况下，RGadj可以然后断断续续脉冲以在没有对相邻像素行(即，行n-1)的影响的情况下抵消(即，补偿)TGn脉冲203的馈通的负极性脉冲205。虽然未特别地示出在图12中，RGadj还可以被用于补偿来自RGn脉冲的馈通。
[0129] 虽然相邻行TG和本地RG控制线对于补偿从源极线到浮动扩散的馈通是特别有效的(即，在共享RF单位单元中，那些相邻线趋向于物理地邻近浮动扩散节点并且因此主要通过门到漏极重叠电容有效地耦合到FD)，RF信号线和行选择晶体管门还可以被用于馈通补偿。例如，图13呈现了其中RS线上的负脉冲补偿(即，全部或部分否定)来自TG或RG源极线的馈通的示例性像素读出时序图。如207 和208处所示，负RS脉冲取决于有效(例如，在该示例中，断言到逻辑高状态)RS信号。取消馈通所要求的负RS脉冲的电压摆动ΔV 将取决于RS线与浮动扩散节点之间的耦合电容。较大的补偿电压摆动可以实现在其中RS门和/或信号线不物理地邻近(或以其他方式未足够地耦合到)浮动扩散的实施例中，只要负向补偿脉冲不中断RS 线的行选择功能。为了实现与允许像素兼容的RS上的足够的补偿电压和驱动电路电压，可以有目的地增加RF-FD耦合电容(例如，通过路由接近源极跟随器(SF)门的RS多晶硅栅的一部分、通过FD-SF 门相互连接上路由RS信号线相互连接等等)。备选地(或附加地)，可以组合上文所描述的TGn*和RG补偿脉冲应用RS补偿脉冲。
[0130] 备选TG空时序
[0131] 图14A图示了至少适用于4T像素架构的备选TG空时序方法，包括但不限于图1A和图1B中所示的单模和双模4T像素。该TG馈通取消或补偿方法可以结合各种馈通补偿读出技术应用，包括分支读路径和/或下文所描述的变量转换增益技术。图14A中所示的特定示例特别地适于实现快速CDS时间和低读出噪声的低光信号的读出。
[0132] 在图14B中示出了一般化单模像素90和读出电路框图以及图 14A中所示的对应的时序图。参考图14A和14B，初始地通过使传输门线(TG)脉冲并且使重置门线(RG)上升重置光电二极管110(PD)，如所示。在TG变低之后，光电荷聚集开始并且使RG导通或部分导通以提供散辉现象保护。在CDS读出的开始处，断言对于期望的行的行选择(RS)信号，并且源极跟随器105(SF)连接到列输出线像素输出。然后，重置状态采样和保持控制信号(SHR)信号并且信号状态采样和保持信号控制信号(SHS)上升(例如，同时或一个接一个地，如所示)以可切换地将采样和保持电路224的电容器Cr和Cs 耦合到像素输出线(即，经由存取晶体管225、227)并且因此对其上的重置状态电势进行充电。此后不久，SHR变低，断开晶体管225 以将浮动扩散节点112(FD)的重置状态存储(或采集)在重置状态采样和保持电容器Cr上。
注意，虽然SHR被示出为在RG之前不久下降，但是SHR可以备选地在RG下降沿与后续TG上升沿之间下降。
注意，虽然SHR被示出为在RG之前不久下降，但是SHR可以备选地在RG下降沿与后续TG上升沿之间下降。
[0133] 这时候，以使得负RG馈通能够取消或实质上减少(即，补偿) 正TG馈通的方式通过下降RG和上升TG使能馈通补偿光电荷传递。为了避免丢失光电荷，RG信号在TG信号变高之前(并且，在一个实施例中，尽可能接近)开始变低。RG下降沿和TG上升沿的接近度由时序控制和电荷传递约束(参见图14A中的插图219)。TG上升沿不在RG下降沿之前发生，因为这将使得从PD传递到FD的电荷的至少某个部分经由重置晶体管109扫描到供电Vdd。
[0134] 备选地，在TG的上升沿和RG的全部下降沿之前，RG信号可以部分变得更低(参见图14A中的插图221)。这提供两个益处：(1) RG馈通可以与TG馈通匹配，因为RG和TG可以具有固有地不同的对FD的耦合电容，和(2)这产生从FD到RG区域的势垒以当TG 导通时，防止从PD所传递的初始小数量的信号的电荷损耗。RG和 TG沿取消彼此对FD的馈通，可以对于小信号迅速地固定列输出线 (如先前所描述的)。然后，SHS信号以将信号重置水平采样到电容器Cs上。
[0135] 参考图14A的插图223，TG和RG沿还可以被设计为更缓慢地下降以针对避免电荷损耗的边沿的安置提供更多时序裕度。
[0136] 使用添加信号线和/或像素分量的馈通补偿
[0137] 图15A和15B图示了其中专用补偿信号线(“Comp”)耦合到像素内补偿结构的备选馈通补偿方法。首先参考图15A中所示的像素剖面实施例，某种程度重n掺杂浮动扩散节点240(n+)连同p+补偿节点243形成在更轻掺杂n型隔离阱241内。通过该布置，浮动扩散节点有效地延伸到n型隔离阱241的大小(同时保持n+节点240与p+ 节点243之间的隔离)使得在p+节点243与浮动扩散之间形成电容耦合“Cp-fd”。因此，经由补偿线施加给隔离的p区243的负脉冲馈通补偿信号电容性地耦合到浮动扩散并且因此可以被用于补偿(即，否定或以其他方式减轻)不期望的控制信号馈通。在图15B中图示了关于TG馈通的该操作的示例。在所示的实施例中，补偿线上升到预先确定的基线电势，并且此后从基线电势负脉冲到小于基线电势并且返回如251处所示同时以及TGn脉冲的断言，从而补偿TGn馈通。
[0138] 负极性补偿脉冲上的所要求的电压摆动(并且因此在图15B的实施例中配备补偿信号的基线电势)取决于Cp-fd并且使足够小以避免 P+对n-FD结的大的暗电流(或崩溃或击穿)。
[0139] 图16A图示了其中光电二极管110和浮动扩散节点112形成在已经植入n型衬底或n-epi材料中的p阱231内的备选像素内补偿结构实施例。在p阱的外部形成隔离p区263，并且在隔离p区的内部形成分离的n+扩散265。隔离p区263中的该n+扩散265连接到n+浮动扩散节点112(例如，通过金属层连接或多晶266)，并且隔离p 区263连接到COMP信号线。通过该布置，负极性COMP脉冲将从隔离p区263电容性地耦合到n+扩散265(即，借助于电容Cp-fd，如所示)并且因此经由n+扩散FD相互连接266到浮动扩散，因此补偿对浮动扩散的控制信号馈通。
[0140] 图16A中所示的方法还可以被用于3D(三维)堆叠传感器或其他多管芯布置。参考图16B，例如，浮动扩散节点112和隔离p区263 被制作为图16A中，但是布置在分离的(相应的)集成电路管芯(或晶片)上，其以管芯堆叠或其他多管芯布置相互连接以建立隔离p区 263与浮动扩散节点112之间的连接276。
[0141] 图17图示了其中相邻浮动扩散节点112形成附加的补偿门291 (CG)以建立如由Cg-fd所示的对浮动扩散的耦合电容的另一像素内补偿结构实施例。在补偿门下面的沟道区292是p掺杂的，使得没有形成附加晶体管并且使得施加给CG的电压未以将影响浮动扩散节点 112的电容或电荷流动的方式更改沟道电势。
[0142] 图18图示了另一像素内补偿结构实施例。如所示，电气耦合到浮动扩散节点(未示出的连接)的源极跟随器多晶特征298在浅沟槽隔离(STI)区299上延伸到相邻栅氧化层和n+源极/漏极区301。通过该布置，在n+源极/漏极区301与源极跟随器多晶298之间并且因此在n+源极/漏极区域浮动扩散节点之间形成电容耦合(Cg-cd)。补偿线(COMP)连接到如所示的隔离n+源极/漏极区301，使得COMP 线上的负极性脉冲将电容性地耦合到浮动扩散节点以补偿控制信号馈通。
[0143] 图19图示了使能来自相邻像素或相邻像素单位单元的RG线的馈通补偿的像素内补偿结构实施例(例如，如上文参考图10-图12所讨论的)。如所示，相邻像素(或单位单元)RG线RGn-1连接到相邻源极跟随器多晶的浮动漏极308和/或目标像素的浮动扩散节点以创建期望的Crg-sf。
[0144] 条件读出像素阵列内的馈通补偿
[0145] 虽然到目前为止已经主要关于单模4T像素讨论了馈通补偿(即，缺乏列线传输门控制并且因此没有列控制的条件读出能力的像素)，所公开的方法和技术可以容易地延伸到双模(条件读出)像素，其中，列控制/反馈线(或线)被用于根据过阈值/欠阈值确定使能或禁止光电荷读出(即，对浮动扩散的光电荷转移和接着发生的读出生成)。例如，可以在本地RG或RS信号线(即，在将补偿馈通的像素行或单位单元内的控制重置和行选择操作的那些线的实例)和/或相邻的 RG/RS线上生成馈通补偿脉冲，如一般地上文所讨论的。
[0146] 图20图示了对于其中在一个或多个相邻TGr线(即，基于行的传输门控制信号线(指派TGrn-1*))上生成馈通补偿脉冲的条件读出像素的示例性像素读出时序图。所示的示图假定“叠栅(stacked gate)”条件读像素架构(即，像素包括TGr、TGc与像素传输门之间相互连接的使能传递晶体管，如图1B中的103处所示)，使得TGrn电势(即，以其他方式中断馈通的主源)保持在避免使使能传递晶体管的漏极主体结前向偏置的水平，并且TGc一般地在光电荷聚集期间(即，相位 2)保持高。如图20所示，以与图8中所示的相邻TG线上的馈通补偿脉冲的生成类似的方式生成负直接馈通补偿脉冲。与图8中所示的 TGn和TGn*线一样，TGrn和TGrn*可以路由到共享FD单位单元内的相应的像素。而且，与TGn*一样，通过使用在相同共享单位单元中的相应的相邻TGr线上传达多个馈通补偿脉冲，可以减少在任何单个相邻TGr线上所要求的补偿脉冲幅度，因此使能将不中断像素性能 (例如，GIDL、Qsat、散辉现象)的相对低补偿电压的生成。
[0147] 与上文所讨论的各种无条件读操作相反，条件读操作涉及不同幅度处的两个TGrn脉冲——具有电压摆动Vtgr_vsp＝ Vtgr_part-Vtgr_midl的部分电荷传递(在过阈值检测相位4期间)的第一TGrn脉冲和具有电压摆动Vtgr_vsf＝Vtgr_on-Vtgr_midl的全电荷传递(在条件读出相位5期间)的第二TGrn脉冲。在所示的特定实施例中，对Vtrg_midl进行设定使得Vtgr_midl-Vtgr_off＝Vtgr_vsf/3。
[0148] 如上文参考图1B、图2和图3所解释的，全电荷传递值幅度大于部分传递脉冲幅度(Vtgr_vsf>Vtgr_vsp)，使得需要馈通补偿的不同的水平。在一个实施例中，不同的部分传递和全传递馈通补偿水平通过变化那两个操作之间的补偿脉冲贡献者的数目实现并且因此避免附加的TGrn*电压水平的生成。即，在N个相邻TGr线上施加补偿脉冲以补偿全传递TGrn馈通并且在M个相邻TGr线上以补偿部分传递 TGrn馈通，其中，根据Vtgr_vsf与Vtgr_vsp之间的差，M小于N。在另一实施例中，对于部分TG脉冲馈通补偿提供附加的Vtgr_off水平。这由对于部分馈通补偿脉冲和信号名称Vtgr_off*的虚线指示在图 20中。在未示出在图20中的另一实施例中，部分传递TGr脉冲被实现为具有比全传递脉冲实质上更短宽度的脉冲。在这种情况下，对于部分光电荷传递和全光电荷传递的负极性补偿脉冲的幅度可以相同。
[0149] 图21图示了对于其中在相邻TGr线(TGrn*)和在本地RG线 (RGn)上生成馈通补偿脉冲的条件读像素的示例性像素读出时序图。在所示的特定布置中，TGrn*和RGn全部负脉冲以补偿全传递TGrn馈通，而仅TGrn*线(或其子集)脉冲以补偿部分传递TGrn馈通。TGrn* 和RGn的其他馈通补偿组合是可能的。
[0150] 图22图示了其中列传输门控制线TGc被用于要么排他性地要么组合相邻TGr线和/或本地RGn线补偿TGr和RG馈通的示例性像素读出时序图。使能传递晶体管(即，图1B的元件103)和/或TGc信号线的布局可以有目的地被设计/更改为实现关于浮动扩散节点的期望的耦合电容。而且，为了避免像素周期的中断，实现TGc线上的任何负极性补偿脉冲使得施加在TGc上的逻辑水平信号保持不受干扰。因此，在其中TGc贯穿聚集、重置状态采样、过阈值检测和像素周期的条件读出相位主导地保持在高逻辑水平(例如，Vdd)处的实施例中，TGc在重置状态采样、过阈值检测和条件读出相位期间抬高到大于高逻辑水平的电压水平(Vtgc_on)以许可将不使得TGc信号下降到小于逻辑高电压水平的负脉冲幅度。因此，TGc从Vtgc_on负脉冲到Vdd并且在351处返回以补偿RGn馈通，并且从Vtgc_on在某种程度上较少地负脉冲到Vtgc_on2并且在353处返回以补偿来自施加以实现部分传递的低幅度TGrn脉冲的馈通，并且然后再从Vtgc_on 条件地(即，根据过阈值确定/欠阈值确定)脉冲到Vdd并且在355 处返回以补偿来自高幅度全传递TGrn脉冲的馈通。如所示，对于未确定为超过条件读阈值的那些像素列而言，将TGC驱动低以防止光电荷转移并且因此防止像素读出。
[0151] 虽然TGrn*可以适于以一般地与对于叠栅实施例所描述的方式相同的方式补偿分割门条件读像素中的控制信号馈通，但是TGc信号对传输门(即，其一部分)的直接连接带来附加的考虑。举例来说，TGc 线与浮动扩散之间的电容耦合倾向于借助于相邻FD布局显著地增加 (即，在分割门相对于叠栅实施例中)，这减少了必要的补偿脉冲幅度。在图23中示出了供TGrn的TGc使用的示例性像素读出时序图。如所示，TGc在聚集相位2的结尾处上升到Vtgc_on2，然后负脉冲到 Vdd并且返回以在重置状态采样之前补偿RGn馈通。在下文中，TGc 从Vtgc_on2负脉冲到Vtgc_on3并且返回以补偿TGrn上的部分传递脉冲并且然后从Vtgc_on2条件地脉冲并且返回以补偿TGrn上的全传递脉冲。如在图22的实施例中，在对于未被确定为超过条件读阈值的那些像素(在相应的列中)的TGrn上的全传递脉冲期间将TGc驱动低。
[0152] 图24A和图24B图示了对于具有馈通补偿的条件读取像素的示例性像素读出时序图。更特别地，图24A呈现了关于像素行i、i+1、 i+2和i+3(即，可以但是不必相互物理地相邻的行)的示例性读出控制信号和波形，以及因此对于那些像素行的相应的TGr控制线(指派“TGrn”)上的部分传递脉冲和全传递脉冲。相比之下，图24图示了对于相同条件读像素阵列内的无条件读操作的控制信号和波形。在这两种情况下，虽然在备选实施例中可以使用叠栅结构，但是TGc线被假定为耦合到分割门光电荷传递结构。而且，假定在该示例中被用于馈通补偿的相邻TGr信号(即，TGrn*)耦合到与耦合到TGrn的像素共享浮动扩散节点的像素。在其他实施例中，取代或者补充TGrn*线，可以使用其他本地和相邻控制信号线，并且TGrn*可以适于不共享浮动扩散的相邻像素。而且，如上文所讨论的，可以提供像素内馈通补偿结构和对应的补偿控制线以在有或没有来自现有像素控制线的贡献的情况下使能馈通补偿。
[0153] 图24A和图24B中所呈现的时序图与图25A-图25C中的读出电路图相关联，其图示了每列采样和保持块388(图25A)、比较器/ 感测放大器401(图25B)和每n列PGA和ADC块419、421和422 (图25C)的实施例。读出时序的显著特征包括但不限于：
[0154] ·对于条件子帧读出而言，可以利用CDS时间和短读取时间完成部分传递读出。由于部分传递和阈值评估操作是确定聚集在PD中并且传递给FD的信号是否大于指定阈值，因而不必具有足够长以将存储电容器Cs充电到高光或饱和像素水平的SHS时间和pixout固定时间。仅需要具有足够长以将Cs充电到指定阈值水平(其是对于部分传递阈值检测方法是非常小的信号)的SHS时间和pixout固定时间。利用该方法，可以使对于部分传递和阈值评估的像素读出噪声非常低并且因此增加阈值评估的检测灵敏度(减少使比较器跳脱的电子的数目)。
[0155] ·对于条件子帧读出而言，可以利用足够长以将Cs充电到高光或饱和像素水平的SHS时间和pixout固定时间完成全条件传递读出。由于阈值水平通常设定到全阱的一半，例如，条件全传递读出将是高于全阱的一半的信号并且不必具有归因于信号光子散粒噪声有限的最低读出噪声。CDS时间和读出噪声不能是分别地低和低的，因为在SHR的下降沿与条件SHS的下降沿之间已经过去部分传递和阈值评估时间。注意，可以通过具有由馈通补偿使能的非常短的部分传递和阈值评估读出减少该时间和读出噪声。
[0156] ·由于对于部分传递读出减少CDS时间，因而可以缩小读时间和行时间。可能能够从在采样和保持中管线化的3个序列减少到在采样和保持中管线化的两个序列。这将减少将收缩管芯大小所要求的S/H电容器库的数目。
[0157] ·对于无条件子帧读出而言，对于部分传递和阈值评估通常保留的时隙被用于全传递无条件读出。利用下文更详细描述的该方法，分支(双)读出或双SHS技术可以被用于优化对于低光信号水平和高光信号水平二者的读出。而且，由于没有部分或条件序列发生在无条件子帧中，因而低光 SHS可以使用比较器S/H库并且高光信号读出可以使用读出S/H库(不要求添加库或信号)。
[0158] 分支低光/亮光读出路径——利用对于增强型低光SNR的压缩CDS
[0159] 图26图示了由馈通补偿使能的示例性压缩CDS像素读出时序图(例如，使用图7-图9中所示的技术)。如所示，既然已经补偿对浮动扩散和pixout的控制信号馈通干扰，SHS(信号状态采样和保持控制信号)可以与SHR(重置状态采样和保持控制信号)同时上升以便在从光电二极管到浮动扩散的光电荷传递之前将信号状态存储电容器预充电到重置水平。而且，对于低光(小)信号读出而言，CDS时间现在主要由TGn脉冲约束并且因此可以是大约30-
50纳秒或可能更少。然而，在中到亮光(大)信号读出的情况下，可以在TGn脉冲的下降沿之后要求附加时间以将采样和保持电容完全充电到对应地更高的水平——以增加的像素读出噪声为惩罚通过延伸SHS脉冲宽度容纳的情况。图26图示了阴影区471内的该时间向-SHS延伸，对比对于具有对于中和亮光信号所需要的更长的更高噪声CDS时间的低光信号可能的高度压缩(和因此低噪声)CDS时间，实现光电二极管的全阱电势处的最大持续时间。
50纳秒或可能更少。然而，在中到亮光(大)信号读出的情况下，可以在TGn脉冲的下降沿之后要求附加时间以将采样和保持电容完全充电到对应地更高的水平——以增加的像素读出噪声为惩罚通过延伸SHS脉冲宽度容纳的情况。图26图示了阴影区471内的该时间向-SHS延伸，对比对于具有对于中和亮光信号所需要的更长的更高噪声CDS时间的低光信号可能的高度压缩(和因此低噪声)CDS时间，实现光电二极管的全阱电势处的最大持续时间。
[0160] 认识到如果CDS时间延伸以容纳所有照明条件则小低光信号的 SNR将遭受最多，下文详述的若干实施例对浮动扩散的信号状态进行过采样，在与小低光信号和亮光信号(“中间”阈值)之间的固定或可编程阈值相对应的压缩CDS时间之后采集第一信号状态样本，并且然后在足够容纳图像传感器的可察觉范围内的较大(亮光)信号的较长的CDS时间之后对第二信号状态样本进行采集。例如，通过将亮光CDS值(在数字化之前或之后)与中间阈值(或与中间阈值的偏移)相比较、如果超过阈值则选择亮光CDS结果并且以其他方式选择低光CDS结果，亮光CDS结果(或低光CDS结果)可以然后逐像素评价以确定两个信号状态样本中的哪一个应当输出为最终化CDS 值。
[0161] 图27A和图27B图示了示例性S/H电路实施例和与上文所描述的信号状态过采样相对应的对应的像素读出时序图——保留最受益于增加的噪声抑制的低光信号的紧密压缩的CDS时间的双或分支读路径方法，同时保持对于亮光信号所需要的较长的pixout固定时间。首先参考图27A，像素读出电路包括采样和保持电容器的两个库，低信号库501和高信号库503。如所示，将两个信号库中的每一个内的重置状态电容性元件Crl、Cr2可切换地耦合到对于给定像素列的 pixout线的存取晶体管505、509由共享SHR信号控制并且因此与采集重置状态样本并行操作。相比之下，将pixout可切换地耦合到低信号库和高信号库内的样本状态电容性元件Csl、Cs2的存取晶体管507、 511由分离的低和高SHS信号、SHS1和SHS2控制。通过该布置并且通过将SHS1和SHS2脉冲宽度设定到相应的短持续时间和长持续时间，对于两个信号状态样本实现扩散CDS时间，使得低光水平信号能够在低信号S/H库501内的紧密压缩CDS时间之后采集，并且高光水平信号在高信号库503内的较长的CDS时间之后采集。
[0162] 图27B图示了关于图27A的双库每列采样和保持电路可以采用的示例性双读出定时图案，这强调了由SHR和SHS1实现的压缩小信号CDS和读出时间和由SHR和SHS2实现的较长的大信号CDS和读出时间。如所示，RGn脉冲以重置浮动扩散，同时TGn*同时负脉冲(即，在该示例中，从Vtg_midl脉冲到Vtg_off并且返回)以否定从RGn 到浮动扩散的馈通。SHR1和SHR2利用RGn以使能信号状态电容器 Csl和Cs2对基线重置水平充电以为最终信号状态采样做准备。SHR 也利用RGn上升并且然后如所示地下降以采集重置电容器Crl和Cr2 二者上的浮动扩散重置水平(即，作为重置状态样本)。注意，SHR 信号可以在SHR上升沿之后不久下降(即，实现窄SHR脉冲)，因为浮动扩散节点和pixout线可以在没有RG馈通的情况下迅速地固定。
[0163] 在采集Crl和Cr2上的重置状态样本之后，TGn和TGn*信号脉冲以将光电荷从光电二极管传递到浮动扩散(即，TGn脉冲以使能电荷传递，并且一个或多个TGn*线负脉冲以否定TGn馈通)。如所示， SHS1可以在设计选择的时序点处的TGn的下降沿之后不久下降，其许可Csl电容器充电到至少高达中间阈值的信号水平(即，从暗到与低光信号与亮光信号之间的中间阈值的亮度范围相对应的Csl上的信号状态样本)同时保持低像素读出噪声(即，归因于CDS压缩)；由TGn馈通补偿可能做出的操作。为了说明给定像素将产生将不稳定在压缩低光CDS时间内的pixout上的亮光(以上中间阈值)的可能， SHS2在与像素全阱点(即，像素饱和水平)相对应的实质上稍后时间变低，因此采集采样和保持元件Cs2的可能的亮光信号状态样本 (“大信号样本”)。
[0164] 这时候，利用Csl和Cs2内采集的低光信号状态样本和亮光样本并且利用Crl和Cr2内采集的重置状态样本，“亮光”CDS值SIGhigh＝ VCs2-VCr2与例如列读出电路内的比较器电路内的中间阈值(Vref) 相比较。如所解释的，中间阈值被设计为(并且可以编程和/或校准) 稍微大于所选择的低光信号水平但是不大于将产生低光CDS时间外的指定pixout固定时间的信号水平。取决于SIGhigh是超过还是未超过中间阈值Vref，要么SIGhigh要么SIGlow(即，VCsl-Vcrl)分别被选择为表示像素状态的最终化(真实)CDS(即，聚集的光电荷的水平)并且转换为数字像素值。通过该操作，低光像素将保持低读出噪声使得图像传感器作为整体将产生更高的低光SNR。而且，通过仅评价SIGhigh以在低光CDS采集与亮光CDS采集之间选择，Cs2和 Cr2上的低光模拟CDS信号保持不受干扰直到对于转换和读出需要，因此保留低光信号的SNR。而且，鉴于亮光条件中的光子散粒噪声的支配，起因于SIGhigh评价的增加的亮光读出噪声的SNR影响(即，对于过阈值确定/欠阈值确定而言)是微不足道的。尽管这些益处，但是在备选实施例中，低光CDS结果可以被用于过阈值确定/欠阈值确定。类似地，尽管低光CDS值和亮光CDS值之间的模拟域选择的功率节省(即，仅一个CDS值需要数字化)，在备选实施例中可以数字化低光CDS值和亮光CDS值，以及在数字域中选择最后的像素值 (例如，将任一或两个数字值与一个或多个数字阈值相比较)。此外，以下备选方法可以被实现为评价关于中间阈值的低光CDS结果或亮光CDS结果：
[0165] ·取代差分比较，可以做出单端比较(即，Cs2(VCs2)上的电压与参考而不是VCs2-VCr2相比较)。
[0166] ·可以在数字域中完成SIGhigh与参考的比较(即，在有或没有SIGlow的预选择数字化的情况下)
[0167] ·SIGlow和SIGhigh可以在模拟域或数字域中相互比较以将一个或另一个选择为最终化CDS值；
[0168] ·VCsl可以在模拟域中直接与VCs2相比较(即，因为重置水平对于两者相同)以将一个或另一个选择为对于最后的 CDS值的信号状态样本——在这样的实施例中，可以在所选择的信号状态之后数字地生成SIGlow或SIGhigh信号水平并且可以通过ADC(模拟数字转换器)数字化重置状态样本。
[0169] 虽然在图26、图27A和图27B中呈现了具有两个读出路径(低信号和高信号)和2x信号状态过采样的实施例并且在下文所描述的其他多读取路径实施例中，但是在所有情况下，读路径的数目和对应的过采样因素可以延伸到三个或更多个。例如，可以提供三个SHS 信号和对应的一组三个采样和保持库以产生3x过采样并且因此使能来自三个可能的CDS持续时间中间的选择和对于最终化像素值的对应的读路径(例如，低光、中光和亮光条件)。
[0170] 通过TG的进一步的CDS压缩——断言信号状态采集
[0171] 在到目前为止所描述的压缩CDS时序布置，SHS1的下降沿(即，对于采集低光信号状态样本的采样和保持控制信号)直到在TG的下降沿之后某个时间才发生。在图28中强调的该方法下，低光CDS时间的简短由TG脉冲宽度约束，其对于大和/或高分辨率阵列一般地超过30纳秒。并且，当生成TG脉冲时，在一些应用中大约30纳秒或更少可以是可行的，这样的紧密脉冲宽度需要对于TG解码器和驱动器的更高的功率和更大的面积。
[0172] 当对浮动扩散的TG馈通由现有的像素信号或分离的补偿信号补偿时，可以使来自上升TG沿的残余馈通极其小。在若干实施例中，通过在TG脉冲的下降沿之前完成低光信号状态样本利用该情况，释放来自TG脉冲宽度约束的低光CDS操作以使能更紧密压缩CDS时间。更特别地，如图29A中所示，设定SHS1脉冲宽度以产生下降沿预定时间tLTX，在TG上升沿之后(并且在TG下降沿之前)，以及 tLTX表示对于待从光电二极管传递到浮动扩散的与低光信号范围的上端相对应的光电荷的指定水平所需要的时间(例如，20e-，但是可以通过设计或配置编程选择较高或较低的电荷水平)和对于固定到表示包括任何残余馈通信号的低光信号范围的上端的电压的pixout线所需要的时间。图29B图示了图29A中的低光CDS操作的展开图，其示出了SHS1下降沿在TGn上升沿之后的预先确定的tLTX时间(指派“c”)并且因此在浮动扩散节点接收来自光电二极管的电荷的设计指定(和/或以编程方式指定的)数量之后发生。该时间可以像5-10纳秒那样短，因此实现大约10至20纳秒的极其简短的低光CDS时间 (即，从下降SHR沿到上升TGn沿的间隔“b”加上从上升TGn沿到下降SHS1沿的间隔“c”)。最小CDS时间可以由对于固定到表示包括任何残余馈通信号的低光信号范围的上端的电压的pixout线所需要的时间限制。也缩短了包括CDS时间(b+c)加上重置状态采样时间“a”(RG的下降沿处的重置操作的结尾与SHR的下降沿之间的时间)的总低信号读时间tRD-L。由于避免TG脉冲延迟，因而相对于对于后TG脉冲信号状态采样所要求的低信号读取时间，还减少了间隔 a+b+c(其从下降RG沿开始)。
[0173] 除减少CDS时间(并且因此改进噪声抑制)之外，当TG保持断言时使能低光信号状态采集还可以减少像素或行读出时间并且因此改进传感器帧速率和/或过采样能力。例如，对于条件读出操作而言，可以减少实现期望的时间过采样速率所要求的管线化。即，缩短的低光CDS时间和读出时间可以加速下游读出资源(例如，由低信号读出路径和高信号读出路径二者共享的ADC转换器和/或其他资源)的可用性，使得亮光信号状态样本能够在较早的时间点(即，使SHS2 的下降沿前进)处采集使得高信号CDS时间(tCDS-H)和读出时间 (tRD-H)因此减少，并且因此缩短总体双路径读出操作。
[0174] 图30A和图30B图示了可以使用参考图28、图29A和图29B所讨论的缩短的低光CDS采样方法实现的相应的无条件和条件像素读出定时(即，在TGn之前下降SHS1)。
[0175] 对于图30A中所示的示例性无条件读出时序而言，SHRcomp和 SHScomp信号实现对于低信号水平读出的短CDS时间。利用在如581 处所示的部分TG的下降沿之前发生的SHScomp的下降沿，以与对于参考图28、图29A和图29B所讨论的低光采样的CDS压缩/读出噪声降低类似的方式减少对于低信号读出的CDS时间(以及因此读出噪声)。使用SHS1和SHS2信号水平以管线化方式进行高信号读出(即，利用SHS1和Csl对于偶数行进行高光读出路径并且利用SHS2 和Cs2对于奇数行进行高光读出路径)。
[0176] 对于图30B中所示的示例性条件读出时序而言，SHRcomp和 SHScomp信号实现确定像素是否已经超过阈值的CDS。利用在如581 处所示的部分TG的下降沿之前发生的SHScomp的下降沿，以与对于参考图28、图29A和图29B所讨论的低光采样的CDS压缩/读出噪声降低类似的方式减少对于阈值评估的CDS时间(以及因此读出噪声)。该经改进的噪声抑制将对应地改进阈值评估的检测限制，其减少溢出损耗并且改进近阈值SNR。
[0177] 双读出路径残余TG馈通校正
[0178] 以TG断言信号状态采集开始(即，在TG之前SHS下降)，因为TG上升沿和(多个)空信号下降沿实质上同时或时间接近发生，实质上消除对浮动扩散的TG馈通。因此，当电荷开始从光电二极管传递并且因此非常迅速地固定时，列输出信号线(pixout)将保持在重置信号水平处或非常接近重置信号水平。尽管该快速pixout固定，但是可以存在归因于TG/FD耦合电容与空线/FD耦合电容之间的非一致性的某个残余馈通电压和空信号水平等等。任何这样的残余馈通将一般地产生可以以若干不同的方式连接的系统空间固定模式偏移噪声(FPN)。
[0179] 在一个实施例中，通过包含残余馈通的暗帧(即，在暗采集中) 的采集和存储实现附加的FPN校正(即，以说明来自TG的上升沿的残余馈通的空间FPN)。在下文中，暗帧数字数据从每个新读出图像帧减去以取消残余馈通。不要求其他添加模拟电路。
[0180] 在另一实施例中，取代存储减去的暗帧，使用采样和保持电路在 TG下降沿之前和之后二者对固定的信号水平的模拟样本进行采集。通过在TG的下降沿(和TG空信号的上升沿)之前和之后二者采样和保持信号值，测量TG断言样本与TG去断言之间的差以将残余TG 馈通的数量产生为校正值。然后，在来自CDS的信号值的模拟域中减去该残余馈通模拟电压。在一个实施方式中，在逐行基础上将该校正值应用到TG断言CDS值以取消那些值的残余TG馈通部件。图 31A和图31B图示了对于该模拟域残余馈通校正技术的示例性高水平框图和对应的时序图。
[0181] 参考图31A，像素包括光电二极管、传输门(TG)、具有重置门 (RG)的重置晶体管、浮动扩散(FD)、源极跟随器输入晶体管(SF) 和具有行选择门(RS)的行选择晶体管。像素还具有具有对FD的耦合电容(C1)的TGnull信号。可以在如先前已经公开的许多实施例中实现TGnull信号。每列采样和保持读出电路包括源极跟随器恒定电流负载(Ibias)、对于重置和信号电压(分别地Cr和Cs)的存储的采样和保持电容器。采样和保持重置和采样和保持信号开关分别地由SHR和SHS信号控制。两个差分放大器(Diff Ampl和Diff Amp2) 被用于执行模拟相关双采样(CDS)和残余TG馈通(Δvtgf)FPN校正。Diff Amp 1被用于确定低信号电压，并且Diff Amp 2被用于确定高信号电压。
[0182] 在图31B中示出了对于图31A中的电路的代表性时序图。在图 31B中还示出了作为图31B中的信号的时序和操作的结果的图31A 中的某些节点上的电压。表示pixout上的小信号的这些节点上的电压被示出为实线，然而表示pixout上的大信号的这些节点上的电压被示出为虚线。读出操作通过脉冲RG以RD的重置开始。TGnull被用于补偿RG馈通使得pixout将迅速地固定到重置水平。将存在某个残余电压Δvrgf。在RG的下降沿之后，FD在具有对应的pixout电压VRST的重置电压处——经由信号SHR1在电容器CR1A和CR2上采样和保持该电压。然后，分别地断言和去断言TG和TGnull信号。电荷开始从PD传递到FD。如上文所讨论的，残余馈通信号Δvtgf也将出现在 FD上。对于小信号而言，FD和pixout将迅速地固定，然而大信号将花费更长的时间固定。在允许目标小信号(Vs)固定FD的电压水平的大量的时间之后，对应的pixout经由SHS1上的脉冲存储在电容器 CSla上。在SHS1的下降沿之后，CSla上的电压是Vs+Δvtgf。现在，在允许像素全阱信号固定到大信号(V1)的大量的时间之后，通过脉冲SHR2在电容器CRlb上采样和保持PixOut电压(VL+Δvtgf)。然后，TG和TGnull分别地变低和变高。现在，通过该转变移除残余馈通信号Δvtgf。所得的pixout电压现在是VL并且通过信号脉冲SHS2 存储在CS2和CSlb上。
[0183] 经由Diff Amp 1确定小信号电压S，其中，
[0184] S＝(CSla+CS1-(CRla+CRlb)＝Vs-VRST
[0185] 大信号电压通过Diff Amp 2确定，其中，
[0186] S＝CS1–CR2＝VL-VRST。
[0187] 分支低信号/高信号读出架构
[0188] 在下文若干实施例中呈现了具有具有相应的短CDS时间和较长的CDS时间的分支低光读出路径和亮光(低信号/高信号)读出路径的超低噪声读出架构。一般而言，低信号范围和高信号范围在边界信号水平处重叠，其中，光子散粒噪声未完全主导总时间读出噪声。即，高信号范围从仅小于边界延伸到全阱信号水平(即，饱和光电二极管)，并且低信号从黑暗(没有光电荷)延伸到仅大于边界。如上文一般地所讨论的，经由低信号路径和高信号路径推测地采集/生成 CDS值，以及要么低信号CDS值要么高信号CDS值是基于由CDS 值自身中的一者或两者所指示的信号水平来选择的。双读出路径可以在最后选择点之前共享一些或全部电路部件(例如，放大器、S/H库、 ADC)并且因此在所有情况下不具有物理地不同的电路路径而是不同的时间间隔、条件和控制。
[0189] 图32图示了具有使能分支低光/亮光信号采集的双S/H库读出架构的图像传感器625的实施例。如所示，图像传感器625包括：像素阵列631(例如，可以或可以不包括共享浮动扩散像素单位单元的像素行和列)；行解码器/驱动器635，其以上文所描述的各种排列中的任一个生成行控制信号(例如，RS、RG、TG)和基于行的馈通补偿信号；读出电路637，其耦合到像素阵列的列输出线(即，pixout或 Vout)；和读出控制逻辑633(“读出控制器”)，其输出对解码器/驱动器635和读出电路637的时序、配置和/或控制信号。在所示的实施例中，读出电路637包括列线多路复用器库641、每列固定增益放大器(FGA)库643、低光(低信号)和亮光(高信号)采样和保持(S/H) 库645、647、ADC输入多路复用器库649、ADC电路650、决策/写逻辑655和数字输出缓冲器657。
[0190] 每个pixout线632耦合到像素阵列631内的相应的像素列并且将所选择的像素的重置状态输出和信号状态输出传达给读出电路637。更特别地，在图32的实施例中，每个pixout线从像素列(即，像素列，其之一由基于行的行选择信号(RS)在给定时间处选择以驱动 pixout)的输出节点耦合到多路复用器库641内的相应的1：2多路复用器，其进而将pixout信号递送给要么FGA库643内的每列FGA、高信号S/H库647内的S/H电路要么二者内，这取决于来自读出控制器633的低选择/高选择mux控制信号的状态。
[0191] 图33图示了可以实现在图32的列线多路复用器641、FGA 643 和S/H电路库645和647内实现的每列多路复用器、每列FGA和每列低信号和高信号S/H电路库的实施例。在所示的实施例中，多路复用器控制信号Cmuxl和Cmux2(其递送给较大的列多路复用器库内的每个每列多路复用器)被用于在对每列FGA(Cmux＝l、Cmux2＝0) 的低信号pixout路由、对高信号S/H库的高信号pixout路由(Cmuxl＝0、 Cmux2＝l)与对每列FGA和高信号S/H库(Cmuxl＝Cmux2＝l)的同时低信号/高信号pixout路由之间进行选择。如所示，低信号和高信号S/H库包括通过相应的SHR控制的存取晶体管耦合到对应的读出信号路径(即，对于低信号读出路径的FGA输出和对于高信号读出路径的列mux输出)的相应的重置状态电容性元件(Crl，Cr2)。低信号采样和保持控制信号SHS1和高信号采样和保持信号SHS2类似地分别地控制对低信号S/H库和高信号S/H库内的采样状态电容性元件Csl和Cs2的晶体管开关访问权。通过该操作，响应于SHR脉冲，可以同时地在低信号S/H库和高信号S/H库(即，分别地在Crl和 Cr2上)内采集重置状态样本，同时SHS1和SHS2可以在适当的时间处分离地脉冲以采集浮动扩散信号状态的低信号样本和高信号样本，全部如pixout信号线中所传达的。注意，在备选实施例中，列线多路复用器可以仅具有一个开关Cmuxl以选择性地连接和断开FGA 的输入。
备选地，可以一起省略列线多路复用器，并且FGA在SHS2 相位期间禁止或断电(并且因此可切换地与pixout线断开)。而且，可以提供差分放大器或其他模拟差分电路以将低信号S/H库和高信号S/H库内采集的重置状态样本与信号状态样本之间的差(即， Vcsl-Vcrl和Vcs2-Vcr2)生成为单端低信号CDS输出和高信号CDS 输出。在备选实施例中，来自低信号S/H库和高信号S/H库中的每一个的重置状态样本和信号状态样本供应给下游电路块的相应的差分输入并且因此构成相应的差分CDS输出。
备选地，可以一起省略列线多路复用器，并且FGA在SHS2 相位期间禁止或断电(并且因此可切换地与pixout线断开)。而且，可以提供差分放大器或其他模拟差分电路以将低信号S/H库和高信号S/H库内采集的重置状态样本与信号状态样本之间的差(即， Vcsl-Vcrl和Vcs2-Vcr2)生成为单端低信号CDS输出和高信号CDS 输出。在备选实施例中，来自低信号S/H库和高信号S/H库中的每一个的重置状态样本和信号状态样本供应给下游电路块的相应的差分输入并且因此构成相应的差分CDS输出。
[0192] 在图32的实施例中，来自S/H库的CDS输出提供给2：1ADC 输入mux的相应的输入端口(即，多路复用器库649的每列部件)，其进而顺序地将低信号CDS输出和高信号CDS输出递送给ADC电路650。在所示的实施例中，ADC电路650包括由SSADC控制器651 形成的单斜ADC(“SSADC”)和一组每列SSADC采集块653。SSADC 控制器包括计数器654和斜坡发生器656，所述计数器654通过数字 (DN)的序列增量前进，并且所述斜坡发生器656生成在由ADC输入多路复用器649供应的列CDS值的相应的SSADC采集块内待比较的对应的电压斜坡。
[0193] SSADC采集块653的示例性实施例示出在详细视图660中并且包括比较器661(“SSADC”比较器)、DN锁存器或寄存器665和跳脱位锁存器或寄存器667。如所示，Vout信号(即，在有或没有来自 FGA 643的增益的情况下，存储在S/H库645或647内并且然后经由 ADC输入mux 649递送的pixout信号的实例)供应给比较器661的一个输入以用于与由SSADC控制器651内的斜坡发生器656所生成的ADC电压斜坡(“ADC斜坡”)相比较。在比较之前重置到逻辑低状态的比较器661的输出(例如，通过自动零信号或借助于将ADC 斜坡下降到近零或小于零水平)保持低直到ADC斜坡电压上升大于 (或至少到达)Vout信号水平，在该点处，比较器“跳脱”将其输出从低转变到高。虽然在图32的实施例和下文其他实施例中每像素列提供相应的SSADC采集块653，但是在所有情况下，可以在两个或两个以上像素列中间共享(例如，经由时分多路复用)单个SSADC采集块。
[0194] 在若干实施例中，斜坡中的任何步骤处的ADC斜坡电压与计数器654相关(例如，斜坡发生器656可以由数字模拟(DAC)电路实现，其接收计数值并且因此随着计数器654从初始到最后计数值增量 /排序而生成单调增加的(单斜)ADC斜坡电压)，使得比较器跳脱点处的ADC计数值表示与产生跳脱事件以及因此ADC转换结果的斜坡电压相对应的数字值。因此，当比较器跳脱时，变高的比较器输出触发DN锁存器665内的当前ADC计数值的存储(因此采集ADC转换结果)和跳脱位锁存器667的设置(例如，由SR触发器或能够记录跳脱事件的其他位稳定电路实现的)。在所示的实施例中，从每列 SSADC采集块653将跳脱位和锁存DN/转换结果输出给决策和写逻辑655，其进而应用/评价跳脱位以确定是否将伴随的ADC转换结果存储在数字输出缓冲器657内。例如，在一个实施例中，如果设定跳脱位，则决策/写逻辑655将锁存DN值(转换结果)选择性地存储在数字输出缓冲器657内。在执行关于低信号读出和高信号读出的顺序 ADC转换的实施例中，数字决策/写逻辑还可以包括记录对于每个像素列的低信号跳脱位以针对后续信号路径选择决策信号通知是否针对低信号读出生成有效ADC结果。在备选实施例中，低信号跳脱位 (即，对于低信号ADC操作所生成的跳脱位)可以存储在数字输出缓冲器自身内(例如，指示低信号读出路径和高信号读出路径中的哪一个对对应的ADC结果溯源的位字段)而不是数字决策/写逻辑655 内。还注意，可以在备选实施例中省略SSADC采集内的跳脱位存储元件667并且相反提供在数字决策/写逻辑和/或数字输出缓冲器内。在下文所公开的另一分支读路径实施例中，数字决策/写逻辑和数字输出缓冲器被描绘为统一“输出逻辑/缓冲器”元件。
[0195] 还参考图32的分支读出路径实施例，读出控制器633根据需要将控制信号发出给行解码器/驱动器635和读出电路637以适当地对读出时间定时，包括但不限于列线多路复用器库641的操作，重置/使能 /禁止每列FGA 643，使能低信号S/H库645和高信号S/H库647内的重置状态采集(即，生成SHR脉冲)，使能低信号S/H库(SHSl 脉冲)内的信号状态采集、ADC输入多路复用器649的操作(将要么低信号S/H库要么高信号S/H库并且可能地在存储在任一个库内的重置状态样本与信号状态样本之间选择为ADC输入源的控制信号)。关于SSADC控制器651和SSADC采集块653，读出控制器633输出一个或多个控制信号以重置SSADC和/或发起ADC操作并且还可以输出在对于低信号ADC斜坡和高信号ADC斜坡的不同剖面之间选择的控制信号(例如，如在未示出的斜坡剖面存储器内编程的)。例如，如下文所呈现的实施例中解释的，鉴于较小的低信号pixoutVout范围和/或持续时间和/或大小的非一致步骤，低信号ADC斜坡可以具有比高信号ADC斜坡显著地更小的电压步长每计数(DN)增量(即，较高的ADC增益)。相反地，高信号ADC斜坡可以具有比低信号斜坡更高的电压步长每DN并且还可以具有非一致的步长持续时间和/或大小。
[0196] 继续图32，读出控制器633还将信号输出给决策/写逻辑655和数字输出缓冲器657(例如，以重置和/或装备跳脱位存储元件、定时 /触发决策操作和定时和使能数字输出缓冲器657内的写操作)。注意，除操作控制信号之外，读出控制器633还可以包括电压发生器和/或多路复用器元件，所述电压发生器生成阈值电压(例如，对于单级比较和/或ADC电压斜坡生成)，所述多路复用器元件在适当的时间处在 (例如，如由其他芯片上或芯片外电压发生器所供应的)这样的电压之间进行选择。除包括用于行地址(例如，以执行行顺序读出)之间的排序和施加以实现给定像素行内的重置和馈通补偿CDS读出操作的行选择(RS)、重置门(RG)、传输门(TG或TGr)和馈通补偿信号(TG*/Comp等等)的时序生成的逻辑之外，行解码器/驱动器 635还可以包括使能如本文中的各种实施例中所描述的脉冲幅度和宽度的选择/生成的电压发生器和/或选择多路复用器。而且，无论何处在可行的情况下，不同的脉冲幅度的效应可以通过脉冲序列(包括由幅度和脉冲宽度二者和/或脉冲频率调制所实现的控制脉冲变化)的生成备选地实现在行解码器/驱动器内。
[0197] 与本文所公开的所有实施例一样，像素阵列631自身可以由单模像素(例如，4T或缺乏对PD-FD光电荷转移的列线控制并且因此仅支持无条件读出的其他类型的像素)和/或双模像素(即，4T或具有使能联合对PD-FD光电荷转移的列线(TGc)/行线(TGr)控制并且因此支持条件读出模式和无条件读出模式二者的其他类型的像素)以及具有共享浮动扩散节点(例如，由通过相应的传输门耦合到共享浮动扩散的光电二极管的集合形成的像素单元单元，诸如参考图1B所讨论的四行乘一列(4x1)像素单位单元、2x2像素单位等等)或非共享浮动扩散节点组成。像素中的任一个可以附加地包括如上文所讨论的像素内馈通补偿结构，并且像素阵列可以由专用于馈通补偿的信号线交叉(例如，耦合到像素内补偿结构和/或布置以在没有对其他像素部件的有线连接的情况下产生期望的电容耦合的线)。因此，虽然在图32的实施例或本文呈现的其他中可能未明确示出基于列的传输门控制线(TGc)和/或专用的基于行和/或基于列的馈通补偿线，但是在所有这样的情况下，可以提供这样的信号线连同对应的逻辑电路。
[0198] 在一个实施例中，结合SSADC参考斜坡发生器656设定每列FGA 库643内的增益值以提供小于或等于0.25电子每数字(DN)增量。由于仅关于低信号读出路径提供FGA库，因而不要求增益开关，如将是如果可编程增益放大器(PGA)被用于处理发送给相应的S/H库 645和647的低信号水平和高信号水平二者的情况一样。而且，由于增益放大器是FGA而非PGA，因而要求较少的电容器，这使能比PGA 更紧密的实施方式。另外，与行间可切换的PGA的带宽、噪声和功率相比较，可以减少FGA的带宽、噪声和功率。FGA值还被选择为将ADC和S/H块的输入相关噪声减少到其中总传感器时间读出噪声接近像素源极跟随器读出噪声的水平。
[0199] 由于信号将是光子散粒噪声有限的，因而较高的信号库不需要由 FGA处理。可以通过ADC参考和/或SSADC斜坡提供施加给较高的信号的增益。在备选实施例中，可以通过分离的FGA或PGA实现施加给较高的信号路径的增益。而且，如果采用PGA，则PGA可以被用于供应对于低信号读出路径和较高的信号读出路径二者所要求的增益。
[0200] 图34呈现了对于图32的图像传感器架构内的行读出操作的示例性时序图。如所示，SHR和SHS1脉冲在重置信号RG的下降沿之前变高(注意，仅RG的下降沿被示出为先验上升沿时序可以在不同的实施例中变化的细节)。SHS2信号保持低直到下降SHS1沿之后以减少SHS1采样相位期间的总电容以便改进SHS1的固定时间。断言 Cmuxl和Cmux2二者(即，如图33中所示的列多路复用器控制信号) 以将列输出线连接到Crl(经由FGA)和Cr2。在RG的下降沿之后， SHR信号变低，断开图33中所示的存取晶体管以将电容器Crl和Cr2 上的重置信号水平分别地存储在低信号S/H库和高信号S/H库。
[0201] 预先确定的时间在SHR之后下降，TG和TGnull信号脉冲以实现从光电二极管到浮动扩散的馈通补偿光电荷转移。在一个实施例中，SHR下降沿与TG上升沿之间的预先确定的时间仅足够长以确保在所有条件下RF下降沿在TG上升沿之前完成。由于TG上升沿和 TGnull下降沿实质上同时或时间接近发生，因而完全或几乎完全消除了对浮动扩散的TG馈通。因此，当电荷开始从光电二极管传递时，列输出信号线将保持在重置信号水平处或非常接近重置信号水平，这使在TG上升沿之后不久并且在TG下降沿之前下降SHS1可能。
[0202] 在图34的实施例中，TG的上升沿与SHS1的下降沿之间的时间足够长以：(i)允许与“低信号”的上端相对应的预先确定的数量的光电荷的光电二极管-FD传递和(ii)允许Csl电容器充电(根据FGA 放大的pixout线电压)和列输出线以固定延伸到稍微大于低信号的上端的信号水平的一系列pixout信号水平。例如，预先确定的数量的电荷可以是50个电子(光子散粒噪声将相当地高于低信号路径读出噪声的电荷水平)，并且可以对于起因于稍微超过50个电子的电荷的 pixout信号设定固定限制(即，上升TG沿与下降SHS1沿之间的时间)。由于FGA将减少低信号S/H库645内的采样和保持电容器的输入相关噪声，因而可以使Csl电容器小以改进固定时间。该固定时间可以是例如但不限于在20-40ns范围内，因此提供30-50ns范围内的极其简短的低信号CDS时间。
[0203] 在SHS1的下降沿之后，SHS2信号变高以将列输出信号连接到 Cs2电容器。在这时，通过去断言信号Cmuxl将FGA与列输出线断开(FGA还可以在这时断电以节省功率)。对于低信号S/H库的S/H 相位完成，并且ADC mux被设定为将S/H库1连接到SSADC。因此，低信号ADC转换过程通过使符合低光CDS信号范围的电压范围上的 ADC斜坡电压(在本文中还被称为Vramp或“参考斜坡”——斜坡发生器656的输出)进行。在一个实施例中，参考斜坡在到达最大信号值之前终止。如所描述的，该斜坡范围和伴随的FGA增益值将提供亚电子每数字量子化步骤(即，每DN)。在一个实施例中，例如，对于低信号水平的0.25电子每低光信号计数被用于说明FPN校正。给定40-50个电子的预先确定的信号，160-200斜坡步长足以覆盖低信号范围转换。因此，利用4ns的示例性斜坡时钟周期(即，4ns每斜坡步长，但是可以使用更快或更慢的斜坡时钟)，在0.64-0.80μs 中实现对于低信号库的转换时间。
[0204] 关于低信号S/H库645的输出的ADC转换以两个可能的结果终止。在本文中被称为“低信号”确认(或“有效低信号ADC结果”或“跳脱”结果)的一个情况下，参考斜坡最终上升到超过低信号CDS水平的水平，使得SSADC采集块内的比较器661跳脱(即，从一个逻辑状态到另一逻辑状态的输出转变)并且从而将对应的斜坡计数值(即，由ADC控制器内的计数器651所生成的ADC计数)锁存在SSADC 采集块的锁存器或寄存器665内。在本文中被称为“大信号确认”的另一个情况下，SSADC采集比较器不跳脱，这意味着低信号CDS值超过低光信号范围。单个“跳脱”位可以被用于记录低信号跳脱/非跳脱结果以指示低信号读出路径产生对于给定像素列的有效转换以及因此要么低信号确认(低跳脱位＝1)要么高信号确认(低跳脱位＝0)。一般而言，下文参考采用SSADC的其他读出架构假定/描述该跳脱/ 非跳脱操作，但是在所有情况下，备选电路布置可以被用于实现 SSADC采集和/或确认要么低信号CDS输出要么高信号CDS输出的有效性。
[0205] 在低信号ADC斜坡已经完成之后(即，斜坡到最大Vramp水平)， SSADC采集锁存器的内容(即，数字值和因此对于产生低信号确认的列的ADC转换结果)被传递到输出缓冲器657中。对于其中SSADC 采集比较器尚未跳脱(即，低跳脱位＝0)的列而言，零的值可以传递到数字线缓冲区中或备选地到数字线缓冲区写的传递(即，“线缓冲区写操作”)可以禁止以节省电力。
[0206] 在一个实施例中，高信号S/H库647内的样本采集实质上同时与低信号S/H库的ADC转换开始(即，低信号Vramp生成)。给定高信号S/H库可能需要固定全阱信号，示例性SHS2脉冲宽度可以例如但不限于在0.5μs至1.0μs范围内。因此，低信号斜坡剖面可以被设计为仅在SHS2下降沿之前完成，这意指整个低信号ADC操作可以隐藏在高信号CDS时间下。如果转换有效低光信号(即，如由跳脱/ 非跳脱位所指示的低信号确定)，则两个采样和保持库将使所存储的名义上相同的信号值缩放以说明低信号读出路径中的FGA。相比之下，如果实际的像素信号大于对于低信号输出范围的上限阈值，则高信号CDS输出将超过低信号CDS输出(即，在说明FGA之后)——下文所讨论的并行低/高信号转换实施例中利用的序列。
[0207] 这时候，ADC输入mux 649被切换为给ADC 650供应来自高信号S/H库647的信号，以及对于全信号范围转换每个这样的信号(例如，4096说明线性斜坡12位转换器或512说明实现3位压缩和因此 9位转换器的VLL编码(非线性)斜坡剖面)。注意，可以在不折衷图像质量的情况下利用加速斜坡SSADC转换高信号S/H库输出。在上文所提到的特定示例中，利用VLL编码高信号SSADC斜坡，整个读出将采取712时钟，与来自单个S/H库的4096时钟线性斜坡读出相比较转换时间方面的超过5x减少。而且，由于低信号ADC转换隐藏在高信号读出的CDS时间内，因而关于相同输出位深度常规传感器的有效读出速率增加是近似8x。而且，由于VLL编码SSADC现在比标准或线性斜坡SSADC快得多，因而VLL SSADC可以多路复用到超过一个列(即，由两个或两个以上列共享，依次执行对于每个列的ADC转换)以减少功率消耗和管芯面积消耗。
[0208] 在对于高信号S/H库647的ADC转换的结尾，如果针对该列的跳脱位指示缺乏低信号转换(即，没有低信号确认)，则决策/写逻辑655将对于给定列的锁存高信号ADC转换结果传递给数字输出缓冲器657。否则，如果跳脱位确认低信号ADC结果，则不传递高信号 ADC值使得低信号数字值保持在对于主题列的数字线缓冲区。在若干实施例中，跳脱位还可以存储在数字线缓冲区内以向后ADC校正逻辑(例如，执行FPN校正的逻辑)指示ADC输出的低信号或高信号源。备选地(或附加地)，最终化ADC结果可以缩放或以其他方式修改/编码为低信号S/H库和高信号S/H库中的哪一个对针对相应的像素的ADC转换的CDS输出进行溯源。还注意，对于功率降低而言，可以对其中低跳脱位指示有效低信号ADC结果的列一起旁路高信号ADC转换和决策处理。总体上，SSADC能够利用例如但不限于 0.25电子每DN步长的准确度和/或分辨率编码等于或大于像素(例如，要么线性要么作为VLL编码值)的全阱容量的最大值以使能固定模式噪声(FPN)、行时间噪声(RTN)、暗电流等等的后处理校正。每列FGA还可以被用于足够地减少备选ADC架构的输入相关噪声，包括但不限于列共享ADC架构(诸如逐次近似配准(SAR)ADC) 和备选的每列ADC架构(诸如循环或sigma-delta转换器)。例如， VLL编码SAR ADC可以被用于减少管芯和电容器匹配要求和/或提供较高的位深度转换。
[0209] 再参考图32，存储在数字输出缓冲器657内的数字值(即，ADC 结果)的读出在大信号ADC转换的完成之后开始(即，在已经在数字输出缓冲器内采集任何大信号确认的ADC结果之后)。在所示的实施例中，数字化CDS结果(即，ADC输出或数字像素值)可以从数字输出缓冲器当中移动以用于经由图像传感器的物理信令接口 (PHY)传递给存储器IC和/或图像处理IC。在备选实施例中，可以并行输出多个数字像素值。而且，数字线缓冲区可以包括将“写入”和“读出”缓冲区(或交替的缓冲区对)分离以使得对于给定像素行的像素数据能够与对于后续像素行的像素数据的存储同时从图像传感器输出。关于图像重建，由于相同ADC被用于将低光CDS输出和亮光 CDS输出数字化，因而可以需要较少的校正和校准以匹配低光信号与亮光信号之间的信号带内的低信号ADC结果和高信号ADC结果的输出响应(即，在与对于低信号S/H库的预先确定的电荷限制相对应的信号水平附近)。
[0210] 图32的图像传感器架构许可还可以改进性能的若干其他改进/修改。例如，CDS信号范围可以分割为三个或更多个区(而不是仅两个)，以及S/H库计数和ADC操作计数对应地增加。作为另一示例，可以使低信号S/H库和高信号S/H库二者中的电容性存储元件比在更常规的设计中更小以进一步改进固定时间和减少电路面积。更特别地，低信号库的S/H电容器的输入相关噪声以FGA增益减少，使得较小大小的电容器不强加噪声惩罚。对针对较大的信号库的S/H电容器的大小进行选择，使得kTC噪声鉴于较高的信号的光子散粒噪声将不是可辨别的。
[0211] 还注意，图32的架构中的低信号读出路径或高信号读出路径二者都不要求对于模拟ISO增益的增益级(要么从增益放大器要么经由 SSADC斜坡或参考)。如果低信号ADC被设计为准确的电子计数器，则可能存在很少或不存在对模拟信号执行ISO增益的优点。由于读出噪声仍然很好地小于光子散粒噪声，因而可以忽略关于高信号S/H的计数电子的任何不准确度。因此，可以消除(或在所选择的操作模式中至少禁止)模拟自动增益控制(AGC)，因此简化图像传感器和主机照相机系统。
[0212] 具有固定SAR和SSADC读出架构的条件读取传感器
[0213] 如上文所讨论的，取决于聚集的光电荷是否已经到达/超过条件读出阈值，可以选择性地(条件地)读出条件读出图像传感器内的像素。对于高动态范围的过采样读出方法中的条件读出的益处之一是减少归因于过采样的数据速率和功耗，因为不针对欠阈值像素执行读出。对于过阈值条件读出传感器而言，一旦已经读出并且转换有效像素，则通过模拟CDS读出和ADC转换电路的断电实现许多电力节省。一般地，针对阈值检测和低光信号值读出期望亚电子读出噪声。一般而言，当做出小于阈值决策时，SSADC对于低读出噪声是好的，但是具有对于功率降低的较少的益处。
[0214] 图35图示了每列SSADC(由控制器651和采集块653形成的) 和一组列共享SAR ADC 695并且因此对于过采样条件读出的亚电子读出噪声和低功率的图像传感器690的实施例。
利用该传感器读出架构，每列SSADC被用于提供对于阈值评估和对于低信号值的读出的低功率、低噪声读出。分支低信号读出路径和高信号读出路径被提供为一般地参考图32讨论(即，低信号读出路径中的FGA和S/H库645 和高信号读出路径中的S/H库647)，以及低信号S/H库645存储对于阈值评估和对于大于阈值像素的低光信号水平的重置水平和信号水平。
SAR输入多路复用器库提供在高信号读出路径(以从S/H库 647接收模拟CDS值)以将一系列N个CDS值(像素阵列631的N 个列中的每一个的一个)递送给对应的列共享SAR ADC 695。每N 列SAR ADC(逐次近似读出ADC)695在跨像素阵列分配给低信号 CDS值的SSADC转换的时间间隔内一个接一个地转换/数字化N个输入高信号模拟CDS值中的每一个，因此并行化低信号ADC操作和高信号ADC操作。低ADC噪声关于光子散粒噪声主导的高信号不是关键的，因此较高噪声SAR ADC是可接受的。在已经转换N列块中的有效像素之后，每N列SAR ADC中的每一个可以完全断电。还注意，每列SSADC采集单元653内的斜坡比较器可以用作对于条件读出过阈值检测的每列感测放大器/比较器。因此，一般地如上文参考图 32所描述地操作读出控制器691和数字输出逻辑/缓冲区697以及修改以控制SAR ADC 695(包括到多路复用器692中的SAR的排序) 内的时分多路复用操作和根据SSADC结果和/或模拟CDS结果支持从要么SSADC要么SAR ADC到输出逻辑/缓冲区中的选择性传递。此外，第二采样和保持库和伴随的一组SHR和SHS控制信号可以添加在图35的实施例中以使能高信号值的管线化存储和读出。高信号读出可以然后具有对于第一示例内的给定像素行的值的管线化存储，同时SAR ADC将转换来自先前存储在第二采样和保持库中的不同的像素行的信号值。
利用该传感器读出架构，每列SSADC被用于提供对于阈值评估和对于低信号值的读出的低功率、低噪声读出。分支低信号读出路径和高信号读出路径被提供为一般地参考图32讨论(即，低信号读出路径中的FGA和S/H库645 和高信号读出路径中的S/H库647)，以及低信号S/H库645存储对于阈值评估和对于大于阈值像素的低光信号水平的重置水平和信号水平。
SAR输入多路复用器库提供在高信号读出路径(以从S/H库 647接收模拟CDS值)以将一系列N个CDS值(像素阵列631的N 个列中的每一个的一个)递送给对应的列共享SAR ADC 695。每N 列SAR ADC(逐次近似读出ADC)695在跨像素阵列分配给低信号 CDS值的SSADC转换的时间间隔内一个接一个地转换/数字化N个输入高信号模拟CDS值中的每一个，因此并行化低信号ADC操作和高信号ADC操作。低ADC噪声关于光子散粒噪声主导的高信号不是关键的，因此较高噪声SAR ADC是可接受的。在已经转换N列块中的有效像素之后，每N列SAR ADC中的每一个可以完全断电。还注意，每列SSADC采集单元653内的斜坡比较器可以用作对于条件读出过阈值检测的每列感测放大器/比较器。因此，一般地如上文参考图 32所描述地操作读出控制器691和数字输出逻辑/缓冲区697以及修改以控制SAR ADC 695(包括到多路复用器692中的SAR的排序) 内的时分多路复用操作和根据SSADC结果和/或模拟CDS结果支持从要么SSADC要么SAR ADC到输出逻辑/缓冲区中的选择性传递。此外，第二采样和保持库和伴随的一组SHR和SHS控制信号可以添加在图35的实施例中以使能高信号值的管线化存储和读出。高信号读出可以然后具有对于第一示例内的给定像素行的值的管线化存储，同时SAR ADC将转换来自先前存储在第二采样和保持库中的不同的像素行的信号值。
[0215] 直接转换读出架构
[0216] 在下文所描述的若干实施例中，针对要么低信号读出路径、高信号读出路径要么两者省略模拟采样和保持电路，以及pixout信号相反直接递送给模拟数字转换器(并且因此由其数字化)——在本文中还被称为直接转换的架构和操作。换句话说，取代其中存储pixout信号的样本的采样和保持元件，像素内信号驱动元件(例如，上文所讨论的单模和双模像素架构中的源极跟随器晶体管)将模拟pixout信号驱动到模拟数字转换器的输入以用于数字化。直接转换提供若干优点和挑战。例如，采样和保持电容器和存取晶体管的消除节省管芯区域，并且同时地减少KTC噪声和pixout固定时间(即，通过从信号输出路径移除开关元件和电容性负载)。相比之下，ADC转换间隔可以超过采样和保持元件的采样-采集时间并且因此提出噪声抑制挑战。在各种不同的直接转换架构中说明这些和其他考虑，若干所述直接转换架构可以具有特定于特定应用的优点。
[0217] 双直接转换和单直接转换
[0218] 上文所讨论的分支读出路径技术和架构提供若干直接转换选项。例如，可以在本文中被称为“双直接转换”的架构/技术中直接转换低信号读出路径和高信号读出路径二者或仅那些读出路径中的一个可以与另一对象直接转换(“单直接转换”)以在转换之前采集和保持——直接转换和采样/保持转换的混合组合。下文在采用单斜ADC (SSADC)的各种实施例中描述了双直接转换和单直接转换架构二者。在所有情况下，可以使用其他类型的ADC电路(例如，SAR、 sigma-delta等等)。
[0219] 对于本文中的图像传感器实施例内的使用预期的单直接转换和双直接转换架构和其特征包括例如但不限于：
[0220] ·数字CDS：利用通过在数字域中差分(减去)所生成的最后的CDS值分离给定像素的重置状态和信号状态的ADC 转换；
[0221] ·模拟CDS：在ADC转换之前模拟域中进行的CDS差分；
[0222] ·包括在低信号读出路径、高信号读出路径或二者中的增益放大器，以及选项包括：
[0223] ·如果后源极跟随器噪声足够低以满足期望的总读出噪声目标，则旁路/禁止/省略增益放大器；
[0224] ·如果SSADC斜坡足够提供期望的读出增益，则旁路/禁止/ 省略增益放大器；
[0225] ·低信号读出路径中的固定增益放大器(FGA)，没有高信号读出路径中的增益放大器；
[0226] ·低信号读出路径中的可编程增益放大器(PGA)，没有高信号读出路径中的增益放大器；以及
[0227] ·低信号读出路径和高信号读出路径二者中并且夹在对于低信号读出和高信号读出的相应的放大水平之间的PGA；
[0228] ·TG断言直接转换和/或采样和保持：在TG下降沿之前数字化或采样完成(或至少开始)
[0229] ·后TG直接转换和/或采样和保持：在TG下降沿之后数字化或采样开始；
[0230] ·动态地调节读出带宽：分别地在对于低信号读出和高信号读出的低读出带宽与高读出带宽之间切换(例如，通过在高电流水平与低电流水平之间切换读出电流源)，因此实现低信号读出中的减少的噪声，同时提供对于高信号读出的更快的固定；
[0231] ·低信号SSADC斜坡时间压缩：减少直接转换时间并且因此与信号水平成比例缩短CDS时间的对于低信号读出的非一致斜坡步长时间(逐渐地缩短)；以及
[0232] ·高信号SSADC斜坡时间/步长减少：减少跨高信号范围所要求的时钟/斜坡步骤的数目的非一致的斜坡步长大小。
[0233] 虽然也可以使用双模4T像素和其他像素架构，但是以下章节中所示的时序图基于单模4晶体管(4T)像素。
[0234] 双直接转换架构：
[0235] 除上文所讨论的各种选项之外，双直接转换架构可以具有分离的低信号ADC和高信号ADC或ADC部件或可以共享ADC。下文在 SSADC实施方式的上下文中描述了这些变化的实施例。如所讨论的，在备选实施例中，可以使用其他类型的ADC。
[0236] 具有分离的低信号/高信号SSADC的双直接驱动
[0237] 图36图示了具有用于分支低信号读出路径和高信号读出路径的分离的(相应的)ADC的双直接转换图像传感器705的实施例。如所示，图像传感器705连同包含低信号ADC710-L和高信号ADC 710-H的读出电路707包括像素阵列631、行解码器/驱动器635和读出控制器711，其全部可以利用上文所讨论的各种选项实现/操作。而且，低信号ADC和高信号ADC二者由所示的示例中的单斜ADC (SSADC)实现，以及低信号SSADC 710-L由列共享行信号(LS) SSADC控制器651-L(具有计数器和斜坡发生器)和每列LS ADC采集块653-L形成，其如上文参考图32所讨论地操作。高信号(HS) SSADC类似地由列共享HS SSADC控制器651-H和每列HS ADC采集块653-H形成。在备选实施例中，代替SSADC中的一者或两者，可以使用逐次近似读出(SAR)ADC、sigma-delta ADC或任何其他可实行的ADC结构。读出电路707还包括数字输出逻辑/缓冲区714，其一般地执行参考图32所描述的数字决策和写操作和写缓冲区二者的功能。
[0238] 还参考图36，分离的低信号和高信号ADC布置倾向于在要求快速行读出时间的应用中是特别有效的(即，当行时间是关键因素时)，因为每读出路径的专用ADC使得对于高信号读出和低信号读出的不同的SSADC电压斜坡能够同时而不是顺序地生成(即，在时间方面至少部分重叠)。在若干实施例中，例如，低信号读出斜坡被设计为提供比高信号读出斜坡更高的增益，使得在没有分离的ADC斜坡发生器和SSADC采集电路的情况下，将需要更消耗时间的串行斜坡发生。
[0239] 图37图示了可以被用于实现图36中的低信号采集块653-L和高信号采集块653-H的低信号ADC采集电路和高信号ADC采集电路的更详细的实施例。如所示，每个ADC采集电路包括具有第一输入和第二输入的自动调零比较器，所述第一输入电容性地耦合(即，分别地经由CI和C2)pixout线，并且所述第二输入耦合以接收由低信号 SSADC控制器和高信号SSADC控制器生成的斜坡电压(即， Vramp_low、Vramp_hi)的相应一个。
[0240] 还参考包括pixout生成(出于简单省略像素的行选择和其他元件) 的简化模型的图37，源极跟随器负载偏置晶体管725偏置以实现像素源极跟随器晶体管(“像素SF”)内的源极跟随器操作。即，Vbias设定为在给定读出操作期间建立从Vdd-pix到接地(或Vss)流动通过源极跟随器晶体管和负载偏置晶体管的恒定负载偏置电流。该恒定负载电流借助于通过源极跟随器晶体管的恒定电流与其栅源电压之间的关系使得pixout线上的电压跟随浮动扩散节点(FD)上的电压 (VFD)。即，源极跟随器晶体管的源端电压(Vs)根据需要跟随(即，上升和下降)门电压以保持恒定负载偏置电流，并且因此，较高或较低的FD电压将产生对应地较高或较低的pixout电压。
[0241] 如图37所示，pixout线分别地电容性地耦合到(即，经由电容性元件CI和C2)到低信号ADC采集块653-L和高信号ADC采集块 653-H内的比较器727-L和727-H的输入(注意，在图37中未示出采集块的锁存器和跳脱位存储元件)。该布置使得每个比较器能够在 FD重置状态水平处“调零”或自动调零并且因此实现FD的重置状态和信号状态的相关双采样。更特别地，如图38的示例性时序图中所示，在浮动扩散节点(FD)已经重置并且因此为光电荷转移做准备之后(即，在RG下降之后)，浮动扩散节点的重置状态驱动到pixout 线(即，借助于使得像素列内的所选择的像素能够驱动该共享列线的行选择信号)。首先参考低信号ADC采集块653-L(虽然低信号电压斜坡和高信号电压斜坡可以是不同的，但是在所示的实施例中相同地操作这两个采集块)，因为由CI形成的电容耦合将信号输入与比较器727-L隔离(并且因此浮动)，浮动输入上升到与pixout线上的重置状态信号相对应的电势。因此，当通过可切换地将比较器输出节点耦合到比较器信号输入并且然后将比较器输出与信号输入(即，由“az”开关概念地图示的)去耦自动调零时，信号输入驱动到说明pixout 线上的重置状态电势的开始水平。在比较器的信号输入处有效地建立重置状态偏移的自动调零事件之后不久，TG上升以使能从光电二极管到浮动扩散的光电荷传递，从而根据浮动扩散信号状态驱动pixout。如所示，提供馈通补偿(由“TGNull”一般地图示的，其可以包括上文所描述的各种馈通补偿信号/技术中的任何一个或组合)以取消(或否定、减轻或以其他方式补偿)TG馈通，使得至少在低信号的情况下， pixout线将迅速地固定到信号状态电势。因此，比较器的信号输入将根据FD信号状态(如pixout上传达的)转变自动调零操作的偏移以反射先验重置状态电势-实际上呈现比较器输入处的重置状态调节的信号状态水平和因此FD重置状态和信号状态的相关双采样。当pixout 由源极跟随器信号有效驱动时(即，建立比较器输入处的CDS信号水平)，低信号比较器的斜坡输入斜坡通过如由"Vramp_low"波形所示的低信号电压范围，因此如果CDS信号水平实际上落在低信号范围内，则触发与比较器输入处的CDS信号水平相对应的斜坡电压点处的比较器跳脱。因此，如图38所示，CDS时间与信号幅度成比例 (即，跳脱点可以沿着低信号斜坡和高信号斜坡在任何地方发生)并且以自动调零脉冲(az)的下降沿开始。注意，跳脱位和DN采集电路未示出在图37中的低信号ADC采集块和高信号ADC采集块内，但是可以一般地如上文参考图32所讨论地操作。
[0242] 还参考图37和38，由于对于低信号读出路径和高信号读出路径提供分离的SSADC控制器和采集块，高信号ADC操作可以低信号 ADC操作并行执行由图38中的高信号和低信号斜坡的并行开始所图示的情况。由于pixout固定时间将一般地对于较大的(亮光)信号更长并且大信号范围可以一般地跨越较宽的电压范围，因而高信号斜坡电压可以在不同的斜坡速率处进行并且比低信号电压斜坡跨越更宽的电压范围并且因此在低信号斜坡已经结束之后继续。还注意，仅出于解释的目的示出了正电压斜坡。在没有读出信号路径的反转的情况下，读出信号极性将是负的(即，指示更多光电荷更负的)使得电压斜坡还可以具有从较高的开始电压单调减少到较低的结束电压的负极性。
[0243] 在图38的实施例中，Vramp_low以期望的电压步长大小尽可能快速地斜坡以便实现短CDS时间。Vramp_low在被设计为仅覆盖低信号摆动的电压水平处结束(即，低信号的预期范围)。此外，当设计小于单电子读出噪声系统时，将低信号读出量化到小于1电子每数字(DN)增量可以是期望的。例如，在若干实施例中实现0.25电子每DN步长的量化以产生小于SF输出处产生的单电子信号的斜坡步长。在其他实施例中，可以应用较大或较小的量化步长。转换时间将根据低信号的幅度变化——即，有效转换将对于较低幅度信号较早地发生并且对于较大幅度信号较晚地发生，使得CDS时间和伴随的噪声降低系数是信号水平的函数。然后，在允许较大的信号传递和固定的期望数量的时间之后，Vramp_hi开始高信号读出(即，尽管所示的同时性，大信号斜坡开始可以比低信号斜坡开始更晚发生)。Vramp_hi 以期望的速率斜坡并且计算目标行时间和增益，并且在被设计为覆盖像素的全阱信号的电压水平处结束。TG然后变低以结束行读出。
[0244] 简单地返回到图37的实施例，可以看到，没有增益放大器布置在低信号读出路径或高信号读出路径中的任一个内。这在其中低信号 ADC和高信号ADC产生期望的增益的情况中可以是可接受的(即，根据步长每光电荷载流子)。在下文讨论其中的一些实施例的其他实施例中，分离或共享固定增益或可编程增益放大器可以添加到低信号读出路径和/或高信号读出路径。
[0245] 除ADC电路743包括仅一个SSADC控制器651(即，单斜发生器和单步长计数发生器)以及分离的低信号采集块653-L和高信号采集块653-H之外，图39图示了一般地如图36中所示的所实现的双直接转换图像传感器740的备选实施例。读出控制器741和数字输出逻辑/缓冲区745被修改为反映备选ADC配置-以某种程度上增加的行时间为代价减少管芯面积消耗和功耗的配置(即，当对于低信号范围和高信号范围生成顺序而不是并行ADC斜坡时)。
[0246] 如在图40中所示的示例性低信号和高信号采集块实施例 653-L/653-H中可以看到(并且其中未特别地示出DN锁存器和跳脱位存储)，采集块比较器727-L和727-H电容性地耦合到pixout线(即，分别地经由CI和C2)并且因此使能如上文参考图36-图38所讨论的基于自动调零的CDS转换。图41图示了与图像传感器740的ADC 采集块653-L和653-H内的操作相对应的示例性高水平时序图。如所示，这两个采集块比较器在像素的重置期间自动调零(即，当RG是高时)。在RG变低之后，TG导通(使得光电荷能够从光电二极管传递到浮动扩散)并且Vramp在简短的预先确定的时间间隔之后针对低信号路径开始足够长以用于低信号范围内的信号固定在浮动扩散节点和pixout线上。在若干实施例中，Vramp尽可能快速地上升以实现短CDS时间而不折衷期望的电压步长大小。如所示，对于低信号范围的Vramp在预先确定的电压水平处结束(即，产生被设计为覆盖低信号范围的斜坡剖面)并且然后恢复到开始点以为高信号斜坡做准备。取决于低信号读出水平，有效低信号转换可以沿着电压斜坡在任何点处发生并且因此将在信号水平(以及因此亮度)下降时较早地发生(并且产生对应地较短的CDS时间)。因此，CDS时间和伴随的噪声抑制为信号水平和因此聚集的光电荷的函数。
[0247] 还参考图41，在被设计为确保全阱大信号在高信号ADC采集之前固定的预先确定的时间之后，Vramp再开始高信号读出。注意，虽然未特别地示出，高信号Vramp可以大于“零”水平开始以避免重新跨越低信号范围并且因此减少高信号斜坡步长的数目。例如，在若干实施例(包括对于其他ADC布置的那些)中，高信号Vramp在仅小于低信号Vramp的上限水平的水平处开始(即，以避免两个斜坡范围的总体跨越中的任何间隙)。在任何情况下，Vramp以预先确定或可编程的速率进行并且计算目标行时间和增益。如下文所讨论的，电压步长的持续时间和幅度可以跨低信号斜坡范围、高信号斜坡范围或二者(例如，逐渐地较短和/或较大的电压步长，包括分段线性和/或曲线拟合剖面)变化。如在图36的实施例中，分离的固定或可编程的增益放大器可以添加到低信号读出路径或高信号读出路径，并且低信号读出可以量化到小于1电子每DN步长(例如，0.25电子每DN步长)。
[0248] 双读出路径有效信号确定和选择：
[0249] 一般而言，对于图36的双ADC实施例和其中低信号转换和高信号转换并行发生的其他架构而言，不需要完成这两个模拟数字转换每像素读出操作。例如，如果在高信号转换完成之前经由低信号读出路径获得有效数字转换，则可以中止(即，在完成之前停止)对于高信号读出的模拟数字转换操作。类似地，对于图39的共享ADC控制器实施例和串行地(即，一个接一个地)执行低信号转换和高信号转换的其他架构而言，可以在转换操作的早期阶段跳过/一起省略(即，从发起终止)或中止高信号转换。对于信号通知或确定高信号转换可以或应当中止/禁止和/或影响中止/禁止的技术包括例如但不限于：
[0250] ·将低信号读出的状态/结果记录在每列锁存器中(即，跳脱位存储，如上文所讨论的)。
[0251] ·将已知值写到预示高信号转换应当中止或跳过(例如，将跳脱位值编码在ADC输出值内)的ADC输出锁存器。
[0252] ·明确并且选择性地使得高信号转换过程能够开始(例如，条件地断言高信号转换开始信号)
[0253] ·推断高信号转换应当基于ADC输出锁存器的内容中止或跳过(例如，知道小于指定值的DN值必须已经来自低信号读出，根据起因于低信号转换的DN值是在DN值的预先确定或可编程的范围内还是外，可以分别地选择性地使能/禁止高信号转换)。
[0254] 如上文所解释的，低信号读出路径的模拟数字(A/D)转换以两个可能的结果在若干实施例中终止：(i)成功转换，其中，比较器跳脱并且将伴随的计数器值锁存为转换结果，或(ii)未转换——比较器未跳脱并且未采集转换结果。如上文所讨论的，单跳脱位可以被用于记录跳脱/未跳脱结果以指示低信号路径是否具有对于给定像素列的有效转换。该位可以被用于控制(即，使能或禁止)对于高信号读出的转换过程。例如，可以根据起因于低信号转换的跳脱/未跳脱位的状态中止或禁止高信号转换过程，因此节省电力并且减轻总体读出操作。在转换低信号路径之后，从SSADC锁存器将锁存的计数器值传递到数字线缓冲区中。如果比较器尚未触发(即，非有效转换结果)，则将零的值传递到数字线缓冲区中或备选地禁止写以节省电力。
[0255] 在其中比较器尚未触发的未转换情况中，高信号转换过程要么继续要么禁止/使能。在对于高信号读出的A/D转换的结尾处，使用数字决策和写逻辑块(即，图36和图39和下文所描述的其他实施例中所示的图像传感器的数字输出逻辑/缓冲区部件内的逻辑)，将A/D 转换器中的锁存计数值传递并且存储在数字线缓冲区中。对于低信号转换的相同有效转换位可以被用于向后ADC校正逻辑(例如，FPN 校正)指示哪个读出路径溯源数字数据(即，低信号转换或高信号转换)。其他技术还可以被用于标识哪个读出路径被用于生成对于相应的像素的数字转换数据并且如果必要或期望的话，则缩放数字转换数据(例如，以说明所应用的增益)。
[0256] 在一个实施例中，来自数字输出逻辑/缓冲区(还在本文中被称为“线缓冲区”)的数字值的读出在第二S/H库的A/D转换完成之后发起并且将适当的值写到数字线缓冲区中。在其中低信号转换和高信号转换二者由共享ADC顺序地执行的实施例中，可以要求减少的校正和校准以匹配落在低信号输出范围与高信号输出范围之间的信号带的 CDS结果的低信号读出路径和高信号读出路径的输出响应(即，在与对于低信号读出路径的上限光电荷阈值相对应的信号水平附近)。
[0257] 在若干实施例(包括图36和图39中所示的那些实施例)中，图像传感器将从数字输出逻辑/缓冲区输出将根据低信号读出路径和高信号读出路径中的哪一个溯源最终化数据适当地缩放并且发送的一个数字值每像素(并且可选地包括指示源读出路径的信息)。例如，由比高信号读出路径提供较高增益读出的低信号读出路径溯源的最终化数字CDS值，可以缩放数字值(DN)以用于与高信号读出路径结果一致(例如，以产生一致的增益)。给定从该读出获得有效数据的知识，还可以采集并且适当地应用列FPN校正值。
[0258] 图42图示了双直接转换图像传感器760的另一实施例中，在该情况下，具有具有图32中的共享SSADC 653的低信号/高信号分支读出路径电路762(即，具有单个SSADC控制器
651和每列采集块653 库的“完全共享”SSADC)以及使得不同的负载偏置电流能够在低信号读出和高信号读出期间应用到每列pixout线的源极跟随器(SF)偏置多路复用器库765。图像传感器760还包括读出控制器761、行解码器/驱动器635和像素阵列631，其可以利用上文所呈现的各种选项实现，并且其中，读出控制器761被设计为将高/低偏置选择信号(“H/L Sel”)发出给SF偏置多路复用器库765。除SF偏置多路复用器库和 SSADC电路650之外，读出电路762包括数字输出逻辑/缓冲区766，其一般地执行图32中所示的决策/写逻辑655和数字输出缓冲器657 的功能。
651和每列采集块653 库的“完全共享”SSADC)以及使得不同的负载偏置电流能够在低信号读出和高信号读出期间应用到每列pixout线的源极跟随器(SF)偏置多路复用器库765。图像传感器760还包括读出控制器761、行解码器/驱动器635和像素阵列631，其可以利用上文所呈现的各种选项实现，并且其中，读出控制器761被设计为将高/低偏置选择信号(“H/L Sel”)发出给SF偏置多路复用器库765。除SF偏置多路复用器库和 SSADC电路650之外，读出电路762包括数字输出逻辑/缓冲区766，其一般地执行图32中所示的决策/写逻辑655和数字输出缓冲器657 的功能。
[0259] 继续图42，源极跟随器偏置多路复用器库765使能在低信号读出和高信号读出期间对不同的负载偏置点和因此不同的读出带宽的选择。图43图示了可以结合共享低信号/高信号ADC采集块653(“LS/HS ADC采集”)实现在图42的偏置多路复用器库内的每列偏置多路复用器770的实施例。在所示的实施方式中，偏置多路复用器包括在高负载偏置电压与低负载偏置电压(“vbh”和“vbl”)之间选择的偏置电压多路复用器771(或其他选择元件)，其从读出控制器761根据高/ 低带宽选择信号(H/L Sel)将一个或另一个应用到负载偏置晶体管 725(即，作为“Vbias”)。通过该布置，可以在pixout线上选择性地建立相对高电流或相对低电流(即，根据带宽选择信号的“高”或“低”源极跟随器电流)，因此实现相对快速固定(高带宽)、较高噪声pixout 信号生成与相对缓慢固定(低带宽)较低噪声pixout信号生成之间的选择。比较器661、电容性耦合到CI和自动调零开关元件(即，响应于自动调零信号“az”)一般地如上文所讨论地操作。还如下文所解释的，可以在图42的实施例和其他中利用高/低带宽选择以组合线性或非线性低信号读出电压斜坡产生低噪声低带宽pixout读出(注意，可以经由电压斜坡全部或部分实现模拟增益)，以及pixout转换在TG 脉冲的下降沿之前或之后发生。
[0260] 对于低信号读出路径的低带宽(BW)：
[0261] 如所讨论的，在TG的下降沿之前采集(或转换)对于低信号读出路径的CDS值可以使能非常简短的CDS时间(即，通过不要求全 TG脉冲的经过时间——特别地对于其中TG脉冲的上升和下降时间更长的大阵列而言)。然而，残余TG馈通将更可能是低信号读出路径中的FPN部件，如例如关于图31A和图31B所讨论的。
[0262] 图42的可选择的负载偏置图像传感器使能备选读出策略，其中，在低信号读出路径和高信号读出路径中的一者或两者中执行后TG脉冲(即，在TG下降沿之后)CDS采集或直接CDS转换，同时保持简短(低噪声)低信号CDS时间。图44和图45图示了对于利用图 42和图43中所示的图像传感器和偏置多路复用器实施例的这样的开关偏置读出方法的示例性时序图和流程图。
[0263] 开始图44，低信号路径CDS和ADC转换在第一TG脉冲的下降沿之后开始。该TG脉冲的长度被设计为将高达低信号范围的预先确定的最大水平的任何数量的光电荷从光电二极管传递给浮动扩散节点。在第一TG脉冲的完成之后，低信号转换开始并且完成。在该时间期间，Vbias电压设定到相对低水平“vbl”使得源极跟随器(SF)电流(或偏置电流或负载偏置电流)设定到期望的较低值。在低信号转换的完成之后，TG脉冲第二潜在地较长的时间以使得大于低信号范围的预先确定的最大值的任何累积光电荷能够传递给浮动扩散节点。实质上同时，Vbias上升到“vbh”(即，通过转变多路复用器控制信号 H/L Sel)以使源极跟随器输出的带宽并且因此使能可以存在于浮动扩散节点上的任何高信号水平的更快速的pixout固定。
[0264] 在预先确定的高信号固定时间延迟之后，Vramp通过高信号范围排序以完成高信号A/D转换。在图44的实施例中，Vbias在高信号Vramp 开始避免低信号输出与高信号输出之间的DC偏移之前预先确定的时间变低。
[0265] 考虑图42-图44，调制源极跟随器偏置电流的原因/益处(即，在像素读出内在不同的时间处使Vbias上升和下降)包括但不限于：
[0266] ·对于具有被设计为以合理的速度读出全部信号的带宽的常规地设计的传感器而言，可以要求50ns-100ns的CDS时间以得到大量的噪声降低。
[0267] ·100ns CDS时间难以实现给定全TG脉冲宽度转换信号以传递信号电荷的要求。
[0268] ·由于通过使CDS带通变窄减少噪声并且带通宽度自身是ωc*ΔT的功能(即，源极跟随器角频率和CDS时间的积)，因而可以通过具有对于常规TG脉冲宽度和伴随的CDS时间的较低带宽(ωc)读出实现足够小的ωc*ΔT(即，小于2 tau)。
[0269] ·减少低信号读出路径的带宽将限制对于任何给定读出时间的信号摆动，但是没关系，因为我们将读出非常小的信号 (10e-20e，在信号是光子散粒噪声有限的情况下停止)。
[0270] ·低信号读出带宽可以以各种不同的方式减少，包括例如但不限于减少源极跟随器偏置电流、增加pixout电容(例如，将电容性元件可切换地/动态地耦合到pixout以减少读出带宽)或两者的组合。
[0271] ·利用该方法，源极跟随器电流减少到0。可以针对133ns 的CDS时间获得5μA和0.69的tau(70％1/f噪声降低) (如果SF偏置电流是10μA，则取代30ns)
[0272] ·如果需要还提供低功率和较低噪声的一个(这在稍后章节中讨论)，则这还使能较低带宽FGA的设计。
[0273] ·可以增加对于低信号读出相位的逐渐地较高的信号的读出中的后续SSADC时钟使得低信号读出不添加太多行时间。
[0274] 图45图示了关于图42和图43中所示的架构的示例性读出操作和图44的时序图(注意，图44的时序图是图示时序和操作的高水平示图并且不是详细缩放时序图，并且可以使用除所示的源极跟随器偏置电流方法或组合其的各种技术实现带宽切换)。在781处开始，SF 偏置电流设定到第一期望高值，这提供较高的读出带宽(即，较快的 pixout固定)。在782处重置像素(即，施加的RG脉冲)并且然后在RG的下降沿之后预先确定的时间，SF偏置电流在783处设定到较低值，这建立较低的较小的噪声响应性读出路径带宽为低信号读出做准备。在图42和图43的直接转换实施例中，自动调零信号az可以与RG断言同时上升，但是在任何情况下在784处变低(在下降RG 沿之后不久)以自动调零SSADC比较器并且因此使能直接CDS转换。还注意，RG的下降沿可以可选地补偿以减少馈通和改进固定时间。
[0275] 继续图45，在自动调零信号变低之后，TG和TGnull在785处以相反极性脉冲以实现从光电二极管到浮动扩散节点的馈通补偿的传递电荷。在所示的实施例中，该初始“短”TG脉冲的长度被设计为使能仅大于分配给低信号路径的信号范围的最大光电荷水平但是显著地小于光电荷的全阱水平的预先确定数量的光电荷的传递。在第一 TG脉冲的完成之后，低信号的转换如786处所示并且由图44中的低信号Vramp剖面完成。在该时间期间，Vbias保持在低值处。
[0276] SSADC低信号斜坡可以是在任一情况中被设计为跨预先确定的低信号范围的线性或非线性斜坡。在图46中示出了许多可能的非线性低信号电压斜坡之一的实施方式，该图46图示了示出斜坡电压步长对比时间的示例性绘图，以及时间轴以τ为单位标记(即，CDS时间和源极跟随器角频率ωc的积)。例如，如果ωc是10MHz，那么 100ns的CDS时间与x轴线上的1.0τ的持续时间相对应。
[0277] 图46中所示的示例性斜坡是起初以比常规斜坡更慢的斜坡速率或斜坡步长时间开始并且变得逐渐地更快(即，在连续的电压步长之间逐渐地更短的时间)的加速的斜坡。例如，这许可每个信号水平处的最短可能CDS时间(或至少逐渐缩短的时间)。CDS时间是从SHR 的下降沿到信号的有效转换的时间，无论哪里那可以沿着低信号斜坡范围发生(如果完全)。
[0278] 信号的一个电子(“1e”)的固定时间小于两个电子的固定时间，其小于三个等等。通过设计跟随信号的固定时间的斜坡(即，斜坡仅在信号线可以固定到该值之后到达期望的指定目标信号水平)，可以实现与信号水平成比例的CDS时间，其具有对于每个信号水平的名义上最短的CDS时间(即，不存在等待归因于20e-信号的固定的斜坡的开始的延迟)。例如，假定从浮动扩散节点到源极跟随器输出的转换增益是100μV/e-，对于1e-FD电荷水平和因此100μV pixout信号的标称pixout固定时间是0.693τ。对于2e-FD电荷水平(即200μV输出信号)的标称固定时间是1.386τ，对于3e-FD电荷水平(300μV输出信号)的标称固定时间-
是1.791τ，对于4eFD电荷水平(400μV输出信号)的标称固定时间是2.079τ等等。
是1.791τ，对于4eFD电荷水平(400μV输出信号)的标称固定时间是2.079τ等等。
[0279] 在其中期望亚电子量化的实施例或操作模式中，低信号读出斜坡步长可以设定到亚-100μV增量。例如，取代单个100μV步长，可以实现在801处的四个25μV步长(可以跨整个低信号范围或在其任何部分中实现的斜坡分辨率)以提供0.25e-/DN的近似量化。
[0280] 如上文所提到的，如果SSADC比较器在特定列的低信号读出期间跳脱(决策787中的确认结果)，该像素列的ADC转换被认为完成并且对于该像素列的高信号读出路径转换是不必要的(并且因此可以跳过)。如果在低信号转换尝试期间比较器未跳脱(在787处的负决策)，计数器和斜坡发生器脉冲(保持)如788处所示，SF偏置电流在789处被切换到高值(即，将像素输出信号的DC值向接地并且远离Vdd并且因此在远离斜坡值的方向上移动，因此比较器将不在偏置改变期间跳脱)，并且与偏置电流改变近似同时，TG和TGnull 在790处第二次脉冲，以及脉冲宽度足够长以将全阱光电荷从光电二极管传递给浮动扩散节点。在高源极跟随器偏置水平处，列输出线将更迅速地固定到信号值，从而避免对于高信号光电荷范围可以以其他方式要求的延伸的固定时间。在对于pixout固定足够的时间的791处的延迟跟随高达光电二极管全阱水平(并且对于关于任何残余馈通的固定而言，其与信号水平相比较将是小的)的数量的光电荷传递之后， SF偏置电流被切换回到792处的低带宽、低噪声固定，因此将高信号DC水平恢复到其中转换关于低SF偏置重置水平有效的点。在切换回到低源极跟随器偏置之后预先确定的时间处，斜坡和计数器在 793处重新启动，并且高信号读出的ADC转换进入完成，因此完成像素输出的A/D转换。注意，对于高信号转换的斜坡可以在仅小于低信号读出的范围的点处开始以避免冗余斜坡步骤或备选地可以简单地在“零”处开始。与低信号电压斜坡一样，对于高信号转换的ADC 斜坡可以是在大信号斜坡范围的全部或任何部分处以要么步长持续时间要么步长大小(电压每步长)线性或非线性的。而且，大信号 ADC斜坡还可以比图44中所示不久开始并且跟随如对于低信号读出所描述的信号固定。而且，如果例如可以在与实现对于低信号读出的期望的短CDS时间一致的TG脉冲宽度中传递全阱电荷，则取代图44中所示的两个，可以生成单个TG脉冲。
[0281] 数字CDS
[0282] 图47A和图47B图示了可以采用在图42的图像传感器内的备选 SSADC采集块804和操作顺序。如所示，除执行数字CDS之外， SSADC采集块与图43中所示的采集块相同。图47B图示了可以被用于使用SSADC采集块实现数字CDS读出的809-823处的示例性操作顺序——与图45的操作顺序类似的操作顺序(即，模拟CDS顺序) 以及对于浮动扩散重置状态的比较器重置和模拟数字转换的修改。
[0283] 上文所讨论的若干示例性实施例通过低信号SSADC斜坡的设计实现期望的低信号读出增益(即，产生期望的步长/光电荷分辨率)。图48图示了其中固定增益放大器(FGA)库833提供在读出电路831 内以在低信号读出路径和高信号读出路径中一致地实现pixout信号增益。可以通过低信号SSADC斜坡提供低信号读出路径中所要求或所期望的任何附加增益。固定增益值一般地被设定(例如，通过设计、校准和/或编程)为避免使全阱处的高信号读出饱和并且提供低信号读出中的期望的分辨率(例如，在0.25e-每DN增量或小于0.25e-每DN 增量)。FGA值还被选择为将ADC电路650和像素源极跟随器之后读出路径中的其他模拟电路的输入相关噪声减少到其中总传感器时间读出噪声接近像素源极跟随器读出噪声的水平。在备选实施例中，可编程增益放大器(PGA)可以被用于供应对于低信号和较高的信号读出路径二者所要求的增益，因此在增益水平之前切换。本文所公开的图像传感器实施例可以例如可配置用于要么分支低信号/高信号读出要么更常规的单路径读出模式(即，没有给定像素读出操作内的过采样FD)。在这样的实施例中，可以提供PGA以使能单路径读出模式，使得利用该相同FGA实现分支读出模式中的不同的低信号/高信号读出路径增益将消耗很少或不消耗附加的管芯面积。一般地如上文所讨论地实现图像传感器830内的剩余的电路块，以及读出控制器 832被修改为生成或输出固定或可编程的增益放大器控制信号(例如，偏置、重置等等)。
[0284] 图49图示了可以被用于实现FGA库833和偏置多路复用器770 与SSADC采集块之间的其相互连接的每列FGA 841的实施例，所述偏置多路复用器770和SSADC采集块653二者可以如上文所描述地实现。FGA是切换的电容器放大器。固定电压增益是A并且由输入电容器Cinl和反馈电容器Cinl/A的比例确定。rst开关被用于在采样测量的完成之后将FGA放置到初始状态中以开始下一采样测量。 Vclmp是控制固定增益放大器的偏置点并且用作用于差分测量的参考的参考电压。对于高信号转换的VLL斜坡：
[0285] 虽然一般地已经根据线性斜坡SSADC描述了高信号A/D转换 (例如，4096个计数和对于线性斜坡12位转换器的对应的一致的斜坡电压步长)，但是在备选实施例或操作模式中可以采用具有跨斜坡范围的至少一部分的非线性电压步长增加的实际上无损查找(VLL) 斜坡以减少高信号斜坡步长的数目，从而节省时间并且压缩输出数据大小。在一个实施例中，例如，9位(512步长)VLL斜坡跨越与12 位(4096步长)线性斜坡相同的高信号电压范围，从而将斜坡步长的数目减少8x并且将输出位深度减少三位。继续示例，生成跟随200 步长低信号斜坡的512步长VLL斜坡(在不损失图像质量的情况下关于直接或S/H高信号转换可以应用的)的SSADC将要求总计仅712 个时钟以完成分支低信号/高信号转换；与来自单个读出路径的12位线性斜坡读出相比较，超过5x转换时间减少。当低信号库转换隐藏在高信号转换下(即，并行低信号和高信号转换操作)，有效转换时间降低增长到超过12位线性斜坡单读出方法8x。
[0286] 对于低噪声读出的单直接转换架构：
[0287] 在若干实施例中，利用例如低信号读出路径中的直接转换和高信号读出路径中的采样和保持转换(即，包括S/H库)实现混合直接转换/采样保持转换。这些混合实施例借助于快速直接转换低信号读出组合高信号路径中的行管线化读出使能行时间降低(即，对于一个行的高信号的ADC转换以与另一行的高信号的存储时间重叠的方式发生)。而且，高信号路径采样和保持库使能可以以其他方式使高信号路径重置状态或信号状态读出饱和的低信号路径FGA(或PGA)的应用。
[0288] 图50图示了具有例如图51A和图51B中所示的可选的读出路径架构的单直接转换分支读出路径图像传感器50的实施例。注意，在图51A和图51B中未示出所有读出路径细节。例如，可以提供差分放大器以执行模拟CDS操作(即，在模拟域中从信号状态样本减去重置状态样本)。
[0289] 参考图50和图51A，低噪声低信号信号读出路径包括每列固定增益放大器(FGA)860，同时高信号读出路径旁路FGA并且连接到采样和保持(S/H)库862以用于读出期间的重置状态和信号状态样本的存储。经由ADC输入多路复用器864将FGA 860的低信号输出和S/H库862的高信号输出供应给每列SSADC采集块653，其顺序地转换低信号模拟输入和高信号模拟输入。一般地，可以如上文所描述地实现读出控制器832、像素阵列631、行解码器/驱动器635和数字输出逻辑/缓冲区766，以及对管理混合直接转换/采样保持读出操作的读出控制器832的修改。
[0290] 图51B图示了可以实现在图50的图像传感器内的低信号读出路径的备选实施例。如所示，图51B的实施例包括每列多路复用器860、高信号S/H库863、ADC输入多路复用器865和每列ADC采集块653，其全部除单个电容性元件(Cr/Cs)和存取晶体管被提供为顺序地采集浮动扩散节点重置状态和信号状态的样本之外，与图51A中所示的配对物元件类似地操作。ADC输入多路复用器865被修改(相对于图51A中的配对物84)为顺序地(而不是并行或差分地)接收信号状态样本和重置状态样本并且将每一个转发给每列ADC采集块653。在一个实施例中，SSADC控制器(例如，图50的元件651)由读出控制器832管理使得执行分离的重置状态转换和信号状态转换(即，因为那些模拟信号经由多路复用器865一个接一个地递送给SSACD 采集块653)，从而许可数字域中的高信号路径CDS结果的完成。
[0291] 图51C图示了示出低信号读出路径中的示例性单位增益FGA实施方式868的分支低信号和高信号读出路径的更详细的实施例。
[0292] 在图51A-图51C中所示的实施例中的每一个中，低信号路径增益放大器(860、864)由具有增益值集的固定增益放大器(FGA)结合SSADC参考斜坡发生器实现以提供小于或等于0.25电子每数字 (DN)增量。仅在低信号读出路径中提供FGA使得不要求低信号读出路径与高信号读出路径之间的增益开关(与可能地由布置在这两个读出路径中的可编程增益放大器(PGA)应用到低信号读出路径和高信号读出路径的交替的增益相反)。由于增益放大器是FGA而非 PGA，因而要求较少的电容器并且可以使增益放大器比对于PGA所要求的增益放大器更小。另外，由于FGA将一般地适于非常小信号范围(与0-30个电子相对应的pixout信号范围)，因而可以使用相对简单的低带宽(和小占用面积)FGA(例如，如图51C中的868处所示)。特别地，非切换电容器放大器设计可以供减少的部件计数使用以便减少管芯面积消耗，并且使得总体上，与行速率可切换的PGA 的带宽、噪声和功耗相比较，可以减少FGA的带宽、噪声和功耗。 FGA值还被选择为将ADC和像素源极跟随器之后读出路径中的其他模拟电路的输入相关噪声减少到其中总传感器时间读出噪声接近像素源极跟随器读出噪声的水平。
[0293] 在图50和图51A-图51C的实施例中，鉴于具有相反在A/D转换 (例如，通过ADC参考、SSADC斜坡等等)的任何读出增益的较大的光子散粒噪声主导信号，可以从高信号读出路径省略模拟增益。在备选实施例中，可编程或固定模拟增益电路可以布置在(例如，经由多路复用器或硬接线)高信号读出路径中。例如，单个PGA可以被用于供应对于低信号读出路径和高信号读出路径二者所要求的增益。在支持受益于PGA操作的单路径读出模式的实施例中，单路径PGA 可以利用在分支读出路径模式中，因此限制了管芯面积增加。而且，通过提供高信号读出路径中的采样和保持电路，单个每列SSADC采集块可以被用于低信号读出路径和高信号读出路径二者。
[0294] 在图51A-图51C的实施例中，在对于低信号路径的直接转换模式中操作SSADC采集块。即，如上文所讨论的，取代采样和保持重置状态和信号状态pixout水平，像素源极跟随器在转换操作期间将输入直接驱动到SSADC比较器。可以以至少两个方式执行低信号直接转换。在若干实施例中，例如，使用SSADC和数字CDS技术确定低信号水平(例如，如上文所讨论的)。在该情况下，在相应的直接转换操作中一个接一个地数字化浮动扩散的重置状态和信号状态，以及通过从信号状态转换结果减去重置状态转换结果在数字域中生成最后数字化的CDS值(即，产生[光电荷信号+重置状态]-[重置状态]＝光电荷信号)
[0295] 图52图示了可以执行在图50和图51A-图51C的实施例内的示例性数字CDS操作。在所示的示例中，SHR和可选地SHS脉冲在重置信号RG的下降沿之前变高(注意，仅示出RG的下降沿)。在RG 的下降沿之后，SHR信号变低以将重置信号水平存储在高信号S/H库中的电容器Cr上。这时候，Mux Sel信号被设定为将低信号FGA输出连接到SSADC的输入。SSADC斜坡和计数器开始操作以便产生表示像素的重置水平的数字输出。在某个预先确定数目的计数和经过时间之后，重置水平转换完成。
[0296] 在重置斜坡完成之后预先确定的时间处，断言TG和TGnull信号以实现馈通补偿的光电荷转移。由于TG上升沿和TGnull下降沿实质上同时或时间接近发生，因而取消对浮动扩散的TG馈通并且列输出信号线将保持在重置状态水平处或非常接近重置状态水平。因此，列输出线将跟随从光电二极管到浮动扩散节点的光电荷转移非常迅速地固定。尽管馈通补偿，但是小残余馈通还可以是归因于例如TG-FD 耦合电容与TGnull-FD耦合电容之间的空间变化的结果。一般而言，这样的残余馈通将产生可以如讨论地校正的空间固定模式偏移噪声 (FPN)。
[0297] 在TG变高之后强加预先确定的延迟(即，对于与光电荷的1e-相对应的pixout输出信号的足够的固定时间加上残余馈通)，在其之后，SSADC控制器开始电压斜坡和计数器的-排序以实现pixout信号水平的模拟数字转换。对于低信号水平(例如，1e)而言，SSADC 将实现对第一斜坡步长的有效转换并且因此产生非常短的CDS时间。对于低信号范围内的较大的信号(例如，2、3、4……30个电子)而言，SSADC将在对应地稍后的斜坡步长/斜坡电压处完成转换并且因此产生对应地较长的CDS时间。即，直接转换CDS时间(并且因此噪声抑制或抗干扰度)与pixout信号水平和因此聚集的光电荷成比例。由于低信号读出仅对相对窄的光电荷范围是有意义的，因而其将一般地要求比高信号范围更少的斜坡时钟。例如，如果低信号读出的信号范围与30个电子相对应，则给定0.25e-(即，四个斜坡步长/计数每电子)ADC量化，转换将要求120个时钟的最大值。如上文所解释的，低信号路径的尝试的转换以两个可能的结果终止：有效转换 (比较器跳脱和锁存伴随的计数器值)或无效转换(比较器未跳脱)。如上文所讨论的，各种不同的技术可以被用于在有效低信号转换与高信号转换之间选择、选择性地中止/禁止高信号转换、校正固定模式噪声、缩放数字输出等等。
[0298] 还参考图52，TG信号在低信号路径转换完成之后变低，并且在TG下降沿之后预先确定的时间处，SHS信号变低以将pixout信号存储在高信号路径采样和保持库内(即，在图51A中所示的Cs电容性元件上)。在下文中，切换ADC输入多路复用器以选择S/H库，并且再使用采样和保持重置状态电容性元件(Cr)上的所存储的重置水平使SSADC比较器自动调零。
由于S/H库可能需要采集(和固定) 与全阱信号一样大的信号，因而典型的SHS脉冲宽度可以例如但不限于在0.5μs至1.0μs范围内。因此，在若干实施例中，低信号直接转换时间被设计为在SHS脉冲期间发生和完成。
由于S/H库可能需要采集(和固定) 与全阱信号一样大的信号，因而典型的SHS脉冲宽度可以例如但不限于在0.5μs至1.0μs范围内。因此，在若干实施例中，低信号直接转换时间被设计为在SHS脉冲期间发生和完成。
[0299] 在存储在S/H库内的大信号CDS值的A/D转换的结尾处，数字输出逻辑/缓冲区一般地如上文所讨论地在低信号转换结果与高信号转换结果之间选择，将一个值或另一个传递为数字像素输出连同指示出于下游处理的目的的源读出路径(低信号或高信号)的可选信息 (即，后ADC校正逻辑，诸如FPN校正、缩放逻辑、图像重建逻辑等等)。注意，虽然图52示出了在TG的下降沿之前的低信号读出完成，但是在备选实施例中，低信号读出可以在TG下降之后完成。
[0300] 还参考图50和图51A-图51C，在其中通过FD重置状态和信号状态的分离的转换数字地实现高信号路径CDS的实施例中，可以如在图51B中使用单个采样和保持电容性元件(例如，在不同的时间处存储浮动扩散节点的重置状态样本和信号状态样本二者所使用的电容性元件Cr)。相比之下，如果期望模拟高信号路径CDS或对于一个像素行的高信号路径样本与来自另一行的高信号路径样本的模拟数字转换的模拟存储的管线化，可以如在图51A中提供多个S/H电容器库。
[0301] 在图53的分支读出路径实施例中，使用其中模拟CDS电压由 SSADC转换的AC耦合模拟CDS技术确定低信号路径信号状态输出。在所示的实施方式中，重置状态水平经由电容器CI驱动放大器843 的输入，同时另一输入上升到参考电压Vclmp。这结合SSADC比较器的自动调零发生。对于该方法的示例性时序图示出在图54A中并且除不存在对于重置水平的斜坡转换之外，与图52的时序图类似。
[0302] 虽然图54A中的时序图示出了TG的下降沿之前的低路径信号读出(即，在该示例中，通过直接转换)，但是在备选实施例或操作模式中，可以采用后TG脉冲读出。
[0303] 单直接转换——对于低信号的模拟CDS；TG信号的下降沿之后的切换的SF BW和采样：
[0304] 图54B图示了对于具有分支低信号读出路径/高信号读出路径的图像传感器的混合直接转换/采样转换读出的另一实施例。一般而言，除在模拟域中实现低信号路径CDS之外，图54B中所示的读出操作与参考图52和图54A所示和所描述的那些读出操作类似。当驱动到 pixout上时，浮动扩散节点的重置状态被用于使FGA和ADC比较器斜坡和自动调零。在低信号转换完成之后，ADC输入多路复用器控制信号(Mux Sel)上升以将S/H库重置电容器(和伴随的缓冲区-如图51C中所示)连接到ADC采集块输入，并且自动调零(az)脉冲以使ADC比较器自动调零为高信号读出的转换做准备。
[0305] 而且，跟随低信号的转换，Vbias(以及因此源极跟随器偏置电流) 增加以使对于高信号读出的源极跟随器带宽上升。从重置比较器使 SSADC比较器自动调零。TG以足以传递来自光电二极管的全阱信号的脉冲宽度第二次脉冲。在第二TG脉冲的下降沿之后使能SHS，并且在第二TG脉冲的下降沿之后降低SHS。对于高信号的SSADC转换操作在SHS的下降沿之后开始。
[0306] 虽然被描绘为线性斜坡，但是低信号ADC斜坡可以备选地是非线性的，如上文关于双直接转换所描述的。而且，如在本文中的所有实施例中，补充或者取代上文所描述的单斜ADC电路，可以使用任何可实行的ADC电路。而且，图52、图54A和图54B(和在本文中其他地方)的时序图中所示的SSADC斜坡信号旨在示出低像素输出信号和高像素输出信号的SSADC和读出/转换的一般操作。可以从详细实施方式中所示的那些斜坡信号转换斜坡信号。这样的情况将是其中低光信号更远离接地电势(即，更接近光电二极管重置电势并且高光信号更接近接地电势(更远离光电二极管重置电势))的n型钉扎光电二极管。
[0307] 伪数字CDS
[0308] 在数字CDS操作中，表示像素的浮动扩散节点的重置状态和信号状态的模拟信号分离地利用从数字化信号状态减去的数字化重置状态值数字化以产生最终化数字CDS值(即，表示所传递的光电荷并且缺乏重置状态/噪声分量)——当然要求两个模拟数字转换的操作。与具有数字CDS架构的基线每列SSADC相比较，参考图55A、图55B和图56下文所描述的伪数字读出方法不要求额外电路元件并且可以通过TG断言的pixout采样产生紧密压缩(低噪声)CDS时间。一般而言，上文所讨论的残余馈通取消技术(例如，参考图31A和图 31B)可以被用于实现对于可以以其他方式在低信号读出路径中发生的FPN噪声的逐行数字域校正。
[0309] 图55A图示了另一直接转换分支读出图像传感器760的实施例。一般而言，除源极跟随器偏置Mux库可以利用源极跟随器带宽选择 Mux替换之外，可以如参考图42所讨论地实现图像传感器760。该带宽选择mux可以单独地或组合可选择的偏置电流、pixout电容、 pixout电阻或其他电路属性。类似地，图55B图示了偏置多路复用读出路径和SSADC比较器的更详细的示例，其两者可以一般地如上文参考图43所描述地操作。图56图示了对于被枚举为与下文所列出的操作顺序相对应的分支低信号/高信号读出操作的示例性时序图。在低源极跟随器带宽状态中优选地进行步骤1-7。在步骤7中，源极跟随器被切换到高带宽状态。源极跟随器在步骤8之前被切换回到低带宽状态。取决于选择源极跟随器带宽使用的方法的源极，可以在高带宽状态中进行步骤7-12(例如，pixout线的电容，因为未影响DC偏移)。
[0310] 1.重置浮动扩散(RG是高的)。
[0311] 2.当RG是高时，断言az信号。
[0312] 3.断开RG。
[0313] 4.断开Az信号，并且使自动调零输入关于FD重置水平输出信号斜坡。
[0314] 5.断言TG和TGnull以将电荷传递给FD。pixout信号减少等于传递电荷和残余的馈通信号的数量。在图3中的时序图中，信号水平是相对小的信号。
[0315] 6.在TG的上升沿之后预先确定数量的时间处，小信号SSADC 斜坡开始。小信号SSADC斜坡将通常是比大信号斜坡更小的倾斜，并且将仅覆盖预先确定的小信号读出范围。
[0316] 7.小信号SSADC斜坡完成。这时候，有效转换数字值将表示 (Vsignal+ΔVft)-Vreset。
[0317] 8.在小信号斜坡的完成之后某个预先确定的时间处，大信号斜坡开始。大信号斜坡可以在“0”处开始或在对于小信号读出范围的高信号附近的信号水平处开始。
[0318] 9.大信号SSADC斜坡完成。这时候，有效转换数字值将表示 (Vsignal+ΔVft)-Vreset。
[0319] 10.当像素输出线在Vsignal(Vsignal+ΔVft)处时，使比较器自动调零。
[0320] 11.分别地断开并且导通TG和TGnull。像素输出线将通过ΔVft 改变。
[0321] 12.在TG的下降沿之后预先确定的时间处，SSADC斜坡开始转换表示-AVft的数字值。该斜坡将在提供与小信号斜坡相同mV/DN 的斜率或提供解除来自小和大数字值的减法并且提供足够低的量化误差的斜率处行进。由于残余的馈通信号将是非常小的(例如1-2 mV)，则斜坡将是小数目的时钟。
[0322] 跟随以上读出，执行伪数字CDS以通过从操作7或操作9处所获得的相应的有效数据信号值减去操作12中所获得的数字值校正行中的每个像素中的ΔVft。通过减去ΔVft时，通过知悉是否从小或大信号读出获得对于像素的数字值，可以进行适当的缩放。
[0323] 注意，TG不需要对于整个小信号和大信号读出周期保持高，如图56中所示。例如，在大信号ADC斜坡的完成之前预先确定的时间处，可以断开TG(并且TGnull对应地导通以用于馈通补偿)以便减少TG暗电流采集时间。TG可以然后在第二az脉冲之前返回导通。在图56中以对于TG和TGnull的虚线示出了该交替的时序。
[0324] 读出-切换转换增益
[0325] 在快速CDS操作产生对于像素源极跟随器的亚电子读出噪声的馈通补偿的实施例中，总读出噪声可以由像素源极跟随器之后的电路主导。为了实现亚电子总读出噪声，通过增加像素转换增益在下文所描述的实施例中减少像素源极跟随器之后的电路(例如，采样和保持电路、ADC等等)的输入相关噪声以及源极跟随器自身的输入相关噪声。例如，通过针对低信号读出实现500μv/e-转换增益而不是100 μv/e-转换增益，后源极跟随器可以减少5x。作为更特定示例，如果噪声后源极跟随器是150μv，那么将转换增益从100μv/e-上升到
500μν/e-将从1.5e-到0.3e-使有效读出噪声减少5倍。由于TG馈通的补偿，在不引起大电压偏移和长像素输出固定时间的情况下，可以采用较高的转换增益。
500μν/e-将从1.5e-到0.3e-使有效读出噪声减少5倍。由于TG馈通的补偿，在不引起大电压偏移和长像素输出固定时间的情况下，可以采用较高的转换增益。
[0326] 虽然通过减少浮动扩散电容可以增加像素转换增益，但是浮动扩散节点的电荷存储容量将对应地减少并且可以下降到小于存储来自全阱光电荷的光电荷所要求并且因此折衷大信号范围的上限处的动态范围的容量(即，取决于光电二极管容量、实际的浮动扩散摆动限制等等)。在若干实施例中，通过使用使得浮动扩散电容能够在低信号读出操作与高信号读出操作之间动态地改变的可变转换增益像素架构保留动态范围。即，通过将像素配置在对于低信号读出的低电容 /高转换增益读出模式(即，低噪声模式)并且然后在大信号读出期间切换到较高电容/较低转换增益模式(即，较大的电荷存储电容)，在不折衷大信号范围的上端的情况下，可以实现高转换增益读出的噪声益处。
[0327] 图57A图示了可变转换增益(VCG)像素900连同读出电路的实施例，所述读出电路包括S/H库224(例如，如参考图14B所讨论的所实现的)和电容性耦合的自动调零每列比较器903。如所示，可变转换增益(VCG)像素900由一般地如上文参考图1A所讨论的所实现的4T钉扎光电二极管像素，但是附加地具有经由转换增益(CG) 控制晶体管901耦合在供电轨(Vdd)与浮动扩散节点112之间的电容性元件Cx。通过该布置，当耦合到晶体管901的门的控制信号 (Csel)变高时，CG控制晶体管导通以将Cx耦合到浮动扩散节点 112，这补充FD电容(即，有效地延伸/增加FD节点电容)使得转换增益减少并且电荷存储电容增加。当Csel是低时，将晶体管901 切换到非导电状态以将Cx与浮动扩散节点去耦，因此使有效FD节点电容下降并且使像素的转换增益上升。注意，关于双模/条件读出像素(例如，如图1B中所示)还可以采用可变增益布置并且可以采用各种其他可切换的转换增益像素架构，包括其中跨像素列(或至少多个相同列像素)共享单个电容性元件Cx和/或晶体管901由像素列或至少多个相同列像素共享的布置。
[0328] 图57B是与图57A的变量转换增益像素900的读出操作相对应的示例性时序图。如所示，Csel初始低以建立VCG像素900内的高转换增益(即，低有效FD节点电容)。RGn脉冲以重置浮动扩散节点，并且SHR脉冲以采集S/H库224内的重置状态水平(即，在Cr上)。在Cr已经充电到重置状态电势之后并且在SHR的下降沿之前，自动调零信号az上升以使每列比较器903自动调零，这使根据电容性元件C1的pixout侧的pixout(和Cr)电势的比较器信号输入斜坡。从光电二极管110到浮动扩散节点112的馈通补偿的光电荷传递然后由 TG和TGnull所示的相反极性脉冲使能，以及SHRS如所示地脉冲以将浮动扩散节点的结果的信号状态存储在电容器Cs上。通过该操作，当比较使能信号CmpEn脉冲时，信号状态样本与重置状态样本(即，模拟CDS值)之间的差形成并且存在于比较器输入中。因此，取决于CDS值是否超过(例如，与低信号pixout范围的上限相对应的) 阈值电压Vthr，比较器903将要么跳脱(这驱动Csel高)要么未跳脱(这保持低Csel水平)。如果比较器未跳脱，则确认低信号读出并且存储在Cs和Cr上的信号状态和重置状态样本要么作为模拟CDS 输入供应给下游ADC电路，要么在数字域中分离地数字化和差分以产生数字CDS结果。相比之下，如果比较器跳脱，则确认高信号读出，并且Csel的高状态使得能够快速转变到VCG像素900内的减少的转换增益/较高容量读出模式。在该情况下，TG可以再次如921处所示地脉冲以使能从光电二极管110到浮动扩散节点112的所有剩余光电荷的传递。在下文中，SHS在923处再次脉冲以采集电容性元件 Cs上的S/H库224内的大信号pixout信号(浮动扩散节点112的信号状态)。在下文中，通过RG脉冲925重置浮动扩散节点112，并且响应于SHR脉冲927在电容性元件Cr上的S/H库224内采集所得的重置状态pixout水平。在S/H库224内采集的高信号读出路径信号状态和重置状态样本可以分离地数字化并且然后差分以产生数字双采样结果或在模拟域中差分以在数字化之前产生模拟双采样结果。在任一情况下，由于在信号水平之后获得重置水平，因而所得的高信号读出值构成未校正的双样本。一般而言，鉴于较大信号的更主导的光子散粒噪声，起因于缺少两个样本中的重置状态相关性的任何潜在地较高噪声将是微不足道的。
[0329] 图57C是可以通过可变转换增益、馈通补偿分支读出路径图像传感器实施例实现的示例性CDS时间、读出噪声水平、转换增益和动态范围的表，所述图像传感器将那些性能度量与缺少那些特征的更常规的图像传感器的那些性能度量相比较。
[0330] 考虑图57A和图57B，许多备选电路布置/技术可以被用于实现可变转换增益和用于控制可变增益读出。例如，在若干馈通补偿分支读出路径实施例中，确定性低信号读出和高信号读出分离地形成为具有应用在低信号读出中的高转换增益和应用在高信号读出中的低转换增益的每个像素读出的一部分。即，取代取决于每列比较器903中的阈值比较结果条件地执行低转换增益读出，该比较器可以省略(或在所选择的操作模式中旁路)并且Csel相反可以由行控制信号(即，专用于给定像素行、在所有像素行中间共享或断言以重写到每列比较器输出)控制使得到pixout上的每个高转换增益输出跟随有到pixout 上的低转换增益输出。在该情况下，可以确定地(即，在没有条件的情况下)生成921、925、927和923处所示的虚线脉冲和虚拟变高 Csel信号作为所示的读出操作的一部分。而且，取代两个TG脉冲，关于在TG脉冲的下降沿之前或之后在模拟或数字样本中(即，在S/H 内或由ADC转换的)所采集的低信号读出可以应用单个TG脉冲(和符合的TGnull脉冲)。在该情况下，还可以在下降TG沿之前或之后采集(在模拟或数字样本中)高信号读出。而且，SHR下降沿可以被用于同时采集对于低信号读出和高信号读出二者的重置状态样本(并且在对应的信号状态采集之前)使得低信号读出和高信号读出构成相关双样本。
[0331] 具有有效浮动扩散稳定的暗像素仿真
[0332] 在本文所公开的各种实施例中，实现如上文所描述的控制信号馈通补偿的图像传感器在曝光间隔的相应子帧期间操作在全分辨率读出模式和减少分辨率(增强型低光灵敏度)读出模式二者中和/或可以包括操作在暗仿真模式中的一个或多个像素列和/或行(例如，利用上文所描述的浮动扩散稳定技术)，其全部在下文中描述。因此，可以保留图像传感器的空间分辨率，同时还增强了低光灵敏度。在若干实施例中，根据基于子帧或帧到帧读出自身的光强度确定，在最后的图像重建中选择性地应用减少分辨率图像数据。在其他实施例中，子帧间隔可编程地控制以平衡读出电路利用并且限制板上数据存储需要，同时实现期望的成像结果效果。然而，在其他实施例中，根据读出结果和/或参考电荷抑制，对触发条件读出操作使用的二值化阈值进行校准。下文更详细地描述了这些和其他特征和益处。
[0333] 存在在不久的将来期望像素阵列中的信号线的大得多的RC延迟的若干原因。举例来说，3D堆叠技术将通过将模拟和数字段推送在像素阵列的占用面积之下允许使用较大的光学格式的独特的机会的有效像素阵列面积中的大的增加。而且，像素间距降低的节奏期望是慢的，因为像素间距接近衍射极限，这将更大的压力放在增加的光学格式上以提供图像分辨率的一般改进。而且，继续ISP处理能力的改进允许更大的分辨率的使用。
[0334] 关于图像传感器中的增加的RC延迟的至少一个问题在于，跨成像阵列的传播延迟开始进入高信号相关双采样(CDS)周期的传递函数带宽。考虑到33ns的RC时间常量可以进入33Mhz的高信号CDS 传递函数，以及将10Mhz传递函数的3sigma固定。高信号CDS传递函数可以从100khz到1MHz(例如但不限于这样的范围)，期望不久的将来的信号一致性的可行性挑战是容易的。另外，由于行向是近似方波，因而归因于线路电感的分散是因素。实际上，已观察到，如果从阵列的一侧驱动，则由于RC传播延迟，因而具有1.25微米间距的18Mpix实现左到右行噪声的可见光。甚至在许多应用中例如14x 的所测量的行时间噪声比是不可接受的，以及对于差分视频模式的设计者选择要求几乎两倍功耗。
[0335] 存在关于常规行噪声校正(RNC)方法的至少两个基本问题。第一，利用遮光板或其他光阻挡材料(例如，如由图58中的阴影区所示)的暗校正块中的像素具有与有效像素(即，阵列的光敏部分中的像素)不同的电容性负载。这可以引起有效阵列与暗阵列之间的暗信号性能的误相关性。第二，跨阵列的RF传播延迟倾向于产生电压和进入像素的脉冲形状二者的失配。因此，行噪声校正参考像素实质上不足以表示跨阵列的像素行为的分布，并且存在对于常规RNC方法的有效性的基本限制。
[0336] 幸运地，本文所公开的各种条件读出像素架构和特别地光电二极管与浮动扩散之间的传输门的二维控制虑及暗水平行为的实际分布的采样，这解决了其根源处的基本问题。
[0337] 图59图示了关于全分辨率像素阵列的示例性暗仿真。在所示的实施例中，每个像素行逻辑地组织成N个像素组(例如，共享ADC 电路的48个像素，如上文所讨论的)并且其中每个N像素组内的像素的随机或伪随机或以其他方式确定性一个(或多个)“暗采样”，每个子帧或全帧间隔读出使用暗列仿真协议，如下文所讨论的。更特别地，在暗采样像素中执行局部“暗水平”读取以获得仿真的暗像素值。由于这些有效像素未由金属或其他屏蔽覆盖并且是光敏的，因而特殊的控制序列适于在执行CDS读出之前丢弃来自像素的电荷，因此仿真常规屏蔽像素内的暗读取。
[0338] 在图59中所示的特定布置中，对于暗仿真读出所选择的(多个) 像素对于给定行和子帧内的每个N像素组动态地变化，并且以及对于每个连续行重复动态选择以贯穿像素阵列以优选地不可见序列但是以受控强度使暗仿真读出分散。注意，在一个实施例中，对于帧的一个子帧中的暗像素仿真所使用的像素可以用作相同帧的一个或多个其他子帧中的光采集像素。而且，在各种实施例中，鉴于阵列内的那些像素的较大的比例(例如，2x，在贝尔模板CFA中)，关于绿色像素(即，由绿色滤波元件覆盖或以其他方式与绿色滤波元件相关联的像素)排他地应用暗仿真读出。
[0339] 图60图示了对于条件读取图像传感器内的若干像素读出模式的示例性时序图，包括上文所描述的条件和无条件读出模式以及暗仿真读出模式。在所示的时序图中，行和列传输门控制信号(TGr和TGc) 以组合的逻辑AND形式示出为“使能传递”信号(“TxEn”)。如所示，条件读出操作和无条件读出操作二者以跟随有951处的重置状态采样操作(使SHR信号脉冲)的浮动扩散重置操作(使RG信号脉冲，如上文所讨论的)开始。在条件读取操作中，为了便于理解，省略但是如先前所描述地执行部分读操作和阈值评价。TxEn仅在检测过阈值像素状态的列中上升(即，条件地断言TGc，如上文所讨论的，因此使能根据像素读出将聚集电荷从光电二极管全部传递到浮动扩散)，同时无条件地断言TGc和因此TxEn。在条件实例和无条件实例二者中断言SHS以触发信号状态采样。
[0340] 还参考图60，暗仿真读出以对于行上的所选择的列的952处的 TxEn的断言开始以将聚集的电荷从光电二极管传递给浮动扩散并且因此清空(重置)光电二极管。如下文所讨论的，通过模式选择的像素列内的TGc的断言控制该操作，以及选择模式从行到行和/或从子帧到子帧动态地变化。在光电二极管在952处重置之后，剩余的操作与无条件读取模式相同并且因此包括浮动扩散重置(RG脉冲，其可以重叠TxEn脉冲)、重置状态样本(SHR脉冲)和信号状态读出(跟随有SHS脉冲的TxEn脉冲)，以及信号状态读出采集光电二极管的空状态和因此暗像素读出的仿真。应注意到，这样的像素不是真正“暗”的，因为其采集两个TxEn脉冲之间的光。然而，一般地，与取决于曝光针对几百微秒到几百毫秒采集光的周围的光采集操作相比较，这两个操作仅相隔几微秒并且将采集难以察觉地小到没有光。在给定实施例中，各种技术可以被用于补偿或抑制已经接收太多实际光或故障的“暗”像素，包括：基于隐蔽检测抑制暗值；基于来自针对该行和子帧所采集的其他暗值的其变化抑制暗值；基于由周围的像素所采集的光的数量，抑制暗值；或通过从其值减去由周围的光采集像素所采集的光的比例分数补偿由这样的像素所采集的光。
[0341] 图61图示了对于示出像素阵列、采样和保持逻辑、比较器和ADC 电路内的操作的管线序列的仿真暗像素读出的更完整的时序图。如所示，应用附加的TGc脉冲以重置对于每行中的暗仿真读出所选择的列中的光电二极管。如上文所解释的，在条件读取/重置操作期间应用信号状态读出操作期间TGc的条件断言(即，由“*”表示的TGc信号脉冲)——在无条件读取操作中的相同间隔期间无条件地断言TGc。在任一情况下，在对于该子集的行上的光采集像素的条件或无条件读取时还读取被指派为对于该行的暗像素的像素(即，由“**”所表示的操作)。
[0342] 图62图示了支持上文所讨论的暗仿真读出操作的示例性图像传感器架构2170。如所示，图像传感器包括行逻辑961(即，行解码器 /驱动器)和读出控制器963，其二者除行逻辑961被修改为生成所示的附加TGr脉冲以使能所选择的暗仿真像素中的预读取光电二极管重置操作并且读出控制器963被修改为提供如下文所讨论的一个或多个附加暗仿真控制信号之外，一般地如上文所讨论地操作。如在上文所讨论的实施例中，像素阵列包括仅示出其中之一(即，像素块“i”965) 的若干m*n像素块，并且列读出电路包括仅示出其中之一(读出块“i”967)的对应的数目的构成读出逻辑块。虽然一般地如上文所描述地实现像素阵列，但是读出块967中的每一个被修改为支持暗仿真读出。更特别地，读出块967包括多组采样/保持电路968、多路复用器 969和970、列共享PGA 971和列共享ADC 972(例如，SAR ADC，但是可以备选地使用由列共享SSADC控制器和每列SSADC采集块)、状态位缓冲区973和974和输出缓冲区975和976。注意，利用缓冲区973和974存储的状态标记(例如，隐蔽、饱和、欠阈值状态和/或低信号高信号读出路径源)可以预示暗仿真读出数据的实例，如下文所讨论的。除提供附加控制逻辑以容纳暗仿真读出之外，每列比较器电路977可以如上文所讨论地操作，所述暗仿真读出包括控制对于给定行和/或子帧内的暗仿真读出所选择的(一个或多个)像素列的暗列模式控制器978。
[0343] 图63图示了可以被用于实现图62的模式控制器978的暗列模式控制器980的实施例。在所示的实施方式中，模式控制器980包括伪随机数发生器981，其将伪随机M位数字输出给M：n解码器982。解码器982将输入伪随机数解码以断言n个暗仿真使能信号(EnDE) 之一，因此使能对应的像素列内的暗仿真操作。当对于条件或无条件读出选择每个连续的像素行时，伪随机数发生器产生新伪随机数，从而选择对于暗仿真的不同的像素列并且随机化像素块内的暗仿真像素的模式。在一个实施例中，伪随机数发生器981可以被设计为确保连续行中的像素之间的最小像素偏移并且还可以与对于相邻像素块的伪随机数发生器不同地播种(或构建)以从块到块随机化暗仿真像素模式。例如，单个发生器可以供M个位线对每个块的不同的加扰使用——伪随机数也可以大于M个位，以及位的不同的子组也供应给每个块。而且，M：n解码器982和/或伪随机数发生器981可以包括以下电路：响应于将以其他方式选择给定列内的红色或蓝色像素列的伪随机数而确保邻近绿色像素的断言，从而实现仅绿色像素暗仿真实施例。
[0344] 在其他实施例中，控制器可以包括将位模式馈送到具有一个寄存器元件每阵列的列的线性移位寄存器的一个末端中。“0”和T位的模式连同行之间的所计算的偏移长度馈送到移位寄存器以提供EnDE[i] 信号。对于摧毁模式而言，可以利用不在行、子帧和帧之间改变的固定模式加载寄存器。在其他实施例中，各种其他电路可以被用于控制对于每个行和子帧内的暗仿真读出指派哪些列。
[0345] 图64图示了具有支持暗仿真读出的电路的(例如，可以实现在图62的逻辑块977内实现的)使能读取逻辑985的实施例。更特别地，将隐蔽和过阈值标记连同对于对象像素列(即，EnDE[i])的EnDE 位供应给读取/暗仿真逻辑电路987，其根据那些输入和来自读出控制逻辑的一组控制输入(即，图62的元件967)断言对于该像素列(即， TGc[i])的TGc信号。在例如图65中所示的一个实施例中，读出/暗仿真逻辑990响应于三个情况之一断言TGc[i]：(i)条件读取将如由要么隐蔽状态(其中，执行条件读取以清除光电二极管和浮动扩散) 要么过阈值确定所指示地执行；(ii)无条件读取将如由来自读出控制逻辑的所有列无条件读信号所信号通知地执行；或(iii)针对对象像素列断言暗读取使能位EnDE[i]。在所描绘的实施方式中，EnDE 位与来自读出控制逻辑(“暗读取”)的双脉冲暗仿真时序信号逻辑 AND以生成双脉冲TGc信号断言；使能上文所讨论的光电二极管清空操作的初始脉冲，和同时使能针对光采集像素采集信号状态的信号状态采集操作的最后脉冲。
[0346] 返回图64，EnDE[i]位还供应给ADC使能/扩张逻辑电路989以使能状态标记RE和MP的生成。在所示的实施例中，断言RE位信号信号通知ADC使能事件，如上文所讨论的，并且当RE是低时， MP位(多目的位)是高或低以指示对于ADC抑制的原因(即，如果像素欠阈值，则MP＝0，如果像素隐蔽或饱和，则MP＝1)。与其中状态标记之一(例如，上文所描述的AB位)未使用并且重新分配给逻辑“1”RE位的事件中的ADC位传达，MP位保持在ADC使能情况并且被用于指示读出是暗仿真读出(MP＝1)还是图像数据读出 (MP＝0)。该布置的一个结果在于，尽管状态标记可以编码在ADC 值自身内(例如，保留上和/或下ADC值以信号通知所示的不同的状态条件)，因此避免数据带宽增加，但是网络数据流大小可以相对于双作用AB位/ADC位实施例增加一个位。
[0347] 图66和图67涉及使能四像素贝尔模板内的两个对角线像素(提供暗仿真的一个像素和提供活动图像信号的另一个像素(即，与场景的区域相对应的像素值))的同时读出的图像传感器架构。对于常规架构而言，由于不存在二维传输门激活，因而单独的对角线像素读出不是容易可行的。对角线交替通过对角线地交错tx控制信号和rs控制信号是可能的(并且其将在没有灵活性的情况下是硬接线的)，并且由于布局的挑战和非对称性，因而传感器公司已经连续地挑战在很少到没有运气的情况下当时对角线金属路由微动策略(对角线读出可以给定较高的分辨率分箱)。
[0348] 图66的像素控制示意图可以通过图67中所示的定时顺序实现对角线读出。注意，在所示的示例中，tx脉冲群被实现为通过包络匹配实现两个不同的行之间的高RNC相关性。即，脉冲包络近似可以是最小化FD与作为由驱动列所限制的旋转速率Vin的pixout之间的相位误差。在所示的实施例中，在不由如1031处所示的偏移破坏活动像素的情况下可以从一个列到下一个列并且一个行到下一个行近似传递包络。在利用浮动扩散稳定执行暗像素仿真的其他实施例中，可以省略这样的TG线脉冲。下文描述了其中可以采用活动浮动扩散稳定的暗仿真像素的其他实施例。
[0349] 当经由一个或多个计算机可读媒体接收在计算机系统内时，上文所描述的电路的这样的基于数据和/或指令的表达可以结合一个或多个其他计算机程序的执行由计算机系统内的处理实体(例如，一个或多个处理器)处理以生成这样的电路的物理表现的表示或图像，所述计算机程序包括但不限于列出网络生成程序、放置和路由程序等等。在下文中，例如，通过使能被用于形成设备制造过程中的电路的各种部件的一个或多个掩模的生成，可以在设备制造中使用这样的表示或图像。
[0350] 在前述描述中并且在附图中，已经阐述特定术语和绘图符号以提供所公开的实施例的透彻理解。在一些实例中，术语和符号可以简单地指定实践那些实施例所不要求的细节。例如，任何特定数目的位、信号路径宽度、信令或操作频率、部件电路或设备等等可以与在备选实施例中上文所描述的那些不同。此外，集成电路设备或内部电路元件或块之间的链路或其他相互连接可以示出为总线或单个信号线。总线中的每一个可以备选地是单个信号线，并且单个信号线中的每一个可以备选地是总线。然而，所示或所描述的信号和信令链路可以是单端或差分的。信号驱动电路所述将当信号驱动电路断言(或如果由上下文明确陈述或指示的，则去断言)信号驱动电路与信号接收电路之间耦合的信号线上的信号时，将信号“输出”给信号接收电路。术语“耦合”在本文中被用于表达直接连接以及通过一个或多个中介电路或结构的连接。集成电路设备“编程”可以包括例如但不限于：响应于主机指令(和因此控制设备的操作方面和/或建立设备配置)或通过一次性编程操作(例如，在设备生产期间在配置电路内熔断保险丝)，将控制值加载到集成电路设备内的寄存器或其他存储电路；和/或将设备的一个或多个所选择的引脚或其他接触结构连接到参考电压线(还被称为捆扎)以建立设备的特定设备配置或操作方面。如适于辐射所使用的术语“光”不限于可见光，并且当被用于描述传感器功能时旨在适于特定像素构建(包括任何对应的滤波器)灵敏的(一个或多个) 波长带。术语“示例性”和“实施例”被用于表达示例而非偏好或要求。而且，术语“可以(may)”和“可以(can)”可交换地被用于表示可选的(可允许的)主题。任一术语的缺少不应当被解释为意指要求给定特征或技术。
[0351] 上文详细描述中的章节标题已经仅为了便于参考提供并且决不限定、限制、解释或描述本文所呈现的对应的章节或任何实施例的范围或程度。而且，在不脱离本公开的较宽精神和范围的情况下，可以对本文所呈现的实施例做出各种修改和改变。例如，可以组合任何其他实施例或代替其配对物特征或方面应用任何实施例的特征或方面。因此，说明书和附图将被认为是说明性而不是限制性的意义。
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