技术领域
[0001] 本
发明涉及
电子电路，尤其涉及一种像素电路。
背景技术
[0002] 在相关技术中，像素电路的架构诸如全域式快
门像素电路的架构，会利用一或多个
源极跟随器(source follower)电路来对像素电路进行缓冲。然而，可用的
输出电压范围却可能因为一源极跟随器中的一输入晶体管的一栅极
端子与一源极端子之间的电压差而减少。因此，需要一种新颖的架构，以补偿上述的可用的输出电压范围。
发明内容
[0003] 本发明的一目的在于提供一种像素电路，以在没有
副作用或较不会产生副作用的情况下解决相关技术的问题。
[0004] 本发明至少一
实施例提供一种像素电路，其中该像素电路可包含一前端电路、一
信号存储电路以及一输出电路。该信号存储电路耦接至该前端电路，且该输出电路耦接至该信号存储电路。该前端电路用来产生像素信号，其中这些像素信号包含一光电
二极管信号以及一参考信号。该信号存储电路用来存储该前端电路所产生的该
光电二极管信号以及该参考信号，其中当该像素电路被选择进行一读出运作时，存储在该信号存储电路的该光电二极管信号以及该参考信号依据施加在该信号存储电路的一控制电压的一电压增量，从原始电压电平被抬升至高于这些原始电压电平的其它电压电平。另外，当该像素电路被选择进行该读出运作时，该输出电路分别依据这些其它电压电平在一输出端子上产生
输出信号。
[0005] 本发明至少一实施例提供一种像素电路，其中该像素电路包含一前端电路、一信号存储电路以及一输出电路，且该前端电路、该信号存储电路以及该输出电路均耦接至一共同浮动扩散
节点。该前端电路用来产生像素信号，其中这些像素信号包含一光电二极管信号以及一参考信号。该信号存储电路用来存储该前端电路所产生的该光电二极管信号以及该参考信号，其中当该像素电路被选择进行一读出运作时，存储在该信号存储电路的该光电二极管信号以及该参考信号依据施加在该信号存储电路的一控制电压的一电压增量，从原始电压电平被抬升至高于这些原始电压电平的其它电压电平。另外，当该像素电路被选择进行该读出运作时，该输出电路分别依据该共同
浮动扩散节点的电压电平在一输出端子上产生输出信号。
[0006] 本发明的像素电路能在该像素电路被读出时，将存储在该信号存储电路中的这些像素信号的电压电平抬升，因此，源极跟随器所导致的被减少的输出电压范围能得以补偿。
附图说明
[0007] 图1为依据本发明一实施例的一像素电路的示意图。
[0008] 图2为依据本发明一实施例的图1所示的
控制信号以及控制电压的时序图。
[0009] 图3为依据本发明一实施例的一像素电路的示意图。
[0010] 图4为依据本发明一实施例的一像素电路的示意图。
[0011] 图5为依据本发明一实施例的图3与图4的任何一个(或每一个)所示的控制信号以及控制电压的时序图。
[0012] 图6为依据本发明一实施例的一共用像素电路的示意图。
[0013] 图7为依据本发明一实施例的一共用像素电路的示意图。
[0014] 【符号说明】
[0015] 10、30、40 像素电路
[0016] 60、70 共用像素电路
[0017] 120、320、420 前端电路
[0018] 140、340 信号存储电路
[0019] 160 输出电路
[0020] PD、PD_1、PD_2 光电二极管
[0021] M1、M2、M3、M4、
[0022] M15、M16、M7、M8、
[0023] M35、M36、M9、
[0024] M1_1、M1_2 晶体管
[0025] C11、C12、C31、C32 电容器
[0026] FD0、FD11、FD12、
[0027] FDC、FD31、FD32、
[0028] FD60、FD6C、FD70、FD7C 浮动扩散节点
[0029] GTX、GRST、RST、
[0030] TX、SEL、GR、
[0031] TX_1、GTX_1、GRST_1、
[0032] TX_2、GTX_2、GRST_2 控制信号
[0033] VO1、VO2 输出端子
[0034] VREF 参考电压
[0035] VCTRL、VP 控制电压
[0036] VGS4 电压电平
[0037] ΔV 电压增量
[0038] 210、220、230、240、250、260、
[0039] 510、520、530、540、
[0040] 545、550、560 阶段
具体实施方式
[0041] 图1为依据本发明一实施例的像素电路10的示意图，其中像素电路10可应用于一全域式快门图像
传感器中之一像素单元，诸如该全域式快门图像传感器中的多个像素单元中的一个，但本发明不限于此。如图1所示，像素电路10可包含一前端电路120、一信号存储电路140以及一输出电路160。信号存储电路140耦接至前端电路120，且输出电路160耦接至信号存储电路140。前端电路120可产生像素信号，其中这些像素信号可包含一光电二极管信号以及一参考信号。信号存储电路140可存储前端电路120所产生的该光电二极管信号以及该参考信号。输出电路160可依据输出电路160的一输入端子上的电压电平，以在输出电路160的一输出端子上产生输出信号。
[0042] 依据本实施例，前端电路120可包含一光电二极管PD以及多个晶体管诸如晶体管M1、M2、M3及M4。光电二极管PD可因应入射光来累积电荷，以产生该光电二极管信号。晶体管M1耦接在光电二极管PD与浮动扩散节点FD0之间，其中晶体管M1的栅极端子耦接至一控制信号TX。晶体管M2耦接在一第一参考电压(诸如一参考电压VREF)与浮动扩散节点FD0之间，其中晶体管M2的栅极端子耦接至一控制信号RST。晶体管M3的栅极端子、漏极端子以及源极端子分别耦接至浮动扩散节点FD0、参考电压VREF以及输出端子VO1，其中输出端子VO1耦接至信号存储电路140。晶体管M4耦接在M3的源极端子(即输出端子VO1)与一第二参考电压(诸如一接地电压)之间，其中晶体管M4的栅极端子耦接至一控制电压VP。
[0043] 依据本实施例，信号存储电路140可包含多个晶体管(诸如晶体管M15及M16)以及多个电容器(诸如电容器C11及C12)。晶体管M15耦接在前端电路120(尤指输出端子VO1)与浮动扩散节点FD11之间，其中晶体管M15的栅极端子耦接至一控制信号GTX。晶体管M16耦接在浮动扩散节点FD11与浮动扩散节点FD12之间，其中晶体管M16的栅极端子耦接至一控制信号GRST。电容器C11耦接在浮动扩散节点FD11与控制电压VCTRL之间，而电容器C12耦接在浮动扩散节点FD12与控制电压VCTRL之间。在本实施例中，浮动扩散节点FD11与浮动扩散节点FD12可分别存储该光电二极管信号以及该参考信号。
[0044] 依据本实施例，输出电路160可包含多个晶体管诸如晶体管M7及M8。晶体管M7的栅极端子以及漏极端子分别耦接至信号存储电路140(尤指浮动扩散节点FD12)以及参考电压VREF。晶体管M8耦接在晶体管M7的源极端子与输出电路160的输出端子(诸如输出端子VO2)之间，其中晶体管M8的栅极端子耦接至一控制信号SEL。需注意的是，一晶体管(未显示)可耦接在输出端子VO2与该接地电压之间，以提供输出电路一
偏压电流，但本发明不限于此。
[0045] 图2为依据本发明一实施例的图1所示的控制信号GTX、GRST、RST、TX及SEL以及控制电压VP及VCTRL的时序图。图2所示的时序图只是为了说明的目的，并非对本发明的限制。需注意的是，控制信号GTX、GRST、RST、TX及SEL中的一特定控制信号的一低(逻辑低)状态可表示一
低电压电平(例如该接地电压的电压电平)，且此特定控制信号的一高(逻辑高)状态可表示一高电压电平(例如参考电压VREF的电压电平)；此外，控制电压VP及VCTRL中的一特定控制电压的一低状态可表示该低电压电平(例如该接地电压的电压电平)，且此特定控制电压的一高状态可表示一特定电压电平，但本发明不限于此。
[0046] 请连同图1参考图2。在阶段210的期间，当控制信号RST及TX为高且控制信号GTX及GRST为低，光电二极管PD(即光电二极管PD与晶体管M1之间的节点)以及浮动扩散节点FD0可被同时重设至一参考电压电平，且当控制信号RST及TX转为低，光电二极管PD可开始因应入射光(例如照相时的曝光)来累积电荷，以在光电二极管PD与晶体管M1之间的节点上产生该光电二极管信号(例如图像数据)。在阶段220及230的期间，由于控制电压VP从一接地电压电平被上拉至一电压电平VGS4，晶体管M3及M4可充当前端电路120中的一源极跟随器。在阶段220的期间，当控制信号GTX、GRST及RST为高且控制信号TX为低，该参考信号可通过晶体管M2以及该源极跟随器被传送至输出端子VO1，以重设浮动扩散节点FD11及FD12的电压电平，且当控制信号GRST转为低，该参考信号可被存储在浮动扩散节点FD12中。在阶段230的期间，当控制信号GTX及TX为高且控制信号GRST及RST为低，该光电二极管信号可通过晶体管M1、该源极跟随器以及晶体管M15被传送至输出端子VO1以及浮动扩散节点FD11，且当控制信号GTX转为低，该光电二极管信号可被存储在浮动扩散节点FD11中。在阶段240的期间，像素电路10在等待被选择以进行该读出运作。在阶段250的期间，输出电路160可依据浮动扩散节点FD12的一第一电压电平(其可代表该参考信号)，在输出端子VO2上产生一参考输出信号。在阶段260的期间，当控制信号GRST为高且控制信号GTX为低，存储在浮动扩散节点FD11上的该光电二极管信号可被传送至浮动扩散节点FD12，输出电路160即可依据浮动扩散节点FD12的一第二电压电平(其可代表该光电二极管信号)，在输出端子VO2上产生一光电二极管输出信号。
[0047] 需注意的是，存储在信号存储电路140(即浮动扩散节点FD11即FD12)中的该光电二极管信号以及该参考信号依据施加在信号存储电路140的控制电压VCTRL的一电压增量ΔV，从原始电压电平被抬升至高于这些原始电压电平的其它电压电平。若不进行此操作，可用的输出电压范围可能因为M3及M7造成的电压降而减少。尤其是，电压增量ΔV应大于晶体管M7(或M3)的临界电压(即一关闭电压)，以确保晶体管M7能被开启。例如，电压增量ΔV可等于晶体管M3的栅极端子与源极端子之间的电压差，以补偿晶体管M3所造成的电压降。又例如，电压增量ΔV可等于晶体管M7的栅极端子与源极端子之间的电压差，以补偿晶体管M7所造成的电压降。
[0048] 图3为依据本发明一实施例的像素电路30的示意图，其中像素电路30可应用于一全域式快门图像传感器中的一像素单元，但本发明不限于此。如图3所示，像素电路30可包含一前端电路320、一信号存储电路340以及输出电路160，其中前端电路320、信号存储电路340以及输出电路160均耦接至一共同浮动扩散节点诸如浮动扩散节点FDC。前端电路320可产生像素信号，其中这些像素信号可包含一光电二极管信号以及一参考信号。信号存储电路340可存储前端电路320所产生的该光电二极管信号以及该参考信号。为简明起见，输出电路160的重复细节在此不赘述。
[0049] 依据本实施例，前端电路320的架构与图1所示之前端电路120类似。尤其是，前端电路320与前端电路120之间的主要差异在于，前端电路320中的晶体管M2耦接在一控制信号GR与浮动扩散节点FD0之间，而不是耦接在参考电压VREF与浮动扩散节点FD0之间。此外，输出端子VO1耦接至浮动扩散节点FDC。
[0050] 依据本实施例，信号存储电路340可包含多个晶体管(诸如晶体管M35及M36)以及多个电容器(诸如电容器C31及C32)。晶体管M35耦接在浮动扩散节点FDC与浮动扩散节点FD31之间，其中晶体管M35的栅极端子耦接至控制信号GTX。晶体管M36耦接在浮动扩散节点FDC与浮动扩散节点FD32之间，其中晶体管M36的栅极端子耦接至控制信号GRST。电容器C31耦接在浮动扩散节点FD31与控制电压VCTRL之间，而电容器C32耦接在浮动扩散节点FD32与控制电压VCTRL之间。在本实施例中，浮动扩散节点FD31及FD32中的一个可存储该光电二极管信号，而浮动扩散节点FD31及FD32中的另一个可存储该参考信号，但本发明不限于此。例如，浮动扩散节点FD31及FD32可分别存储该参考信号以及该光电二极管信号。又例如，浮动扩散节点FD31及FD32可分别存储该光电二极管信号以及该参考信号。
[0051] 图4为依据本发明一实施例的像素电路40的示意图，其中像素电路40可应用于一全域式快门图像传感器中的一像素单元，但本发明不限于此。像素电路40与图3所示的像素电路30类似，其主要差异在于其内的前端电路的架构的改变，例如，图3所示之前端电路320在本实施例中可由前端电路420取代。
[0052] 依据本实施例，前端电路420的架构与图3所示之前端电路320类似。尤其是，前端电路420与前端电路320之间的其中一个差异在于，前端电路420中的晶体管M2耦接在参考电压VREF与浮动扩散节点FD0之间，而不是耦接在控制信号GR与浮动扩散节点FD0之间。前端电路420与前端电路320之间的另一个差异在于，一额外的晶体管诸如晶体管M9耦接在晶体管M3的源极端子与输出端子VO1之间，且晶体管M9的栅极端子耦接至控制信号GR。
[0053] 图5为依据本发明一实施例的图3与图4的任何一个(或每一个)所示的控制信号GTX、GRST、RST、TX、GR及SEL以及控制电压VP及VCTRL的时序图。图5所示的时序图只是为了说明的目的，并非对本发明的限制。需注意的是，控制信号GTX、GRST、RST、TX、GR及SEL中的一特定控制信号的一低(逻辑低)状态可表示一低电压电平(例如该接地电压的电压电平)，且此特定控制信号的一高(逻辑高)状态可表示一高电压电平(例如参考电压VREF的电压电平)；此外，控制电压VP及VCTRL中的一特定控制电压的一低状态可表示该低电压电平(例如该接地电压的电压电平)，且此特定控制电压的一高状态可表示一特定电压电平，但本发明不限于此。
[0054] 请连同图3参考图5。由于阶段510的操作与图2所示的阶段210类似，相关细节在此不赘述。在阶段520及530的期间，由于控制电压VP从该接地电压电平被上拉至电压电平VGS4，晶体管M3及M4可充当前端电路320中的一源极跟随器。在阶段520的期间，当控制信号GTX、GRST及RST为高且控制信号TX为低，该参考信号可通过晶体管M2以及该源极跟随器被传送至输出端子VO1，以重设浮动扩散节点FDC、FD31及FD32的电压电平，且当控制信号GRST转为低，该参考信号可被存储在浮动扩散节点FD32中。在阶段530的期间，当控制信号GTX及TX为高且控制信号GRST及RST为低，该光电二极管信号可通过晶体管M1、该源极跟随器以及晶体管M35被传送至输出端子VO1以及浮动扩散节点FD31，且当控制信号GTX转为低，该光电二极管信号可被存储在浮动扩散节点FD31中。在阶段540的期间，像素电路30在等待被选择以进行该读出运作。在阶段545、550及560的期间，控制信号SEL转为高，其表示像素电路30被选择进行该读出运作。
[0055] 在阶段545的期间，当控制信号RST为高且控制信号GTX、GRST及TX为低，由于控制电压VP被从该接地电压电平上拉至电压电平VS4，浮动扩散节点FDC可被重设至该参考电压电平，且当控制信号GR以及控制电压VP被下拉至该接地电压电平，该源极跟随器会被禁用(disable)。在阶段550的期间，当控制信号GRST为高且控制信号GTX为低，存储在浮动扩散节点FD32上的该参考信号可被传送至浮动扩散节点FDC，而输出电路160可依据浮动扩散节点FDC的一第一电压电平(其可代表该参考信号)，在输出端子VO2上产生一参考输出信号。在阶段560的期间，当控制信号GTX为高且控制信号GRST为低，存储在浮动扩散节点FD31上的该光电二极管信号可被传送至浮动扩散节点FDC，而输出电路160可依据浮动扩散节点FDC上的一第二电压电平(其可代表该光电二极管信号)，在输出端子VO2上产生一光电二极管输出信号。
[0056] 与图1以及图2所示的实施例类似，存储在该信号存储电路340(即浮动扩散节点FD31及FD32)的该光电二极管信号以及该参考信号依据施加在信号存储电路340的控制电压VCTRL的电压增量ΔV，从原始电压电平被抬升至高于这些原始电压电平的其它电压电平。尤其是，电压增量ΔV应大于晶体管M7(或M3)的临界电压，以确保晶体管M7能被开启。此操作的优点与前述实施例类似，相关细节在此不赘述。
[0057] 请连同图4参考图5。像素电路40在架构上与操作上与像素电路30类似。相较于像素电路30，像素电路40可还包含晶体管M9，以用来决定是否致能包含有M3、M4、M9的源极跟随器。依据前述实施例，本领域技术人员应可了解像素电路40在本实施例中的操作细节，相关内容在此不赘述。
[0058] 在某些实施例中，图3所示的浮动扩散节点FD0、晶体管M2、M3及M4、浮动扩散节点FDC以及输出电路160可与一或多个邻近像素电路(诸如对应于该多个像素单元中的一或多个邻近像素单元者)共用。图6为依据本发明一实施例的一共用像素电路60的示意图。在本实施例中，共用像素电路60可包含两个像素电路，其中这两个像素电路中的一个可包含一光电二极管PD_1、一晶体管M1_1、晶体管M2、M3及M4、一信号存储电路340_1(其与信号存储电路340类似)以及输出电路160，且这两个像素电路中的另一个可包含一光电二极管PD_2、一晶体管M1_2、晶体管M2、M3及M4、一信号存储电路340_2(其与信号存储电路340类似)以及输出电路160。共用像素电路60中的这两个像素电路均可作为图3所示的像素电路30的例子，即这两个像素电路可共用一浮动扩散节点FD60、晶体管M2、M3及M4、一浮动扩散节点FD6C以及输出电路160。在其它实施例中，共用像素电路60可包含三个以上的像素电路，其任两者彼此互相类似，其中这三个以上的像素电路可共用浮动扩散节点FD60、晶体管M2、M3及M4、浮动扩散节点FD6C以及输出电路160，但本发明不限于此。在阅读前述实施例后，本领域技术人员应了解共用像素电路60的控制信号TX_1、TX_2、GTX_1、GTX_2、GRST_1、GRST_2、RST、GR及SEL以及控制电压VCTRL及VP的相关操作。为简明起见，这些实施例的相关细节在此不赘述。
[0059] 在某些实施例中，图4所示的浮动扩散节点FD0、晶体管M2、M3、M4及M9、浮动扩散节点FDC以及输出电路160可与一或多个邻近像素电路(诸如对应于该多个像素单元中的一或多个邻近像素单元者)共用。图7为依据本发明一实施例的一共用像素电路70的示意图。在本实施例中，共用像素电路60可包含两个像素电路，其中这两个像素电路中的一个可包含光电二极管PD_1、晶体管M1_1、晶体管M2、M3、M4及M9、信号存储电路340_1以及输出电路160，且这两个像素电路中的另一个可包含光电二极管PD_2、晶体管M1_2、晶体管M2、M3、M4及M9、信号存储电路340_2以及输出电路160。共用像素电路70中的这两个像素电路均可作为图4所示的像素电路40的例子，即这两个像素电路可共用一浮动扩散节点FD70、晶体管M2、M3、M4及M9、一浮动扩散节点FD7C以及输出电路160。在其它实施例中，共用像素电路70可包含三个以上的像素电路，其任两者彼此互相类似，其中这三个以上的像素电路可共用浮动扩散节点FD70、晶体管M2、M3、M4及M9、浮动扩散节点FD7C以及输出电路160，但本发明不限于此。在阅读前述实施例后，本领域技术人员应了解共用像素电路70的控制信号TX_1、TX_2、GTX_1、GTX_2、GRST_1、GRST_2、RST、GR及SEL以及控制电压VCTRL及VP的相关操作。为简明起见，这些实施例的相关细节在此不赘述。
[0060] 在某些实施例中，一额外的重设电路(例如一晶体管)可耦接至一像素电路中的一光电二极管(例如光电二极管PD、PD_1或PD_2)，以重设该光电二极管，但本发明不限于此。
[0061] 依据某些实施例，一或多个额外元件(诸如一晶体管)可耦接在图1、3～4、6～7中的任何一个所示的架构的输出端子VO2与该接地电压之间，以提供输出电路160一偏压电流，但本发明不限于此。
[0062] 总结来说，本发明提供一种新颖的像素电路架构，其可应用于一全域式快门图像传感器。本发明的像素电路的主要优点在于，其内的缓冲级电路(诸如源极跟随器及输出电路等)所造成的压降能通过将一电压电平增量施加在被读出的像素信号来进行补偿。如此一来，本发明能在没有副作用或较不会带来副作用的情况下解决相关技术的问题。
[0063] 以上所述仅为本发明的优选实施例，凡依本发明
权利要求书所做的均等变化与修饰，皆应属本发明的涵盖范围。
