电压发生器
阅读：50发布：2024-02-17
专利汇可以提供电压发生器专利检索，专利查询，专利分析的服务。并且一种 电压 发生器包括：第一电压发生单元和第二电压发生单元，第一电压发生单元和第二电压发生单元适用于使用第一 电源电压 来产生第二电源电压，并且被选择性地驱动；以及控制 信号 发生单元， 控制信号 发生单元适用于：激活第一电压发生单元，直到第二电源电压达到特定电平，以及在第二电源电压达到特定电平之后激活第二电压发生单元。第一电压发生单元具有比第二电压发生单元小的驱 动能 力 。，下面是电压发生器专利的具体信息内容。
1.一种电压发生器，包括：
参考电压发生单元，适用于产生第一参考电压和第二参考电压；
第一电压发生单元，适用于使用第一电源电压和第一参考电压来产生第一输出电压；
第二电压发生单元，适用于使用第一电源电压和第二参考电压来产生第二输出电压；
电压输出单元，适用于将第一输出电压或第二输出电压输出为第二电源电压；以及控制信号发生单元，适用于：激活第一电压发生单元直到第二电源电压达到特定电平，以及通过感测第二电源电压在第二电源电压达到所述特定电平之后激活第二电压发生单元，
其中，第一电压发生单元具有比第二电压发生单元小的驱动能力，
其中，第一电压发生单元和第二电压发生单元互斥地操作，
其中，所述特定电平包括第一参考电压。
2.如权利要求1所述的电压发生器，其中，控制信号发生单元在上电区段期间驱动第一电压发生单元，以及在上电区段之后、当第二电源电压达到所述特定电平时响应于第二电源电压来驱动第二电压发生单元。
3.如权利要求1所述的电压发生器，其中，控制信号发生单元接收第一电源电压和第二电源电压并且产生用于驱动第一电压发生单元和第二电压发生单元的控制信号。
4.如权利要求3所述的电压发生器，其中，所述控制信号发生单元包括：
驱动单元，适用于响应于第一电源电压而用第一电压电平来驱动控制信号；
反馈单元，适用于将控制信号维持在第一电压电平；
控制单元，适用于用第二电压电平来驱动控制信号；以及
触发单元，适用于响应于第二电源电压来驱动控制单元。
5.如权利要求4所述的电压发生器，其中，所述驱动单元包括：
第一充电元件，耦接在用于施加第一电源电压的第一电源电压端子与第一节点之间；
以及
第一NMOS晶体管和第一PMOS晶体管，串联耦接在第一节点与用于施加接地电压的接地电压端子之间，以及
其中，第一NMOS晶体管的源极和第一PMOS晶体管的源极耦接至第二节点。
6.如权利要求5所述的电压发生器，其中，所述反馈单元包括：
第一电阻元件，耦接在第一电源电压端子与第三节点之间；
第二NMOS晶体管，耦接在第三节点与接地电压端子之间并且适用于响应于第一节点的电压电平来驱动；以及
第二PMOS晶体管，耦接在第一电源电压端子与第二节点之间并且适用于响应于第三节点的电压电平来驱动。
7.如权利要求6所述的电压发生器，其中，所述触发单元接收参考偏置电压，将第二电源电压与参考偏置电压相比较，以及如果第二电源电压高于参考偏置电压则驱动控制单元。
8.如权利要求6所述的电压发生器，其中，如果第二电源电压是预定电压电平或更高的电压电平，则触发单元驱动控制单元。
9.如权利要求7所述的电压发生器，其中，所述触发单元包括：
第三NMOS晶体管，适用于响应于第二电源电压来驱动；
第四NMOS晶体管，适用于响应于参考偏置电压来驱动；
第五NMOS晶体管，耦接在第三NMOS晶体管的源极区和第四NMOS晶体管的源极区与接地电压端子之间并且响应于参考偏置电压来驱动；
第三PMOS晶体管，适用于耦接在第一电源电压端子与耦接至第三NMOS晶体管的漏极的第四节点之间；以及
第四PMOS晶体管，适用于耦接在第一电源电压端子与第四NMOS晶体管的漏极区之间，其中，第三PMOS晶体管的栅极区和第四PMOS晶体管的栅极区共同地耦接至第四PMOS晶体管的漏极区。
10.如权利要求9所述的电压发生器，其中，所述控制单元包括：
第五PMOS晶体管和第二充电元件，串联耦接在第一电源电压端子与接地电压端子之间，其中，第五PMOS晶体管响应于第四节点的电压电平来驱动，以及第五PMOS晶体管的漏极和第二充电元件的第一端耦接至第六节点；
第六NMOS晶体管，耦接在第四节点与接地电压端子之间并且适用于响应于第六节点的电压电平来驱动；以及
第七NMOS晶体管，耦接在第一节点与接地电压端子之间并且适用于响应于第六节点的电压电平来驱动。
11.如权利要求10所述的电压发生器，其中，所述控制单元还包括：
第八NMOS晶体管，耦接在第六节点与接地电压端子之间并且适用于响应于上电复位信号来驱动。
12.如权利要求8所述的电压发生器，其中，所述触发单元包括：
第三NMOS晶体管，适用于响应于第二电源电压来驱动；以及
第三PMOS晶体管，耦接在第三NMOS晶体管与接地电压端子之间并且具有耦接至接地电压端子的栅极和漏极。
13.如权利要求12所述的电压发生器，其中，所述控制单元包括：
第二电阻元件，耦接在第一电源电压端子与耦接至第三NMOS晶体管的漏极的第四节点之间；
第四PMOS晶体管和第二充电元件，串联耦接在第一电源电压端子与接地电压端子之间，其中，第四PMOS晶体管响应于第四节点的电压电平来驱动，以及第五PMOS晶体管的漏极和第二充电元件的第一端耦接至第五节点；
第四NMOS晶体管，耦接在第四节点与接地电压端子之间并且适用于响应于第五节点的电压电平来驱动；以及
第五NMOS晶体管，耦接在第一节点与接地电压端子之间并且适用于响应于第五节点的电压电平来驱动。
14.如权利要求3所述的电压发生器，其中，所述第二电压发生单元包括：
调节单元，适用于接收第一电源电压并且通过调节接收到的第一电源电压来产生第二电源电压；以及
阻断单元，适用于接收控制信号并且响应于被使能的控制信号来去激活调节单元。
15.一种电压发生器，包括：
参考电压发生单元，适用于产生第一参考电压和第二参考电压；
第一电压发生单元和第二电压发生单元，适用于使用第一电源电压来产生第一输出电压和第二输出电压，并且被选择性地驱动，其中，第一电压发生单元具有比第二电压发生单元小的驱动能力；
电压输出单元，适用于将第一输出电压或第二输出电压输出为第二电源电压；以及控制信号发生单元，适用于：在上电区段期间激活第一电压发生单元，以及通过感测第二电源电压在上电区段之后、当第一电源电压达到特定电平时，激活第二电压发生单元；
其中，第一电压发生单元和第二电压发生单元互斥地操作，
其中，所述特定电平包括第一参考电压。
16.如权利要求15所述的电压发生器，其中，所述控制信号发生单元包括：
第一充电元件，耦接在用于施加第一电源电压的第一电源电压端子与第一节点之间；
第一NMOS晶体管和第二NMOS晶体管，串联耦接在第一节点与用于施加接地电压的接地电压端子之间；
第一PMOS晶体管和第二充电元件，串联耦接在第一电源电压端子与接地电压端子之间；以及
第三NMOS晶体管和电阻元件，串联耦接在第一节点与接地电压端子之间，其中，第三NMOS晶体管响应于第二节点的电压电平来驱动，第一PMOS晶体管的漏极和第二充电元件的第一端耦接至所述第二节点，
其中，第一PMOS晶体管响应于第一节点的电压电平来驱动。
17.如权利要求15所述的电压发生器，其中，所述控制信号发生单元包括：
第一充电元件，耦接在用于施加第一电源电压的第一电源电压端子与第一节点之间；
以及
第一NMOS晶体管和第一PMOS晶体管，串联耦接在第一节点与用于施加接地电压的接地电压端子之间，
其中，第一NMOS晶体管的源极和第一PMOS晶体管的源极耦接至第二节点。
18.如权利要求17所述的电压发生器，还包括：
第一电阻元件，耦接在第一电源电压端子与第三节点之间；
第二NMOS晶体管，耦接在第三节点与接地电压端子之间并且适用于响应于第一节点的电压电平来驱动；以及
第二PMOS晶体管，耦接在第一电源电压端子与第二节点之间并且适用于响应于第三节点的电压电平来驱动。
19.如权利要求18所述的电压发生器，还包括：
第三PMOS晶体管，耦接在第一电源电压端子与第四节点之间并且适用于响应于第一节点的电压电平来驱动；以及
第二充电元件，耦接在第四节点与接地电压端子之间。
20.如权利要求19所述的电压发生器，还包括：
第三NMOS晶体管和第二电阻元件，串联耦接在第一节点与接地电压端子之间，其中，第三NMOS晶体管响应于第四节点的电压电平来驱动。
电压发生器
[0001] 相关申请的交叉引用
技术领域
背景技术
[0004] 半导体器件供应有来自外部源的电压，在初始化操作期间外部电压以特定速率上升至其目标电压。如果外部电压被直接施加至半导体器件的内部电路，则内部电路将很可能误动作，因为目标电压仍在上升(即，还未稳定)。为了防止这种误动作，半导体器件执行用于保证内部电路的稳定操作的上电操作。所述上电操作包括在外部电压达到其目标电压电平时激活上电信号。在上电信号被激活并且外部电压稳定之后，外部电压被供应至半导体器件的内部电路。
[0005] 图1是半导体器件的传统电压发生器的框图。
[0006] 参照图1，电压发生器包括调节器110和充电单元120。
[0007] 调节器110从外部源接收第一电源电压VCCE并且产生比第一电源电压VCCE低的第二电源电压VCCI。充电单元120包括电容器并且使用调节器110来稳定地输出第二电压电压VCCI。即，充电单元120使用电容器的阻尼特性(dampening characteristic)来使第二电源电压VCCI稳定。
[0008] 在半导体器件的上电区段期间，调节器110接收向其目标电压电平上升的第一电源电压VCCE并且产生第二电源电压VCCI。响应于在第一电源电压VCCE和第二电源电压VCCI达到特定电平或更高电平时被激活的上电信号，半导体器件的内部电路接收第一电源电压VCCE和第二电源电压VCCI并且产生各种内部电压。
[0009] 在快速上电区段期间，即，如果上电操作被高速地执行，则半导体器件通过用大量电流填充放电单元120来迅速产生第二电源电压VCCI。因此，随着上电区段期间的峰值电流的量增加，由半导体器件消耗的功率增加。
发明内容
[0010] 各种实施例针对一种用于降低上电区段期间的峰值电流量的电压发生器。
[0011] 在实施例中，一种电压发生器可以包括：第一电压发生单元和第二电压发生单元，适用于使用第一电源电压来产生第二电源电压，并且被选择性地驱动；以及控制信号发生单元，适用于：激活第一电压发生单元直到第二电源电压达到特定电平，以及在第二电源电压达到特定电平之后激活第二电压发生单元，其中，第一电压发生单元具有比第二电压发生单元小的驱动能力(即，不能用同样多的功率来驱动)。
[0012] 控制信号发生单元可以在上电区段期间驱动第一电压发生单元，以及在上电区段之后、当第二电源电压达到特定电平时响应于第二电源电压来驱动第二电压发生单元。
[0013] 控制信号发生单元可以接收第一电源电压和第二电源电压并且产生用于驱动第一电压发生单元和第二电压发生单元的控制信号。
[0014] 控制信号发生单元可以包括：驱动单元，适用于响应于第一电源电压来用第一电压电平驱动控制信号；反馈单元，适用于将控制信号维持在第一电压电平；控制单元，适用于用第二电压电平驱动控制信号；以及触发单元，适用于响应于第二电源电压来驱动控制单元。
[0015] 驱动单元可以包括：第一充电元件，耦接在用于施加第一电源电压的第一电源电压端子与第一节点之间；以及第一NMOS晶体管和第一PMOS晶体管，串联耦接在第一节点与用于施加接地电压的接地电压端子之间，以及其中，第一NMOS晶体管的源极和第一PMOS晶体管的源极耦接至第二节点。
[0016] 反馈单元可以包括：第一电阻元件，耦接在第一电源电压端子与第三节点之间；第二NMOS晶体管，耦接在第三节点与接地电压端子之间并且适用于响应于第一节点的电压电平来驱动；以及第二PMOS晶体管，耦接在第一电源电压端子与第二节点之间并且适用于响应于第三节点的电压电平来驱动。
[0017] 触发单元可以接收参考偏置电压，将第二电源电压与参考偏置电压相比较，以及如果第二电源电压高于参考偏置电压，则驱动控制单元。
[0018] 如果第二电源电压是预定电压电平或更高的电压电平，则触发单元可以驱动控制单元。
[0019] 触发单元可以包括：第三NMOS晶体管，适用于响应于第二电源电压来驱动；第四NMOS晶体管，适用于响应于参考偏置电压来驱动；第五NMOS晶体管，耦接在第三NMOS晶体管的源极区和第四NMOS晶体管的源极区与接地电压端子之间并且响应于参考偏置电压来驱动；第三PMOS晶体管，适用于耦接在第一电源电压端子与耦接至第三NMOS晶体管的漏极的第四节点之间；以及第四PMOS晶体管，适用于耦接在第一电源电压端子与第四NMOS晶体管的漏极区之间，其中，第三PMOS晶体管的栅极区和第四PMOS晶体管的栅极区共同地耦接至第四PMOS晶体管的漏极区。
[0020] 控制单元可以包括：第五PMOS晶体管和第二充电元件，串联耦接在第一电源电压端子与接地电压端子之间，其中，第五PMOS晶体管响应于第四节点的电压电平来驱动，以及第五PMOS晶体管的漏极和第二充电元件的第一端耦接至第六节点；第六NMOS晶体管，耦接在第四节点与接地电压端子之间并且适用于响应于第六节点的电压电平来驱动；以及第七NMOS晶体管，耦接在第一节点与接地电压端子之间并且适用于响应于第六节点的电压电平来驱动。
[0021] 控制单元还可以包括第八NMOS晶体管，第八NMOS晶体管耦接在第六节点与接地电压端子之间并且适用于响应于上电复位信号来驱动。
[0022] 触发单元可以包括：第三NMOS晶体管，适用于响应于第二电源电压来驱动；以及第三PMOS晶体管，耦接在第三NMOS晶体管与接地电压端子之间并且具有耦接至接地电压端子的栅极和漏极。
[0023] 控制单元可以包括：第二电阻元件，耦接在第一电源电压端子与耦接至第三NMOS晶体管的漏极的第四节点之间；第四PMOS晶体管和第二充电元件，串联耦接在第一电源电压端子与接地电压端子之间，其中，第四PMOS晶体管响应于第四节点的电压电平来驱动，以及第五PMOS晶体管的漏极和第二充电元件的第一端耦接至第五节点；第四NMOS晶体管，耦接在第四节点与接地电压端子之间并且适用于响应于第五节点的电压电平来驱动；以及第五NMOS晶体管，耦接在第一节点与接地电压端子之间并且适用于响应于第五节点的电压电平来驱动。
[0024] 第二电压发生单元可以包括：调节单元，适用于接收第一电源电压并且通过调节接收到的第一电源电压来产生第二电源电压；以及阻断单元，适用于接收控制信号并且响应于被使能的控制信号来去激活调节单元。
[0025] 在实施例中，一种电压发生器可以包括：第一电压发生单元和第二电压发生单元，适用于使用第一电源电压来产生第二电源电压，并且被选择性地驱动，其中，第一电压发生单元具有比第二电压发生单元小的驱动能力；以及控制信号发生单元，适用于在上电区段期间激活第一电压发生单元以及在上电区段之后当第一电源电压达到特定电平时，激活第二电压发生单元。
[0026] 控制信号发生单元可以包括：第一充电元件，耦接在用于施加第一电源电压的第一电源电压端子与第一节点之间；第一NMOS晶体管和第二NMOS晶体管，串联耦接在第一节点与用于施加接地电压的接地电压端子之间；第一PMOS晶体管和第二充电元件，串联耦接在第一电源电压端子与接地电压端子之间；以及第三NMOS晶体管和电阻元件，串联耦接在第一节点与接地电压端子之间，其中，第三NMOS晶体管响应于第二节点的电压电平来驱动，第一PMOS晶体管的漏极和第二充电元件的第一端耦接至所述第二节点，其中，第一PMOS晶体管响应于第一节点的电压电平来驱动。
[0027] 控制信号发生单元可以包括：第一充电元件，耦接在用于施加第一电源电压的第一电源电压端子与第一节点之间；以及第一NMOS晶体管和第一PMOS晶体管，串联耦接在第一节点与用于施加接地电压的接地电压端子之间，其中，第一NMOS晶体管的源极和第一PMOS晶体管的源极耦接至第二节点。
[0028] 所述电压发生器还可以包括：第一电阻元件，耦接在第一电源电压端子与第三节点之间；第二NMOS晶体管，耦接在第三节点与接地电压端子之间并且适用于响应于第一节点的电压电平来驱动；以及第二PMOS晶体管，耦接在第一电源电压与第二节点之间并且适用于响应于第三节点的电压电平来驱动。
[0029] 所述电压发生器还可以包括：第三PMOS晶体管，耦接在第一电源电压端子与第四节点之间并且适用于响应于第一节点的电压电平来驱动；以及第二充电元件，耦接在第四节点与接地电压端子之间。
[0031] 图1是半导体器件的传统电压发生器的框图。
[0032] 图2是根据本发明的实施例的电压发生器的框图。
[0033] 图3是图2中所示的第一电压发生单元的电路图。
[0034] 图4是图2中所示的第二电压发生单元的电路图。
[0035] 图5是图示图2中所示的控制信号发生单元的第一实施例的电路图。
[0036] 图6是图示图2中所示的控制信号发生单元的第二实施例的电路图。
[0037] 图7是图示图2中所示的控制信号发生单元的第三实施例的电路图。
[0038] 图8是图示图2中所示的控制信号发生单元的第四实施例的电路图。
具体实施方式
[0039] 以下将参照附图来更详细地描述各种实施例。然而，本发明可以以不同的形式实施并且不应当被解释为局限于本文中所阐述的实施例。更确切地说，这些实施例被提供使得本公开将是彻底和完整的，并且将把本发明的范围充分地传达给本领域技术人员。贯穿本公开，相同的附图标记在本发明的各种附图和实施例中始终指代相同的部分。
[0040] 在下文中，上电区段被定义为在从外部施加的第一电源电压VCCE上升并且达到目标电压电平之前的时间。
[0041] 图2是根据本发明的实施例的电压发生器的框图。
[0042] 参照图2，电压发生器可以包括控制信号发生单元210、第一电压发生单元220、参考电压发生单元230、第二电压发生单元240和电压输出单元250。
[0043] 控制信号发生单元210可以从外部接收第一电源电压VCCE。控制信号发生单元210可以响应于第一电源电压VCCE来产生控制信号VTEM。控制信号发生单元210可以在其中第一电源电压VCCE上升的初始区段中使能控制信号VTEM，以及可以在其中第一电源电压VCCE稳定并且达到其目标电平的区段中来禁止控制信号VTEM。控制信号VTEM控制对第一电压发生单元220和第二电压发生单元240的驱动。具体地，第一电压发生单元220可以响应于被使能的控制信号VTEM来驱动。响应于被禁止的控制信号VTEM，对第一电压发生单元220的驱动可以被去激活并且第二电压发生单元240可以被驱动。
[0044] 第一电压发生单元220可以接收第一电源电压VCCE和由控制信号发生单元210输出的控制信号VTEM。第一电压发生单元220可以响应于控制信号VTEM来产生第一输出电压V_OUT1。
[0045] 参考电压发生单元230可以产生第一参考电压VREF1和第二参考电压VREF2。
[0046] 第二电压发生单元240可以接收第一电源电压VCCE、来自控制信号发生单元210的控制信号VTEM、以及来自参考电压发生单元230的第二参考电压VREF2。可以响应于控制信号VTEM来控制对第二电压发生单元240的驱动。第二电压发生单元240可以基于第一电源电压VCCE和第二参考电压VREF2来产生第二输出电压V_OUT2。例如，第二电压发生单元240可以包括调节器。第一电压发生单元220具有比第二电压发生单元240弱的驱动能力。
[0047] 电压输出单元250可以接收第一输出电压V_OUT1或第二输出电压V_OUT2并且输出第二电源电压VCCI。电压输出单元250可以包括电容器。电压输出单元250可以对第一输出电压V_OUT1充电并且输出充电的电压作为第二电源电压VCCI。此外，电压输出单元250可以对第二输出电压V_OUT2充电并且输出充电的电压作为第二电源电压VCCI。
[0048] 以下描述电压发生器的操作。
[0049] 首先，在上电区段中，控制信号发生单元210可以响应于第一电源电压VCCE而使能控制信号VTEM。第一电压发生单元220可以响应于使能的控制信号VTEM而被驱动，以及第二电压发生单元240可以响应于使能的控制信号VTEM而被去激活。第一电压发生单元220可以接收第一电源电压VCCE并且产生第一输出电压V_OUT1。电压输出单元250可以使用第一输出电压V_OUT1来输出第二电源电压VCCI。
[0050] 在上电区段之后，当第一电源电压VCCE达到目标电压电平时，控制信号发生单元210可以禁止控制信号VTEM。第一电压发生单元220可以响应于禁止的控制信号VTEM而被去激活。第二电压发生单元240可以响应于禁止的控制信号VTEM而被驱动。第二电压发生单元
240可以接收已经达到目标电压电平的第一电源电压VCCE和由参考电压发生单元230输出的第二参考电压VREF2，并且产生第二输出电压V_OUT2。电压输出单元250可以输出第二输出电压V_OUT2作为第二电源电压VCCI。
240可以接收已经达到目标电压电平的第一电源电压VCCE和由参考电压发生单元230输出的第二参考电压VREF2，并且产生第二输出电压V_OUT2。电压输出单元250可以输出第二输出电压V_OUT2作为第二电源电压VCCI。
[0051] 根据本发明的实施例的电压发生器可以在上电区段中使用第一电压发生单元220来产生第二电源电压VCCI，以及可以在上电区段之后使用第二电压发生单元240来产生第二电源电压VCCI。因此，由于使用具有比第二电压发生单元240弱的驱动能力的第一电压发生单元220来产生第二电源电压VCCI，因此即使上电操作被高速地执行，仍不会产生大量的峰值电流。
[0052] 此外，在本发明的实施例中，控制信号发生单元210可以通过感测由电压输出单元250输出的第二电源电压VCCI来产生控制信号VTEM。控制电压发生单元210可以响应于由参考电压发生单元230输出的第一参考电压VREF1来产生控制信号VTEM，以及参照图5至图8来描述其详细操作。
[0053] 图3是图2中所示的第一电压发生单元220的电路图。
[0054] 参照图3，第一电压发生单元220可以包括串联耦接在第一电源电压VCCE的端子与接地电压VSSE的端子之间的电阻元件R和NMOS晶体管MN1。第一电压发生单元220还可以包括耦接在第一电源电压VCCE的端子与接地电压VSSE的端子之间的PMOS晶体管MP1。具体地，NMOS晶体管MN1可以响应于控制信号VTEM来驱动并且可以耦接在第一节点N1与接地电压VSSE的端子之间。PMOS晶体管MP1可以响应于第一节点N1的信号来驱动。
[0055] 如果控制信号VTEM被使能为“高”电平，则由于NMOS晶体管MN1被驱动，因此在第一电源电压VCCE的端子与接地电压VSSE的端子之间可以形成电流路径。如果基于该电流路径第一节点N1的电压高于PMOS晶体管MP1的阈值电压，则PMOS晶体管MP1可以被驱动。当PMOS晶体管MP1被驱动时，在第一电源电压VCCE的端子与接地电压VSSE的端子之间可以形成电流路径。第二节点N2的电压可以被输出作为基于该电流路径的第一输出电压V_OUT1。
[0056] 图4是图2中所示的第二电压发生单元240的电路图。
[0057] 参照图4，第二电压发生单元240可以包括阻断单元410和调节单元420。
[0058] 阻断单元410可以接收控制信号VTEM并且产生阻断信号BLOCK。如果控制信号VTEM被使能，则阻断单元410可以输出已经被使能的阻断信号BLOCK。相反地，如果控制信号VTEM被禁止，则阻断单元410可以输出已经被禁止的阻断信号BLOCK。
[0059] 调节单元420可以包括PMOS晶体管MP1、寄存器单元421和放大单元423。
[0060] PMOS晶体管MP1可以具有在第一电源电压VCCE的端子与第一节点N1之间的源极-漏极路径以将第一电源电压VCCE供应至第一节点N1，并且包括响应于第二节点N2的信号的栅极。
[0061] 放大单元423可以产生与第二参考电压VREF2与由寄存器单元421反馈来的反馈电压VFEDB之差相对应的驱动信号DRVP。放大单元423可以将产生的驱动信号DRVP施加至第二节点N2。第二参考电压VREF2可以由参考电压发生单元230产生。放大单元423可以使用驱动信号DRVP来控制对PMOS晶体管MP1的驱动，使得反馈电压VFEDB与第二参考电压VREF2变得相同。
[0062] 阻断单元410耦接在放大单元423与PMOS晶体管MP1之间，并且可以通过阻断信号BLOCK来阻断对PMOS晶体管MP1的驱动。
[0063] 以下描述第二电压发生单元240的操作。
[0064] 例如，如果控制信号VTEM被使能，则阻断单元410可以输出具有“高”电平的阻断信号BLOCK。响应于具有“高”电平的阻断信号BLOCK，PMOS晶体管MP1不能被驱动。
[0065] 相反地，如果控制信号VTEM被禁止，则阻断单元410可以将具有“低”电平的阻断信号BLOCK输出至第二节点N2。PMOS晶体管MP1可以响应于具有“低”电平的阻断信号BLOCK而被驱动。当PMOS晶体管MP1被驱动时，第一电源电压VCCE可以被施加至第一节点N1。结果，当PMOS晶体管MP1被驱动时，在第一电源电压VCCE的端子与接地电压VSSE的端子之间可以形成电流路径。通过形成在寄存器单元421中的电流路径可以在第三节点N3中形成反馈电压VFEDB。放大单元423可以将与反馈电压VFEDB与第二参考电压VREF2之差相对应的电压输出至PMOS晶体管MP1的栅极作为驱动信号DRVP。放大单元423可以使用驱动信号DRVP来控制对PMOS晶体管MP1的驱动，直到反馈电压VFEDB与第二参考电压VREF2变得相同。
[0066] 图5是图示图2中所示的控制信号发生单元210的第一实施例的电路图。
[0067] 参照图5，控制信号发生单元210可以包括驱动单元510和控制单元520。
[0068] 驱动单元510可以包括第一充电元件C1、第一NMOS晶体管MN1和第二NMOS晶体管MN2。
[0069] 第一充电元件C1可以耦接在第一电源电压VCCE的端子与第一节点N1之间。第一NMOS晶体管MN1和第二NMOS晶体管MN2串联耦接在第一节点N1与接地电压VSSE的端子之间。第一NMOS晶体管MN1和第二NMOS晶体管MN2中的每个可以具有在其中栅极耦接至漏极的二极管结构。第一节点N1的电压电平可以对应于控制信号VTEM的电压电平。
[0070] 控制单元520可以包括第一PMOS晶体管MP1、第三NMOS晶体管MN3、电阻元件R和第二充电元件C2。
[0071] 第一PMOS晶体管MP1可以具有在第一电源电压VCCE的端子与第二节点N2之间的源极-漏极路径并且包括响应于第一节点N1的信号的栅极。第二充电元件C2可以耦接在第二节点N2与接地电压VSSE的端子之间。
[0072] 第三NMOS晶体管MN3可以具有在第一节点N1与电阻元件R之间的漏极-源极路径并且包括响应于第二节点N2的信号的栅极。电阻元件R可以耦接在第三NMOS晶体管MN3与接地电压VSSE的端子之间。
[0073] 以下描述根据本发明的第一实施例的控制信号发生单元210的操作。
[0074] 如果第一电源电压VCCE开始上升，则可以通过驱动单元510的第一充电元件C1、第一NMOS晶体管MN1和第二NMOS晶体管MN2而形成电流路径。第一节点N1的电压响应于第一电源电压VCCE而上升并且其可以通过第一NMOS晶体管MN1和第二NMOS晶体管MN2的漏极-源极电压来上升。当第一节点N1的电压与第一电源电压VCCE之差变得高于第一PMOS晶体管MP1的阈值电压时，第一PMOS晶体管MP1可以响应于第一节点N1的电压而被驱动。当第一PMOS晶体管MP1被驱动时，在第一电源电压VCCE的端子与接地电压VSSE的端子之间可以形成电流路径。因此，第二节点N2可以具有“高”电平的电压。第三NMOS晶体管MN3可以响应于具有“高”电平的第二节点N2的电压而被驱动。当第三NMOS晶体管MN3被驱动时，在第一节点N1与接地电压VSSE的端子之间可以形成电流路径。第一节点N1可以通过该电流路径被放电为“低”电平。
[0075] 换句话说，当第一电源电压VCCE逐渐上升时，第一节点N1的电压可以通过第一NMOS晶体管MN1和第二NMOS晶体管MN2的漏极–源极电压来上升。此后，当第一电源电压VCCE上升至目标电平时，控制单元520可以将第一节点N1的电压电平改变为“低”电平。因此，根据本发明的第一实施例的控制信号发生单元210可以在上电区段期间将具有“高”电平的控制信号VTEM输出至第一电压发生单元220和第二电压发生单元240，以及在上电区段之后将具有“低”电平的控制信号VTEM输出至第一电压发生单元220和第二电压发生单元240。
[0076] 图6是图示图2中所示的控制信号发生单元210的第二实施例的电路图。
[0077] 参照图6，控制信号发生单元210可以包括驱动单元610、反馈单元620和控制单元630。
[0078] 驱动单元610可以包括第一充电元件C1、第一NMOS晶体管MN1和第一PMOS晶体管MP1。
[0079] 第一充电元件C1可以耦接在第一电源电压VCCE的端子与第一节点N1之间。第一NMOS晶体管MN1可以具有在第一节点N1与第二节点N2之间的漏极-源极路径，并且可以具有在其中栅极耦接至漏极的二极管结构。第一PMOS晶体管MP1可以具有在第二节点N2与接地电压VSSE的端子之间的源极-漏极路径，并且可以具有在其中栅极耦接至漏极的二极管结构。第一节点N1的电压电平可以对应于控制信号VTEM的电压电平。
[0080] 反馈单元620可以包括第一电阻元件R1、第二NMOS晶体管MN2和第二PMOS晶体管MP2。
[0081] 第一电阻元件R1可以耦接在第一电源电压VCCE的端子与第三节点N3之间。第二NMOS晶体管MN2可以具有在第三节点N3与接地电压VSSE的端子之间的漏极-源极路径并且包括响应于第一节点N1的信号的栅极。第二PMOS晶体管MP2可以具有在第一电源电压VCCE的端子与第二节点N2之间的源极-漏极路径并且包括响应于第三节点N3的信号的栅极。
[0082] 控制单元630可以包括第三PMOS晶体管MP3、第三NMOS晶体管MN3、第二电阻元件R2和第二充电元件C2。
[0083] 第三PMOS晶体管MP3可以具有在第一电源电压VCCE的端子与第四节点N4之间的源极-漏极路径并且包括响应于第一节点N1的信号的栅极。第二充电元件C2可以耦接在第四节点N4与接地电压VSSE的端子之间。第三NMOS晶体管MN3可以具有在第一节点N1与第二电阻元件R2之间的漏极-源极路径并且包括响应于第四节点N4的信号的栅极。第二电阻元件R2可以耦接在第三NMOS晶体管MN3与接地电压VSSE的端子之间。
[0084] 以下描述根据本发明的第二实施例的控制信号发生单元210的操作。
[0085] 当第一电源电压VCCE开始上升时，通过驱动单元610的第一充电元件C1、第一NMOS晶体管MN1和第一PMOS晶体管MP1可以形成电流路径。第一节点N1的电压响应于第一电源电压VCCE而上升。第二NMOS晶体管MN2可以响应于第一节点N1的电压而被驱动。当第二NMOS晶体管MN2被驱动时，通过第一电阻元件R1和第二NMOS晶体管MN2的漏极-源极可以形成电流路径。当第二NMOS晶体管MN2被驱动时，第三节点N3的电压可以具有“低”电平。第二PMOS晶体管MP2可以响应于具有“低”电平的第三节点N3的电压而被驱动。当第二PMOS晶体管MP2被驱动时，第二节点N2的电压可以具有“高”电平。因此，由于第一NMOS晶体管MN1已经被驱动，因此第一节点N1可以通过第二节点N2的电压来维持“高”电平。即，如图6的虚线所指示的，第一节点N1的电压可以通过反馈单元620来维持“高”电平。
[0086] 此后，第一节点N1的电压与第一电源电压VCCE之差可以变得高于第三PMOS晶体管MP3的阈值电压。在该时间点，第三PMOS晶体管MP3可以响应于第一节点N1的电压而被驱动。当第三PMOS晶体管MP3被驱动时，在第一电源电压VCCE的端子与接地电压VSSE的端子之间可以形成电流路径。因此，第四节点N4的电压可以具有“高”电平。第三NMOS晶体管MN3可以响应于具有“高”电平的第四节点N4的电压来驱动。当第三NMOS晶体管MN3被驱动时，在第一节点N1与接地电压VSSE的端子之间可以形成电流路径。第一节点N1可以通过该电流路径被放电至“低”电平。
[0087] 换句话说，当第一电源电压VCCE逐渐上升时，第一节点N1的电压可以通过第一NMOS晶体管MN1和第一PMOS晶体管MP1的漏极–源极电压来上升。此后，当第一电源电压VCCE上升至目标电平时，控制单元630可以将第一节点N1的电压电平改变为“低”电平。因此，在根据本发明的第二实施例的控制信号发生单元210中，控制信号VTEM可以通过反馈单元620来在高速上电操作和低速上电操作两种情况下维持“高”电平。控制信号发生单元210可以在上电区段期间将具有“高”电平的控制信号VTEM输出至第一电压发生单元220和第二电压发生单元240，以及在上电区段之后将具有“低”电平的控制信号VTEM输出至第一电压发生单元220和第二电压发生单元240。
[0088] 图7是图示图2中所示的控制信号发生单元210的第三实施例的电路图。
[0089] 参照图7，控制信号发生单元210可以包括驱动单元710、反馈单元720、触发单元730和控制单元740。
[0090] 驱动单元710可以包括第一充电元件C1、第一NMOS晶体管MN1和第一PMOS晶体管MP1。
[0091] 第一充电元件C1可以耦接在第一电源电压VCCE的端子与第一节点N1之间。第一NMOS晶体管MN1可以具有在第一节点N1与第二节点N2之间的漏极-源极路径并且可以具有在其中栅极耦接至漏极的二极管结构。第一PMOS晶体管MP1可以具有在第二节点N2与接地电压VSSE的端子之间的源极-漏极路径并且可以具有在其中栅极耦接至漏极的二极管结构。第一节点N1的电压电平可以对应于控制信号VTEM的电压电平。
[0092] 反馈单元720可以包括第一电阻元件R1、第二NMOS晶体管MN2和第二PMOS晶体管MP2。
[0093] 第一电阻元件R1可以耦接在第一电源电压VCCE的端子与第三节点N3之间。第二NMOS晶体管MN2可以具有在第三节点N3与接地电压VSSE的端子之间的漏极-源极路径并且包括响应于第一节点N1的信号的栅极。第二PMOS晶体管MP2可以具有在第一电源电压VCCE的端子与第二节点N2之间的源极-漏极路径并且包括响应于第三节点N3的信号的栅极。
[0094] 触发单元730可以包括串联耦接在第四节点N4与接地电压VSSE的端子之间的第三NMOS晶体管MN3和第三PMOS晶体管MP3，并且第三NMOS晶体管MN3和第三PMOS晶体管MP3中的每个被配置为具有源极-漏极路径。
[0095] 第二电源电压VCCI可以被施加至第三NMOS晶体管MN3的栅极。第三PMOS晶体管MP3可以具有在其中栅极耦接至漏极的二极管结构。
[0096] 控制单元740可以包括第二电阻元件R2、第四PMOS晶体管MP4、第四NMOS晶体管MN4、第五NMOS晶体管MN5和第二充电元件C2。
[0097] 第二电阻元件R2可以耦接在第一电源电压VCCE的端子与第四节点N4之间。第四PMOS晶体管MP4可以具有在第一电源电压VCCE的端子与第五节点N5之间的源极-漏极路径并且包括响应于第四节点N4的信号的栅极。第四NMOS晶体管MN4可以具有在第四节点N4与接地电压VSSE的端子之间的漏极–源极路径并且包括响应于第五节点N5的信号的栅极。第五NMOS晶体管MN5可以具有在第一节点N1与接地电压VSSE的端子之间的漏极-源极路径并且包括响应于第五节点N5的信号的栅极。第二充电元件C2可以耦接在第五节点N5与接地电压VSSE的端子之间。
[0098] 以下将描述根据本发明的第三实施例的控制信号发生单元210的操作。
[0099] 驱动单元710和反馈单元720的操作可以与图6的驱动单元610和反馈单元620的操作相同。第一电压发生单元220可以响应于第一节点N1的具有“高”电平的控制信号VTEM而被驱动。电压输出单元250可以通过第一电压发生单元220来产生第二电源电压VCCI。第二电源电压VCCI逐渐上升并且可以变得高于触发单元730的第三NMOS晶体管MN3和第三PMOS晶体管MP3的阈值电压。在该时间点，第四节点N4的电压可以通过触发单元730而具有“低”电平。第四PMOS晶体管MP4可以响应于第四节点N4的具有“低”电平的电压而被驱动。通过第四PMOS晶体管MP4和第二充电元件C2可以形成电流路径。第五节点N5的电压可以通过该电流路径而具有“高”电平。第四NMOS晶体管MN4和第五NMOS晶体管MN5可以响应于第五节点N5的具有“高”电平的电压而被驱动。当第四NMOS晶体管MN4被驱动时，第四节点N4的电压可以维持“低”电平。当第五NMOS晶体管MN5被驱动时，通过第五NMOS晶体管MN5可以形成电流路径。因此，第一节点N1的电压可以被放电为“低”电平。
[0100] 在根据本发明的第三实施例的控制信号发生单元210中，控制信号VTEM可以在高速上电操作和低速上电操作两种情况下，通过反馈单元720而维持“高”电平。此外，控制信号发生单元210可以通过触发单元730来感测第二电源电压VCCI。当第二电源电压VCCI变为特定电压或更高电压时，控制单元740操作，从而控制信号VTEM可以被改变为“低”电平。
[0101] 因此，在上电区段期间，控制信号发生单元210可以将具有“高”电平的控制信号VTEM输出至第一电压发生单元220和第二电压发生单元240。第二电源电压VCCI可以通过第一电压发生单元220而上升。在上电区段之后第二电源电压VCCI达到目标电压电平之后，具有“低”电平的控制信号VTEM可以被输出至第一电压发生单元220和第二电压发生单元240。第一电压发生单元220可以响应于具有“低”电平的控制信号VTEM而被去激活。
[0102] 图8是图示图2中所示的控制信号发生单元210的第四实施例的电路图。
[0103] 参照图8，控制信号发生单元210可以包括驱动单元810、反馈单元820、触发单元830和控制单元840。
[0104] 驱动单元810可以包括第一充电元件C1、第一NMOS晶体管MN1和第一PMOS晶体管MP1。
[0105] 第一充电元件C1可以耦接在第一电源电压VCCE的端子与第一节点N1之间。第一NMOS晶体管MN1可以具有在第一节点N1与第二节点N2之间的漏极-源极路径并且可以具有在其中栅极耦接至漏极的二极管结构。第一PMOS晶体管MP1可以具有在第二节点N2与接地电压VSSE的端子之间的源极-漏极路径并且可以具有在其中栅极耦接至漏极的二极管结构。第一节点N1的电压电平可以对应于控制信号VTEM的电压电平。
[0106] 反馈单元820可以包括电阻元件R、第二NMOS晶体管MN2和第二PMOS晶体管MP2。
[0107] 电阻元件R可以耦接在第一电源电压VCCE的端子与第三节点N3之间。第二NMOS晶体管MN2可以具有在第三节点N3与接地电压VSSE的端子之间的漏极-源极路径并且包括响应于第一节点N1的信号的栅极。第二PMOS晶体管MP2可以具有在第一电源电压VCCE的端子与第二节点N2之间的源极-漏极路径并且包括响应于第三节点N3的信号的栅极。
[0108] 触发单元830可以包括第三NMOS晶体管MN3至第五NMOS晶体管MN5以及第三PMOS晶体管MP3和第四PMOS晶体管MP4。
[0109] 第三NMOS晶体管MN3可以具有在第四节点N4与第五节点N5之间的漏极-源极路径并且包括响应于第二电源电压VCCI的栅极。
[0110] 第四NMOS晶体管MN4可以具有在第四PMOS晶体管MP4的漏极与第五节点N5之间的漏极-源极路径并且包括响应于第一参考电压VREF1的栅极。
[0111] 例如，由于在第二电源电压VCCI与第一参考电压VREF1之间存在差异，因此被施加了第二电源电压VCCI的第三NMOS晶体管MN3以及被施加了第一参考电压VREF1的第四NMOS晶体管MN4可以具有不同的驱动能力。
[0112] 第五NMOS晶体管MN5可以具有在第五节点N5与接地电压VSSE的端子之间的漏极-源极路径并且包括响应于第一参考电压VREF1的栅极。
[0113] 第三PMOS晶体管MP3可以具有在第一电源电压VCCE的端子与第四节点N4之间的源极-漏极路径。第三PMOS晶体管MP3的栅极可以耦接至第四PMOS晶体管MP4的栅极。
[0114] 第四PMOS晶体管MP4可以具有在第一电源电压VCCE的端子与第四NMOS晶体管MN4之间的源极-漏极路径。第四PMOS晶体管MP4的栅极与漏极可以耦接。
[0115] 控制单元840可以包括第五PMOS晶体管MP5、第六NMOS晶体管MN6至第八NMOS晶体管MN8以及第二充电元件C2。
[0116] 第五PMOS晶体管MP5可以具有在第一电源电压VCCE的端子与第六节点N6之间的源极-漏极路径并且包括响应于第四节点N4的信号的栅极。第六NMOS晶体管MN6可以具有在第四节点N4与接地电压VSSE的端子之间的漏极-源极路径并且包括响应于第六节点N6的信号的栅极。第七NMOS晶体管MN7可以具有在第一节点N1与接地电压VSSE的端子之间的漏极-源极路径并且包括响应于第六节点N6的信号的栅极。第二充电元件C2可以耦接在第六节点N6与接地电压VSSE的端子之间。此外，控制单元840可以包括耦接在第七NMOS晶体管MN7的栅极与接地电压VSSE的端子之间的第八NMOS晶体管MN8。第八NMOS晶体管MN8可以响应于上电复位(POR)信号POR来驱动。
[0117] 以下描述根据本发明的第四实施例的控制信号发生单元210的操作。
[0118] 驱动单元810的操作和反馈单元820的操作可以与图6的驱动单元610的操作和反馈单元620的操作相同。第一电压发生单元220可以响应于第一节点N1的具有“高”电平的控制信号VTEM而被驱动。电压输出单元250可以通过第一电压发生单元220产生第二电源电压VCCI。第二电源电压VCCI可以变得比第一参考电压VREF1大特定电压或更高电压。在该时间点，由于第三PMOS晶体管MP3和第四PMOS晶体管MP4形成电流镜，因此通过第三NMOS晶体管MN3可以比通过第四NMOS晶体管MN4形成更大的电流路径。因此，第四节点N4可以具有“低”电平。此外，第三PMOS晶体管MP3和第四PMOS晶体管MP4可以响应于通过第四PMOS晶体管MP4和第四NMOS晶体管MN4形成的电流路径而被去激活且具有“高”电平。被去激活的第三PMOS晶体管MP3和第四PMOS晶体管MP4可以阻断该电流路径。结果，当第二电源电压VCCI是特定电压或更高电压时，第三PMOS晶体管MP3和第四PMOS晶体管MP4被去激活以降低触发单元830中的电流消耗。
[0119] 第五PMOS晶体管MP5可以响应于第四节点N4的具有“低”电平的电压而被驱动。当第五PMOS晶体管MP5被驱动时，通过第五PMOS晶体管MP5的源极-漏极以及第二充电元件C2可以形成电流路径。第六节点N6的电压可以具有“高”电平。第六NMOS晶体管MN6和第七NMOS晶体管MN7可以响应于第六节点N6的具有“高”电平的电压而被驱动。当第六NMOS晶体管MN6被驱动时，第四节点N4的电压可以维持“低”电平。当第七NMOS晶体管MN7被驱动时，第一节点N1的电压可以被改变为“低”电平。此外，当第八NMOS晶体管MN8响应于POR信号POR而被驱动时，可以控制对第六NMOS晶体管MN6的驱动。即，在上电区段期间，第六节点N6的初始电压电平可以维持“低”电平。
[0120] 在根据本发明的第四实施例的控制信号发生单元210中，控制信号VTEM可以在高速上电操作和低速上电操作两种情况下，通过反馈单元820而维持“高”电平。此外，控制信号发生单元210可以通过触发单元830来感测第二电源电压VCCI。当第二电源电压VCCI变为特定电压或更高电压时，控制单元840操作，而控制信号VTEM可以被控制单元840改变为“低”电平。此外，触发单元830的第三PMOS晶体管MP3和第四PMOS晶体管MP4可以被去激活以降低电流消耗。
[0121] 因此，在上电区段期间，控制信号发生单元210可以将具有“高”电平的控制信号VTEM输出至第一电压发生单元220和第二电压发生单元240。第二电源电压VCCI可以通过第一电压发生单元220而上升。当在上电区段之后第二电源电压VCCI达到目标电压电平时，具有“低”电平的控制信号VTEM可以被输出至第一电压发生单元220和第二电压发生单元240。第一电压发生单元220可以响应于具有“低”电平的控制信号VTEM而被去激活。此外，当第二电源电压VCCI变为目标电压电平时，由于触发单元830的电流路径被阻断，因此由控制信号发生单元210消耗的电流可以降低。
[0122] 根据推荐实施例的电压发生器可以在其使用外部电压来在内部产生电压时降低在上电区段中产生的峰值电流的量。
[0124] 通过以上实施例可以看出，本申请提供了以下的技术方案：
[0125] 技术方案1.一种电压发生器，包括：
[0126] 第一电压发生单元和第二电压发生单元，适用于使用第一电源电压来产生第二电源电压，并且被选择性地驱动；以及
[0127] 控制信号发生单元，适用于：激活第一电压发生单元直到第二电源电压达到特定电平，以及在第二电源电压达到所述特定电平之后激活第二电压发生单元，[0128] 其中，第一电压发生单元具有比第二电压发生单元小的驱动能力。
[0129] 技术方案2.如技术方案1所述的电压发生器，其中，控制信号发生单元在上电区段期间驱动第一电压发生单元，以及在上电区段之后、当第二电源电压达到所述特定电平时响应于第二电源电压来驱动第二电压发生单元。
[0130] 技术方案3.如技术方案1所述的电压发生器，其中，控制信号发生单元接收第一电源电压和第二电源电压并且产生用于驱动第一电压发生单元和第二电压发生单元的控制信号。
[0131] 技术方案4.如技术方案3所述的电压发生器，其中，所述控制信号发生单元包括：
[0132] 驱动单元，适用于响应于第一电源电压而用第一电压电平来驱动控制信号；
[0133] 反馈单元，适用于将控制信号维持在第一电压电平；
[0134] 控制单元，适用于用第二电压电平来驱动控制信号；以及
[0135] 触发单元，适用于响应于第二电源电压来驱动控制单元。
[0136] 技术方案5.如技术方案4所述的电压发生器，其中，所述驱动单元包括：
[0137] 第一充电元件，耦接在用于施加第一电源电压的第一电源电压端子与第一节点之间；以及
[0138] 第一NMOS晶体管和第一PMOS晶体管，串联耦接在第一节点与用于施加接地电压的接地电压端子之间，以及
[0139] 其中，第一NMOS晶体管的源极和第一PMOS晶体管的源极耦接至第二节点。
[0140] 技术方案6.如技术方案5所述的电压发生器，其中，所述反馈单元包括：
[0141] 第一电阻元件，耦接在第一电源电压端子与第三节点之间；
[0142] 第二NMOS晶体管，耦接在第三节点与接地电压端子之间并且适用于响应于第一节点的电压电平来驱动；以及
[0143] 第二PMOS晶体管，耦接在第一电源电压端子与第二节点之间并且适用于响应于第三节点的电压电平来驱动。
[0144] 技术方案7.如技术方案6所述的电压发生器，其中，所述触发单元接收参考偏置电压，将第二电源电压与参考偏置电压相比较，以及如果第二电源电压高于参考偏置电压则驱动控制单元。
[0145] 技术方案8.如技术方案6所述的电压发生器，其中，如果第二电源电压是预定电压电平或更高的电压电平，则触发单元驱动控制单元。
[0146] 技术方案9.如技术方案7所述的电压发生器，其中，所述触发单元包括：
[0147] 第三NMOS晶体管，适用于响应于第二电源电压来驱动；
[0148] 第四NMOS晶体管，适用于响应于参考偏置电压来驱动；
[0149] 第五NMOS晶体管，耦接在第三NMOS晶体管的源极区和第四NMOS晶体管的源极区与接地电压端子之间并且响应于参考偏置电压来驱动；
[0150] 第三PMOS晶体管，适用于耦接在第一电源电压端子与耦接至第三NMOS晶体管的漏极的第四节点之间；以及
[0151] 第四PMOS晶体管，适用于耦接在第一电源电压端子与第四NMOS晶体管的漏极区之间，
[0152] 其中，第三PMOS晶体管的栅极区和第四PMOS晶体管的栅极区共同地耦接至第四PMOS晶体管的漏极区。
[0153] 技术方案10.如技术方案9所述的电压发生器，其中，所述控制单元包括：
[0154] 第五PMOS晶体管和第二充电元件，串联耦接在第一电源电压端子与接地电压端子之间，其中，第五PMOS晶体管响应于第四节点的电压电平来驱动，以及第五PMOS晶体管的漏极和第二充电元件的第一端耦接至第六节点；
[0155] 第六NMOS晶体管，耦接在第四节点与接地电压端子之间并且适用于响应于第六节点的电压电平来驱动；以及
[0156] 第七NMOS晶体管，耦接在第一节点与接地电压端子之间并且适用于响应于第六节点的电压电平来驱动。
[0157] 技术方案11.如技术方案10所述的电压发生器，其中，所述控制单元还包括：
[0158] 第八NMOS晶体管，耦接在第六节点与接地电压端子之间并且适用于响应于上电复位信号来驱动。
[0159] 技术方案12.如技术方案8所述的电压发生器，其中，所述触发单元包括：
[0160] 第三NMOS晶体管，适用于响应于第二电源电压来驱动；以及
[0161] 第三PMOS晶体管，耦接在第三NMOS晶体管与接地电压端子之间并且具有耦接至接地电压端子的栅极和漏极。
[0162] 技术方案13.如技术方案12所述的电压发生器，其中，所述控制单元包括：
[0163] 第二电阻元件，耦接在第一电源电压端子与耦接至第三NMOS晶体管的漏极的第四节点之间；
[0164] 第四PMOS晶体管和第二充电元件，串联耦接在第一电源电压端子与接地电压端子之间，其中，第四PMOS晶体管响应于第四节点的电压电平来驱动，以及第五PMOS晶体管的漏极和第二充电元件的第一端耦接至第五节点；
[0165] 第四NMOS晶体管，耦接在第四节点与接地电压端子之间并且适用于响应于第五节点的电压电平来驱动；以及
[0166] 第五NMOS晶体管，耦接在第一节点与接地电压端子之间并且适用于响应于第五节点的电压电平来驱动。
[0167] 技术方案14.如技术方案3所述的电压发生器，其中，所述第二电压发生单元包括：
[0168] 调节单元，适用于接收第一电源电压并且通过调节接收到的第一电源电压来产生第二电源电压；以及
[0169] 阻断单元，适用于接收控制信号并且响应于被使能的控制信号来去激活调节单元。
[0170] 技术方案15.一种电压发生器，包括：
[0171] 第一电压发生单元和第二电压发生单元，适用于使用第一电源电压来产生第二电源电压，并且被选择性地驱动，其中，第一电压发生单元具有比第二电压发生单元小的驱动能力；以及
[0172] 控制信号发生单元，适用于在上电区段期间激活第一电压发生单元，以及在上电区段之后、当第一电源电压达到特定电平时，激活第二电压发生单元。
[0173] 技术方案16.如技术方案15所述的电压发生器，其中，所述控制信号发生单元包括：
[0174] 第一充电元件，耦接在用于施加第一电源电压的第一电源电压端子与第一节点之间；
[0175] 第一NMOS晶体管和第二NMOS晶体管，串联耦接在第一节点与用于施加接地电压的接地电压端子之间；
[0176] 第一PMOS晶体管和第二充电元件，串联耦接在第一电源电压端子与接地电压端子之间；以及
[0177] 第三NMOS晶体管和电阻元件，串联耦接在第一节点与接地电压端子之间，[0178] 其中，第三NMOS晶体管响应于第二节点的电压电平来驱动，第一PMOS晶体管的漏极和第二充电元件的第一端耦接至所述第二节点，
[0179] 其中，第一PMOS晶体管响应于第一节点的电压电平来驱动。
[0180] 技术方案17.如技术方案15所述的电压发生器，其中，所述控制信号发生单元包括：
[0181] 第一充电元件，耦接在用于施加第一电源电压的第一电源电压端子与第一节点之间；以及
[0182] 第一NMOS晶体管和第一PMOS晶体管，串联耦接在第一节点与用于施加接地电压的接地电压端子之间，
[0183] 其中，第一NMOS晶体管的源极和第一PMOS晶体管的源极耦接至第二节点。
[0184] 技术方案18.如技术方案17所述的电压发生器，还包括：
[0185] 第一电阻元件，耦接在第一电源电压端子与第三节点之间；
[0186] 第二NMOS晶体管，耦接在第三节点与接地电压端子之间并且适用于响应于第一节点的电压电平来驱动；以及
[0187] 第二PMOS晶体管，耦接在第一电源电压与第二节点之间并且适用于响应于第三节点的电压电平来驱动。
[0188] 技术方案19.如技术方案18所述的电压发生器，还包括：
[0189] 第三PMOS晶体管，耦接在第一电源电压端子与第四节点之间并且适用于响应于第一节点的电压电平来驱动；以及
[0190] 第二充电元件，耦接在第四节点与接地电压端子之间。
[0191] 技术方案20.如技术方案19所述的电压发生器，还包括：
[0192] 第三NMOS晶体管和第二电阻元件，串联耦接在第一节点与接地电压端子之间，[0193] 其中，第三NMOS晶体管响应于第四节点的电压电平来驱动。
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