本発明は、駆動回路基板、パワーユニットおよび電力変換装置に関する。

直流電力を交流電力に変換する機能、あるいは、交流電力を直流電力に変換する機能を有する電力変換装置がある。近年、この種の電力変換装置の高出力密度化が求められ、それに伴って電力変換装置の小型化・軽量化が進んでいる。そして、電力変換装置において、パワー半導体素子を搭載したパワー半導体モジュール、コンデンサ、バスバーなどの部品を一体化したパワーユニットの小型化が進むにつれて、パワー半導体素子を駆動するための駆動回路(パワー半導体素子の駆動回路)を搭載する駆動回路基板の小型化のニーズが高まっている。

ところで、パワー半導体素子の駆動回路には、パワー半導体素子のターンオン、ターンオフを制御するための回路の他に、パワー半導体素子や駆動回路の異常を検出するための回路が搭載されている。パワー半導体素子や駆動回路の異常を検出する従来技術として、特許文献1に記載の技術や特許文献2に記載の技術がある。

特許文献1には、パワー半導体素子を駆動する2次側(高圧側)回路にコンパレータを設け、パワー半導体素子のゲート電圧がコンパレータの基準電圧よりも高いか否かを判断し、その判断結果をフォトカプラトランジスタによって1次側(低圧側)回路にフィードバックする技術が記載されている。また、特許文献2には、高圧側回路であるゲート駆動回路に、ゲート電圧判別部とゲート電流判別部とを設け、これらの判別部から出力されるゲート電圧フィードバックパルスおよびゲート電流フィードバックパルスを基にゲートフィードバックパルスを作成する技術が記載されている。

特開平8−298786号公報

特開2009−165348号公報

上述したように、特許文献1,2に記載の従来技術はいずれも、高圧側回路である2次側回路において、パワー半導体素子やゲート駆動回路の異常を検出する回路構成を採っている。そのため、2次側回路の回路規模が大型化するとともに、高耐圧の回路素子を必要とする。したがって、従来技術に係るパワー半導体素子の駆動回路は、回路素子の基板占有面積が大きくなるため、当該駆動回路を搭載する駆動回路基板の小型化に適さない。

そこで、本発明は、小型化に適したパワー半導体素子の駆動回路を搭載した駆動回路基板、当該駆動回路基板を有するパワーユニットおよび当該パワーユニットを備える電力変換装置を提供することを目的とする。

上記課題を解決するために、例えば特許請求の範囲に記載の構成を採用する。 本願は、上記課題を解決する手段を複数含んでいるが、その一例を挙げるならば、 上位の制御回路から供給されるパルス列信号を入力とする1次側回路と、 前記1次側回路から供給される前記パルス列信号をパワー半導体素子のゲート駆動信号とし、当該ゲート駆動信号に基づいて前記パワー半導体素子をオン・オフ駆動する2次側回路と、 前記ゲート駆動信号を前記2次側回路から前記1次側回路へフィードバックさせるフィードバック回路と、 前記1次側回路に設けられ、前記フィードバック回路によるフィードバック信号が前記1次側回路側のパルス列信号と不一致となる状態が一定期間以上継続することを検出する検出回路と、 を有する駆動回路を搭載し、 前記検出回路は、前記フィードバック信号に応じて充放電動作を行う充放電回路と、前記充放電回路の出力電圧を、前記一定期間に対応するように設定された基準電圧と比較する比較回路とを有することを特徴とする。

本発明によれば、2次側回路の回路構成を簡素化できるとともに、回路素子の基板占有面積を全体的に低減できるため、駆動回路基板および当該駆動回路基板を有するパワーユニットの小型化を図ることができる。また、当該パワーユニットを用いることで、パワーユニットを有する電力変換装置の小型化を図ることができる。 上記した以外の課題、構成および効果は、以下の実施形態の説明により明らかにされる。

パワー半導体素子の駆動回路の基本的な構成を示すブロック図の例である。

パワーユニットおよび電力変換装置の構成の概略を示す斜視図の例である。

参考例に係るパワー半導体素子の駆動回路の回路構成を示す回路図の例である。

参考例に係るパワー半導体素子の駆動回路の動作タイミングを示すタイミングチャートの例である。

パワー半導体素子の駆動回路を制御基板に搭載した際の制御基板上における1次側回路および2次側回路の配置のイメージを示す概略平面図の例である。

実施例1に係るパワー半導体素子の駆動回路の回路構成を示す回路図の例である。

実施例1に係るパワー半導体素子の駆動回路の動作タイミングを示すタイミングチャートの例である。

部品の基板搭載面積の低減効果について説明する部品の基板搭載イメージ図の例であり、図8Aに参考例の場合を示し、図8Bに実施例1の場合を示す。

実施例2に係るパワー半導体素子の駆動回路の回路構成を示す回路図の例である。

実施例3に係るパワー半導体素子の駆動回路の回路構成を示す回路図の例である。

実施例4に係るパワー半導体素子の駆動回路の回路構成を示す回路図の例である。

以下、本発明を実施するための形態(以下、「実施形態」と記述する)について図面を用いて詳細に説明する。本発明は実施形態に限定されるものではない。本明細書および図面において、同一の構成要素又は実質的に同一の機能を有する構成要素には同一の符号を付することとし、重複する説明は省略する。

<電力変換装置> 電力変換装置は、直流電力を交流電力に変換するインバータの機能、あるいは、交流電力を直流電力に変換するコンバータの機能を有する。この種の電力変換装置は、例えば、蓄電池などに蓄えられたエネルギーを使って、サーバなどの負荷に対して交流の電力を途切れることなく供給することを目的とした無停電電源装置(Uninterruptible Power System:UPS)に用いられる。但し、ここで例示した用途は一例であって、無停電電源装置への用途に限られるものではない。

[パワー半導体素子の駆動回路の基本的な構成] 先ず、電力変換装置における主回路のパワー半導体素子の駆動回路の基本的な構成について説明する。図1は、パワー半導体素子の駆動回路の基本的な構成を示すブロック図の例である。

図1において、パワー半導体素子の駆動回路1は、上アームパワー半導体素子2を駆動する上アーム駆動回路4と、下アームパワー半導体素子3を駆動する下アーム駆動回路5と、上位の制御回路6とを有する構成となっている。以下、パワー半導体素子の駆動回路1を単に駆動回路1と記述する場合もある。

上アームパワー半導体素子2および下アームパワー半導体素子3は、高電圧の電源電圧をゲート電圧に応じてスイッチングするスイッチング素子である。パワー半導体素子2,3としては、電圧駆動型の素子の一例である、絶縁ゲートバイポーラトランジスタ(Insulated Bipolar Transistor:IGBT)などを用いることができる。

上アームパワー半導体素子2および下アームパワー半導体素子3は、電力変換装置における主回路であり、高電位側電源と低電位側電源との間に直列に接続されている。すなわち、上アームパワー半導体素子2のドレインが高電位側電源に接続され、下アームパワー半導体素子3のソースが低電位側電源に接続され、上アームパワー半導体素子2のソースと下アームパワー半導体素子3のドレインとが共通に接続されて出力端OUTとなっている。そして、出力端OUTに導出される電圧(出力電圧)が不図示の負荷に供給されることになる。

上アーム駆動回路4は、低圧側回路である1次側回路41と、高圧側回路である2次側回路42とから構成されている。同様に、下アーム駆動回路5は、1次側回路51と2次側回路52とから構成されている。1次側回路41,51と2次側回路42,52との間には、両者間で信号を電気的に絶縁しつつ伝送する伝送手段43,53が設けられている。

伝送手段43,53としては、例えば、発光ダイオードとフォトトランジスタとの組み合わせからなる周知のフォトカプラを用いることができる。フォトカプラは、高電圧やノイズから回路を保護し、電気的な絶縁による安全性や伝送する信号の精度を保障することができる。但し、フォトカプラは、信号を電気的に絶縁しつつ伝送する手段の一例であって、伝送手段43,53としてはフォトカプラに限られるものではない。

上位の制御回路6は、上アーム駆動回路4および下アーム駆動回路5に対して、これらを制御するためのパルス列信号を供給する。パルス列信号は、例えば、一定の周波数で変化する搬送波を使用したパルス幅変調(Pulse Width Modulation:PWM)信号(以下、「PWM信号」と記述する)である。パルス列信号がPWM信号である場合、搬送波の周波数を高くすることにより、制御の精度を高めることができる。

上アーム駆動回路4および下アーム駆動回路5において、1次側回路41,51は、上位の制御回路6から供給されるPWM信号を入力とする。このPWM信号は、伝送手段43,53によって電気的に絶縁されて1次側回路41,51から2次側回路42,52へ伝送される。2次側回路42,52は、1次側回路41,51から供給されるPWM信号をパワー半導体素子2,3のゲート駆動信号とし、当該ゲート駆動信号に基づいてパワー半導体素子2,3をオン・オフ駆動する。

パワー半導体素子2,3のゲート駆動信号は、1次側回路41,51から供給されるPWM信号に対応するパルス列信号である。ここで、2次側回路42,52を構成する回路素子(例えば、抵抗素子)やパワー半導体素子2,3に異常があると、パルス列信号であるゲート駆動信号にパルスの欠落(欠損)が発生する場合がある。以下では、ゲート駆動信号のパルスが欠落(欠損)する現象を「パルス欠相」と呼称する。

ゲート駆動信号にパルス欠相が発生するということは、ゲート駆動信号の波形が時間軸方向のある区間でPWM信号の波形と一致しない、即ち不一致であるということである。そして、上位の制御回路6から供給されるPWM信号と波形が一致しないゲート駆動信号によってパワー半導体素子2,3を駆動すると、PWM信号に対応した正常な駆動を行えないことになる。

そのため、上アーム駆動回路4および下アーム駆動回路5は、ゲート駆動信号のパルス欠相を検出する不図示の検出回路(以下、「パルス欠相検出回路」と記述する)を備えている。このパルス欠相検出回路は、ゲート駆動信号とPWM信号とが不一致となる状態が一定期間以上継続することをもって、ゲート駆動信号にパルス欠相が生じたことを検出する。そして、パルス欠相検出回路は、ゲート駆動信号のパルス欠相を検出すると、パルス欠相検出信号を制御回路6に供給する。

ところで、制御回路6からは、上アーム駆動回路4および下アーム駆動回路5に対してPWM信号が常に供給される訳ではなく、PWM信号が供給されない場合もある。このように、制御回路6からPWM信号が供給されない場合にも、パルス欠相検出回路は、ゲート駆動信号とPWM信号とが不一致となる状態が一定期間以上継続すると判断し、パルス欠相検出信号を出力することになる。しかし、このときのパルス欠相検出信号は、制御回路6からPWM信号が供給されない場合の検出信号であって、2次側回路42,52を構成する回路素子やパワー半導体素子2,3の異常に起因する検出信号ではない。

そこで、制御回路6は、上アーム駆動回路4や下アーム駆動回路5のパルス欠相検出回路からパルス欠相検出信号が供給されると、先ず、上アーム駆動回路4および下アーム駆動回路5の1次側回路41,51へ供給するPWM信号の供給状態からパルス欠相検出信号が有効であるか否かを判定する。ここで、「PWM信号の供給状態」とは、上アーム駆動回路4(1次側回路41)および下アーム駆動回路5(1次側回路51)に対してPWM信号(パルス列信号)を供給する状態であるか、PWM信号を供給しない状態であるかを言う。

制御回路6は、パルス欠相検出信号が供給されたときのPWM信号の供給状態が、PWM信号を供給しない状態である場合には、パルス欠相検出信号が2次側回路42,52を構成する回路素子やパワー半導体素子2,3の異常に起因しない検出信号であるため、パルス欠相検出信号を無効と判定する。また、制御回路6は、パルス欠相検出信号が供給されたときのPWM信号の供給状態が、PWM信号を供給する状態である場合には、パルス欠相検出信号が2次側回路42,52を構成する回路素子やパワー半導体素子2,3の異常に起因する検出信号であるため、パルス欠相検出信号を有効と判定する。そして、この場合には、制御回路6は、1次側回路41,51へのPWM信号の供給を停止する。

[パワーユニットおよび電力変換装置の構成] 次に、パワーユニットおよび電力変換装置の構成について説明する。図2は、パワーユニットおよび電力変換装置の構成の概略を示す斜視図の例である。

図2において、パワーユニット10は、先述したパワー半導体素子2,3と、平滑コンデンサ11と、受熱ブロック12と、ヒートパイプ13と、放熱フィン14と、バスバー15と、ヒューズ16n、16pなどの部品を一体化して構成された単位ユニットである。受熱ブロック12は、パワー半導体素子2,3を搭載したパワー半導体モジュール17を両側から挟むように設けられている。ヒートパイプ13は、受熱ブロック12に内蔵されている。放熱フィン14は、ヒートパイプ13の熱を逃がす作用をなす。バスバー15は、パワー半導体素子2,3と平滑コンデンサ11とを接続するための部材である。ヒューズ16n、16pは、バスバー15に接続されている。

パワーユニット10にはさらに、制御基板20が取り付けられている。制御基板20は、先述したパワー半導体素子の駆動回路1を搭載した駆動回路基板である。制御基板20の幅(図のX方向のサイズ)によってパワーユニット10の幅(図のX方向のサイズ)が決まる。したがって、制御基板20を小型化、特に狭幅化できれば、パワーユニット10を狭幅化できることになる。

電力変換装置30は、上記構成のパワーユニット10を複数個用いて、冷却風を排出するためのファンユニット31や、電力変換装置30の受動部品32などを組み合わせることによって構成されている。本例の場合、6個のパワーユニット10が、電力変換装置30の中間部に配置された構成となっている。6個のパワーユニット10は、例えば、インバータ3相分の3個のパワーユニットと、コンバータ3相分の3個のパワーユニットとからなる。但し、電力変換装置30に配置されるパワーユニット10の数は6個に限られるものではなく、その数は任意である。ファンユニット31は電力変換装置30の上部に配置され、受動部品32は電力変換装置30の下部に配置されている。

制御基板20の狭幅化、それに伴うパワーユニット10の狭幅化を達成できれば、当該パワーユニット10を電力変換装置30に組み込んだ際に、装置前面から制御基板20への信号チェック時のアクセス性を容易にできるとともに、電力変換装置30の設置面積を低減し、電力変換装置30の小型化に寄与することになる。

制御基板(駆動回路基板)20に搭載されるパワー半導体素子の駆動回路1は、先述したように、ゲート駆動信号とPWM信号とが不一致となる状態が一定期間以上継続することをもって、ゲート駆動信号のパルス欠相を検出するパルス欠相検出回路を備えている。以下に、パルス欠相検出回路について、より具体的に説明する。

<参考例に係るパワー半導体素子の駆動回路> 先ず、上述したパルス欠相検出回路を、図1の2次側回路42,52に設ける構成を採るパワー半導体素子の駆動回路1について、参考例に係るパワー半導体素子の駆動回路として説明する。

なお、上アームパワー半導体素子2を駆動する上アーム駆動回路4と、下アームパワー半導体素子3を駆動する下アーム駆動回路5とは、基本的に、同じ回路構成を採る。したがって、以下では、パワー半導体素子の駆動回路1として、上アームパワー半導体素子2を駆動する上アーム駆動回路4を例に挙げて説明することとする。

図3は、参考例に係るパワー半導体素子の駆動回路の回路構成を示す回路図の例である。また、図4は、参考例に係るパワー半導体素子の駆動回路の動作タイミングを示すタイミングチャートの例である。

上アームパワー半導体素子2を駆動する上アーム駆動回路4において、低圧側回路である1次側回路41には上位の制御回路6(図1参照)からPWM信号が入力される。1次側回路41に入力されたPWM信号は、伝送手段43の一例であるフォトカプラ43Aによって2次側回路42へ伝送される。フォトカプラ43Aは、PWM信号を電気的に絶縁しつつ1次側回路41から2次側回路42へ伝送する。

2次側回路42は、駆動電源として正バイアス電源61と負バイアス電源62とを備えている。1次側回路41から2次側回路42に伝送されたPWM信号は、上アームパワー半導体素子2のゲート駆動信号として、バッファ回路63および抵抗素子64を介して上アームパワー半導体素子2のゲートに印加される。

バッファ回路63の出力ノードN1と低電位側電源ラインL1との間には、抵抗素子65が接続されている。この抵抗素子65の一端であるノードN2と低電位側電源ラインL1との間には、ダイオード66および抵抗素子67が直列に接続されている。すなわち、ダイオード66および抵抗素子67の直列接続回路が抵抗素子65に対して並列に接続されている。ノードN2は、バッファ回路63の出力ノードN1でもある。また、正バイアス電源61の正側ノードと低電位側電源ラインL1との間には、容量素子68が接続されている。

2次側回路42と1次側回路41との間には、2次側回路42から1次側回路41へ信号を伝送する手段の一例としてフォトカプラ43Bが設けられている。このフォトカプラ43Bの発光ダイオード431のアノードは、容量素子68の一端であるノードN3に接続されている。ノードN3は、正バイアス電源61の正側ノードでもある。発光ダイオード431のカソードと低電位側電源ラインL1との間には、ツェナーダイオード69および抵抗素子70が直列に接続されている。また、発光ダイオード431に対して抵抗素子71が並列に接続され、ツェナーダイオード69に対して容量素子72が並列に接続されている。

そして、抵抗素子65、ダイオード66、抵抗素子67、容量素子68、ツェナーダイオード69、抵抗素子70,71および容量素子72によって、先述したパルス欠相検出回路、即ち、ゲート駆動信号のパルス欠相を検出するパルス欠相検出回路が構成されている。この参考例に係るパルス欠相検出回路の回路動作について、図4のタイミングチャートを用いて説明する。図4には、容量素子68の両端電圧、ゲート駆動信号およびパルス欠相検出信号の各波形を示している。

バッファ回路63から出力されるゲート駆動信号が非アクティブ(低レベル/Low)状態になっている場合には、容量素子68の両端に電位差が生じるため、容量素子68は抵抗素子65を介して充電される。また、バッファ回路63から出力されるゲート駆動信号がアクティブ(高レベル/High)状態になっている場合には、ノードN2とノードN3の電位が同電位となり、擬似的に、ノードN2とノードN3とが短絡された状態となるため、容量素子68に充電された電荷は、ダイオード66および抵抗素子67を介して放電される。放電抵抗である抵抗素子67の抵抗値よりも充電抵抗である抵抗素子65の抵抗値が大きければ、放電時間は充電時間よりも短くなる。

図4のタイミングチャートに示す通り、バッファ回路63から出力されるゲート駆動信号が非アクティブ状態になっているときに容量素子68が充電されるため、容量素子68の両端電圧は徐々に上昇する。また、バッファ回路63から出力されるゲート駆動信号がアクティブ状態になっているときに容量素子68が放電されるため、容量素子68の両端電圧は急速に低下する。尚、容量素子68に印加される最大電圧Vmaxは、2次側回路42の駆動電源の正バイアス電源61および負バイアス電源62の各電源電圧の合計電圧である。

ここで、ゲート駆動信号に一定期間T以上非アクティブ状態が継続すると、容量素子68の両端電圧がパルス欠相検出回路の検知閾値電圧Vthに達する。この検知閾値電圧Vthは、ツェナーダイオード69のツェナー電圧と電流制限抵抗である抵抗素子70の両端電圧、およびフォトカプラ43Bのオン電圧によって決定される。容量素子68の両端電圧が検知閾値電圧Vthに達すると、フォトカプラ43Bが導通状態となる。これにより、パルス欠相検出回路は、ゲート駆動信号とPWM信号とが不一致となる状態が一定期間T以上継続したこと、即ちゲート駆動信号にパルス欠相が生じたことを検出する。そして、この検出によるパルス欠相検出信号は、フォトカプラ43Bによって2次側回路42から1次側回路41に伝送され、さらに1次側回路41から上位の制御回路6(図1参照)へ供給される。

尚、図3中の抵抗素子71および容量素子72は、パルス欠相の検出時間および電圧の検出には直接寄与しないが、上アームパワー半導体素子2のスイッチング動作などで発生するノイズを吸収するノイズフィルタとして作用する。

図3に示した参考例に係る上アーム駆動回路4において、一般的に、2次側回路42は高圧を扱う回路であるため、高耐圧の回路素子を用いて構成される。したがって、充電抵抗である抵抗素子65および容量素子68は、高耐圧化のために素子が大型化する。また、容量素子68に関して言えば、高耐圧化かつ大容量化を達成するために、単位容量の大きい電解コンデンサが使用される。しかし、電解コンデンサは対リップルや寿命に関して信頼性が低い。さらに、抵抗素子65に関して言えば、使用率を考慮し大パワーに対応した仕様にする必要があるため、素子の大型化を招く。

上述した理由から、パルス欠相検出回路を2次側回路42に設ける構成を採る参考例に係る上アーム駆動回路4では、2次側回路42の回路規模が大型化するとともに、抵抗素子65および容量素子68として高耐圧の回路素子を必要とする。下アーム駆動回路5についても同様である。したがって、参考例に係る上アーム駆動回路4および下アーム駆動回路5を含むパワー半導体素子の駆動回路は、回路素子の占有面積が大きくなるため、当該駆動回路を搭載する制御基板20の小型化に適さない。

<本実施形態に係るパワー半導体素子の駆動回路> 本実施形態に係るパワー半導体素子の駆動回路では、パルス欠相検出回路を1次側回路41,51に設ける構成を採る。これにより、本実施形態に係るパワー半導体素子の駆動回路は、パルス欠相検出回路を2次側回路42,52に設ける構成を採る比較例に係るパワー半導体素子の駆動回路に比べて、パルス欠相検出回路が存在しない分だけ2次側回路42,52の回路構成を簡素化できる。

さらに、本実施形態に係るパワー半導体素子の駆動回路では、パルス欠相検出回路を構成する回路素子の素子耐圧や素子消費電力を小さくすることができる。これにより、パルス欠相検出回路の回路規模を、2次側回路42,52に設ける場合に比べて小さくできるため、2次側回路42,52の回路構成を簡素化できることと相俟って、回路素子の基板占有面積を全体的に低減できる。その結果、パワー半導体素子の駆動回路を搭載する制御基板20および当該制御基板20を有するパワーユニット10(図2参照)の小型化、特に狭幅化を図ることができるとともに、複数のパワーユニット10を用いて構成される電力変換装置30(図2参照)の小型化、それに伴う設置面積の低減に寄与できる。

ところで、図1に示したパワー半導体素子の駆動回路1を制御基板20に搭載するにあたっては、駆動回路1を構成する部品(回路素子)をできるだけ共通化した方が、制御基板20のコストを低減する上で好ましい。その際、1次側回路41,51については低圧側回路であるため、1次側回路41,51間で部品を共通化することが可能である。しかし、2次側回路42,52については、通常、上アームパワー半導体素子2および下アームパワー半導体素子3としてパワーが異なる素子が用いられることから、2次側回路42,52間で部品を共通化するのは困難である、

図5は、パワー半導体素子の駆動回路1を制御基板20に搭載した際の制御基板20上における1次側回路41,51および2次側回路42,52の配置のイメージを示す概略平面図の例である。なお、図5には、理解を容易にするために、制御基板20上に1次側回路41,51および2次側回路42,52のみが搭載された状態を図示しているが、実際には、他の回路なども搭載されることになる。

図5に示すように、部品の共通化が可能な1次側回路41,51については共通の回路として制御基板20に搭載され、部品の共通化が困難な2次側回路42,52については個別の回路として制御基板20に搭載される。その際、個別の回路として制御基板20に搭載される2次側回路42,52については、制御基板20の小型化、特に狭幅化を図る上で、回路規模の縮小化が重要な課題となる。

これに対して、本実施形態に係るパワー半導体素子の駆動回路によれば、2次側回路42,52について、回路構成を簡素化でき、回路素子の基板占有面積を全体的に低減できる。したがって、2次側回路42,52の回路規模を縮小化できるため、制御基板20および当該制御基板20を有するパワーユニット10の小型化、特に狭幅化を図る上で、その効果は大きい。

以下に、パルス欠相検出回路を1次側回路41,51に設ける構成を採る本実施形態に係るパワー半導体素子の駆動回路の具体的な実施例について説明する。

[実施例1] 図6は、実施例1に係るパワー半導体素子の駆動回路の回路構成を示す回路図の例である。図7は、実施例1に係るパワー半導体素子の駆動回路の動作タイミングを示すタイミングチャートの例である。実施例1では、パワー半導体素子の駆動回路1として、上アームパワー半導体素子2を駆動する上アーム駆動回路4を例に挙げて説明することとする。後述する実施例においても同様とする。

図6において、1次側回路41からフォトカプラ43Aによって2次側回路42へ伝送されたPWM信号は、上アームパワー半導体素子2のゲート駆動信号として、入力用の抵抗素子73を経た後、バッファ回路63および抵抗素子64を介して上アームパワー半導体素子2のゲートに印加される。また、バッファ回路63から出力されるゲート駆動信号は、電流制限用の抵抗素子74を経た後フォトカプラ43Bによって2次側回路42から1次側回路41へ伝送される。ここで、電流制限用の抵抗素子74およびフォトカプラ43Bは、ゲート駆動信号を2次側回路42から1次側回路41へフィードバックさせるフィードバック回路を構成している。

1次側回路41は、2次側回路42からフィードバックされたフィードバック信号(ゲート駆動信号)に応じて充放電動作を行う充放電回路81と、比較回路の一例であるコンパレータ82とを有している。充放電回路81は、第1電源である1次側電源83と第2電源である低電位側電源の電源ラインL2との間に直列に接続された抵抗素子84と容量素子85とを有する。そして、充放電回路81は、フィードバック信号が非アクティブ状態(低レベルの状態)のとき、1次側電源83から抵抗素子84を介して容量素子85を充電する。

また、充放電回路81は、フィードバック信号がアクティブ状態(高レベルの状態)のとき、容量素子85に蓄積された電荷を放電する。より具体的には、容量素子85に対してフォトカプラ43Bのフォトトランジスタ432が並列に接続されている。そして、フォトトランジスタ432は、フィードバック信号がアクティブ状態のときに導通状態となって容量素子85に蓄積された電荷を放電する。すなわち、充放電回路81は、抵抗素子84と容量素子85とフォトカプラ43Bのフォトトランジスタ432とによって構成されている。

充放電回路81において、抵抗素子84と容量素子85との共通接続ノードN11が、当該充放電回路81の出力端となる。この出力端に導出される充放電回路81の出力電圧は、コンパレータ82の非反転(+)入力となる。1次側電源83と電源ラインL2との間には、抵抗素子86と抵抗素子87とが直列に接続されて、1次側電源83と電源ラインL2との間の電圧を分圧する分圧回路を構成している。そして、抵抗素子86と抵抗素子87との共通接続ノードN12に導出される分圧電圧は、コンパレータ82の反転(−)入力となる。

コンパレータ82は、反転入力となる分圧電圧を基準電圧とし、充放電回路81の出力電圧を、当該基準電圧と比較することによって、フィードバック信号が1次側回路41側のPWM信号と不一致となる状態が一定期間T以上継続したか否かを判定する。したがって、基準電圧となる分圧電圧は、抵抗素子86および抵抗素子87の各抵抗値によって一定期間Tに対応するように設定される。そして、コンパレータ82は、充放電回路81の出力電圧が基準電圧を超えると、フィードバック信号がPWM信号と不一致となる状態が一定期間T以上継続したと判定し、出力電圧が低レベルから高レベルへ反転する。

コンパレータ82の出力電圧は、抵抗素子88を介して出力トランジスタ89のベースに印加される。出力トランジスタ89のベースとエミッタとの間には、抵抗素子90が接続されている。そして、出力トランジスタ89は、コンパレータ82の出力電圧の低レベルから高レベルへの極性反転に応答して導通状態となり、フィードバック信号がPWM信号と不一致となる状態が一定期間T以上継続したことを示すパルス欠相検出信号を出力する。このパルス欠相検出信号は、1次側回路41から上位の制御回路6(図1参照)へ供給される。

そして、充放電回路81、コンパレータ82、分圧抵抗である抵抗素子86,87、出力トランジスタ89および抵抗素子88,90によってパルス欠相検出回路が構成されている。この実施例1に係るパルス欠相検出回路の回路動作について、図7のタイミングチャートを用いて説明する。図7には、容量素子68の両端電圧、フィードバック信号(ゲート駆動信号)、フォトカプラ43Bの出力およびパルス欠相検出信号の各波形を示している。

2次側回路42からフィードバックされたフィードバック信号(ゲート駆動信号)が非アクティブ(低レベル/Low)状態になっている場合には、フォトカプラ43Bのフォトトランジスタ432が非導通(オフ)状態となる。これにより、1次側電源83から抵抗素子84を介して容量素子85が充電されるため、容量素子85の両端電圧が単調増加する。

一方、フィードバック信号(ゲート駆動信号)がアクティブ(高レベル/High)状態になっている場合には、フォトカプラ43Bのフォトトランジスタ432が導通(オン)状態となる。これにより、容量素子85に蓄積された電荷が、フォトトランジスタ432を通して放電されるため、容量素子85の両端電圧が急速に低下する。尚、容量素子85に印加される最大電圧Vmaxは、1次側電源83の電源電圧によって決定される。

ここで、フィードバック信号(ゲート駆動信号)に一定期間T以上の非アクティブ状態が継続すると、容量素子85の両端電圧がパルス欠相検出回路の検知閾値電圧Vthに達する。この検知閾値電圧Vthは、コンパレータ82の入力側に設けられた、分圧抵抗である抵抗素子86および抵抗素子87によってコンパレータ82の基準電圧として設定される。容量素子85の両端電圧が検知閾値電圧Vthを超えると、即ち充放電回路81の出力電圧がコンパレータ82の基準電圧を超えると、コンパレータ82の出力の極性が反転するため、出力トランジスタ89が導通(オン)状態となる。これにより、パルス欠相検出回路は、フィードバック信号(ゲート駆動信号)とPWM信号とが不一致となる状態が一定期間T以上継続したことを検出する。そして、この検出によるパルス欠相検出信号は、1次側回路41から上位の制御回路6(図1参照)へ供給される。

ここで、1次側回路41に設けられた抵抗素子84の抵抗値をR、容量素子85の容量値をC、1次側電源83の電源電圧をV0とした場合、容量素子85の両端電圧Vcは、(式1)のように表わせる。

なお、検知時間T(図7の一定期間T)の値をTsとした場合、検知閾値電圧Vthの電圧値Vsは、(式2)で表わせる。

この検知閾値電圧Vthは、コンパレータ82の入力側に設けられた抵抗素子86,87によってコンパレータ82の基準電圧として設定可能であるが、抵抗素子86の抵抗値をR1とし、抵抗素子87の抵抗値をR2とすると、検知閾値電圧Vthの電圧値Vsは、(式3)のように設定される。

容量素子85の両端電圧Vcが検知閾値電圧Vthの電圧値Vsよりも大きい場合、コンパレータ82の出力が極性反転する。そして、コンパレータ82の反転出力が、パルス出力トランジスタ89を介して欠相検出信号として出力される。

上述したように、実施例1に係る上アーム駆動回路4では、1次側回路41に設けられた抵抗素子84や容量素子85等によってパルス欠相検出回路を構成しているため、2次側回路42にパルス欠相検出回路を構成する場合に比べて、パルス欠相検出回路が存在しない分だけ2次側回路42の回路構成を簡素化できる。

また、パルス欠相検出回路を1次側回路41に設けることで、2次側回路42に設ける場合と同じ検知時間Tを設定したときの検知閾値電圧Vthをより低い電圧に設定することが可能になるため、抵抗素子84および容量素子85として、耐圧の低い部品(素子)を用いることが可能になる。これにより、容量素子85として、例えば、電解コンデンサに比べて対リップルや寿命に関して信頼性が高いセラミックコンデンサを用いることができるため、回路の信頼性を向上できる。

また、低耐圧の部品は容易に小型化できるため、部品(回路素子)の基板搭載面積を低減できる。これにより、2次側回路42の回路構成を簡素化できることと相俟って、部品の基板占有面積を全体的に低減できるため、パワー半導体素子の駆動回路1を搭載する制御基板20の小型化、特に狭幅化に寄与できる。

ここで、図8を参照して、1次側回路41にパルス欠相検出回路を設けることによる、部品の基板搭載面積の低減効果について具体的に説明する。図8は、部品の基板搭載面積の低減効果について説明する部品の基板搭載イメージ図の例である。ここで、図8Aは図3に示した参考例に係るパワー半導体素子の駆動回路1における2次側回路42の部品の基板搭載イメージ図であり、図8Bは実施例1に係るパワー半導体素子の駆動回路1における1次側回路41および2次側回路42の部品の基板搭載イメージ図である。

図8Aに示すように、参考例に係るパワー半導体素子の駆動回路1では、高圧側回路である2次側回路42に、充電用の抵抗素子65、容量素子68、ダイオード66および放電用の抵抗素子67が設けられている。したがって、これらの4つの部品のサイズが大きくなるため、2次側回路42に関して大きな基板搭載面積を占めることになる。

実施例1に係るパワー半導体素子の駆動回路1では、大きな基板搭載面積を占める上記の4つの部品を2次側回路42から削除し、代わりに、1次側回路41に、抵抗素子84,容量素子85、基準電圧設定用の抵抗素子86,87および出力トランジスタ89等を設けている。これにより、1次側回路41に新たに追加した部品としていずれも低耐圧の素子を用いることができるため、図8Bから明らかなように、部品サイズが小さく、トータルの回路部品の基板搭載面積を大幅に削減可能となる。

[実施例2] 図9は、実施例2に係るパワー半導体素子の駆動回路の回路構成を示す回路図の例である。実施例2は、実施例1の変形例である。

図9の実施例2の回路構成は、図6の実施例1の回路構成とは、ノイズフィルタ用の抵抗素子71と容量素子72、そしてツェナーダイオード69を削除した点で異なっている。抵抗素子71、容量素子72およびツェナーダイオード69の3つの部品は、パルス欠相の検出動作に関与しない部品である。したがって、これらの3つの部品を削除しても、パルス欠相の検出動作に関しては、基本的に、図6の実施例1の回路構成の場合と同じようにしてパルス欠相検出信号を導出することができる。但し、ノイズ耐性に関しては、図6の実施例1の回路構成の場合よりも劣る。

実施例2の回路構成では、抵抗素子71、容量素子72およびツェナーダイオード69の3つの部品を削除したことで、2次側回路42においてパルス欠相の検出動作に関与する部品としては、フィードバック回路を構成する電流制限用の抵抗素子74およびフォトカプラ43Bだけとなる。これにより、実施例1の回路構成に比べて、2次側回路42の回路構成をより簡素化できる。そして、実施例2に係るパワー半導体素子の駆動回路は、特に、スイッチング動作の遅い駆動回路に対して適用可能である。

[実施例3] 図10は、実施例3に係るパワー半導体素子の駆動回路の回路構成を示す回路図の例である。実施例3は、実施例2の変形例である。

図10の実施例3の回路構成は、図9の実施例2の回路構成とは、パルス欠相を検出するためのゲート駆動信号の検知点Aを、入力用の抵抗素子73とバッファ回路63との間に設定した点で異なっている。実施例3に係るパワー半導体素子の駆動回路1によれば、ゲート駆動信号の検知点Aをバッファ回路63の前に設定することにより、パワー半導体素子2からのスイッチングノイズの影響を受けずに、パルス欠相の検出動作を行うことができる利点がある。2次側回路42の回路構成の簡素化については、実施例2の場合と同じである。

[実施例4] 図11は、実施例4に係るパワー半導体素子の駆動回路の回路構成を示す回路図の例である。実施例4は、実施例1の変形例である。

図11の実施例4の回路構成は、図6の実施例1の回路構成とは、パルス欠相を検出するためのゲート駆動信号の検知点Bを、抵抗素子64とパワー半導体素子2との間に設定した点で異なっている。このように、抵抗素子64とパワー半導体素子2との間にゲート駆動信号の検知点Bを設定した場合でも、基本的に、図6の実施例1の回路構成と同様に、パルス欠相の検出動作を行うことができる。

何故なら、バッファ回路69が抵抗素子64を介してパワー半導体素子2のゲートの充放電動作を行う場合、充放電完了時では抵抗素子64には電流が流れないため、抵抗素子64の両端の電圧が同じであるからである。また、抵抗素子64の異常時に、パワー半導体素子2のゲートの充放電が不可能になった場合においても、パルス欠相の検出動作を行うことができる。

なお、本発明は上記した実施例に限定されるものではなく、様々な変形例を含む。例えば、上記した実施例は本発明を分かりやすく説明するために詳細したものであり、必ずしも全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることも可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

1 パワー半導体素子の駆動回路 2 上アームパワー半導体素子 3 下アームパワー半導体素子 4 上アーム駆動回路 5 下アーム駆動回路 6 上位の制御回路 10 パワーユニット 11 平滑コンデンサ 12 受熱ブロック 13 ヒートパイプ 14 放熱フィン 15 バスバー 16n、16p ヒューズ 17 パワー半導体モジュール 20 制御基板(駆動回路基板) 30 電力変換装置 41,51 1次側回路(低圧側回路) 42,52 2次側回路(高圧側回路) 43,53 伝送手段 43A,43B フォトカプラ 61 正バイアス電源 62 負バイアス電源 73 入力用の抵抗素子 74 電流制限用の抵抗素子 81 充放電回路 82 コンパレータ 86,87 分圧用の抵抗素子