本発明の実施形態は、半導体デバイス検査装置、半導体デバイス検査方法、そのプログラム、半導体装置およびその製造方法に関する。

炭化珪素(SiC)は、シリコン(Si)に比べて絶縁破壊電界強度が約10倍であり、この他に熱伝導率、電子移動度、バンドギャップなどにおいても優れた物性値を有する半導体であることから、従来のSi系パワー半導体素子に比べて飛躍的な性能向上を実現する半導体材料として期待されている。

半導体素子は、電流通電時に電子あるいは正孔のみが電気伝導に作用するユニポーラ型半導体素子と、電子と正孔の両者が電気伝導に作用するバイポーラ型半導体素子に大別される。ユニポーラ型半導体素子には、ショットキーバリヤダイオード(SBD)、接合電界効果トランジスタ(J−FET)、金属/酸化膜/半導体電界効果トランジスタ(MOS−FET)などが属する。バイポーラ型半導体素子には、pnダイオード、バイポーラ型接合トランジスタ(BJT)、サイリスタ、ゲートターンオフサイリスタ(GTOサイリスタ)、絶縁ゲート型バイポーラトランジスタ(IGBT)などが属する。

特許第6104363号公報

特許第5980024号公報

特許第4886761号公報

以下の実施形態では、信頼性を向上させることが可能な半導体デバイス検査装置、半導体デバイス検査方法、そのプログラム、半導体装置およびその製造方法を提供することを目的とする。

実施形態に係る半導体デバイス検査装置は、半導体デバイスに所定方向の内部応力を発生させる作用部と、前記作用部が前記半導体デバイスに発生させる前記内部応力の大きさを制御する応力制御部と、前記半導体デバイスと電気的に接続するプローブと、前記プローブを介して前記半導体デバイスに電流を流すプローブ制御部と、前記半導体デバイスに前記内部応力を発生させていない状態で前記プローブを介して前記半導体デバイスに流れた第1電流と、前記作用部が前記半導体デバイスに前記内部応力を発生させた状態で前記プローブを介して前記半導体デバイスに流れた第2電流とに基づいて、前記半導体デバイスをスクリーニングする制御部と、を備える。

また、実施形態に係る半導体装置は、上面である第1面が結晶の基底面に対してオフ角を有する炭化珪素基板と、前記炭化珪素基板の前記第1面上に形成された炭化珪素膜と、前記炭化珪素膜から前記炭化珪素基板の上層にかけて設けられた素子形成領域とを備えた半導体デバイスと、前記半導体デバイスに所定方向の内部応力を発生させるように前記半導体デバイスと固着したベース基板と、を備える。

図1は、実施形態に係る半導体デバイスが作り込まれるSiCウエハの例を示す上視図である。

図2は、オン基板であるSiCウエハを(0001)面で切断した際の断面図である。

図3は、オフ基板であるSiCウエハを(0001)面で切断した際の断面図である。

図4は、オフ基板に発生する基底面転位(BPD)及び刃状転位(TED)を説明するための図である。

図5は、第1の実施形態に係る半導体デバイス検査装置の概略構成例を示すブロック図である。

図6は、実施形態に係る半導体デバイスの概略構成例を示す断面図である。

図7は、第1の実施形態において<11−20>方向に圧縮する成分を持つ力を半導体デバイスに与える構成を説明するための模式図である。

図8は、第1の実施形態において<11−20>方向に圧縮する成分を持つ力を半導体デバイスに与えた状態で実施される電流通電試験を説明するための模式図である。

図9は、第1の実施形態に係る半導体デバイスの製造方法の流れの一例を示すフローチャートである。

図10は、第2の実施形態において半導体デバイスの少なくとも素子形成領域に<−1100>方向の引張応力が発生するように半導体デバイスを曲げる場合の概略構成例を示す図である。

図11は、第2の実施形態において半導体デバイスの少なくとも素子形成領域に<11−20>方向の圧縮応力が発生するように半導体デバイスを曲げる場合の概略構成例を示す図である。

図12は、第3の実施形態において線膨張係数がSiC基板よりも大きいベース基板に半導体デバイスを搭載した場合に半導体デバイスに発生する内部応力を説明するための図である。

図13は、第3の実施形態において線膨張係数がSiC基板よりも小さいベース基板に半導体デバイスを搭載した場合に半導体デバイスに発生する内部応力を説明するための図である。

図14は、第4の実施形態に係る半導体装置の一例を説明するための図である。

図15は、第4の実施形態に係る半導体装置の他の一例を説明するための図である。

図16は、第5の実施形態に係る半導体装置の一例を説明するための図である。

図17は、第5の実施形態に係る半導体装置の他の一例を説明するための図である。

図18は、第6の実施形態に係る半導体装置の一例を説明するための図である。

図19は、第6の実施形態に係る半導体装置の他の一例を説明するための図である。

図20は、第6の実施形態の変形例に係る半導体装置の一例を説明するための図である。

図21は、第6の実施形態の変形例に係る半導体装置の他の一例を説明するための図である。

図22は、第7の実施形態に係る半導体装置の実装構造例を示す図である。

図23は、第8の実施形態に係る半導体装置の概略構成例を示す図である。

図24は、第8の実施形態の変形例に係る半導体装置の概略構成例を示す図である。

以下、添付図面を参照しながら、例示する実施形態にかかる半導体デバイス検査装置、半導体デバイス検査方法、そのプログラム、半導体装置およびその製造方法を詳細に説明する。

上記したように、半導体材料としてSiCが用いられたSiC系パワー半導体素子は、半導体材料としてSiが用いられたSi系パワー半導体素子に比べ、性能の面で飛躍的に向上されたパワー半導体素子を実現可能であるという特徴を備えているが、その一方で、SiC単結晶内部に種々の欠陥が存在するという欠点も存在する。特に、pnダイオードなどのバイポーラ素子では、n型エピタキシャル膜とp型エピタキシャル膜との界面付近又はn型エピタキシャル膜とp型注入層との界面付近が通電時に電子と正孔が再結合する領域となるが、この領域では、基底面転位(BPD)が通電時に発生する電子と正孔の再結合エネルギーによって積層欠陥へ変換されるという問題が存在する。

積層欠陥とは、三角形等の形状を有する面状の欠陥である。また、基底面転位(BPD)とは、SiC単結晶の基底面である(0001)面(c面ともいう)に2本のショックレー型部分転位に分解された状態で存在する転位である。2本のショックレー型部分転位に挟まれた微小領域には、面状の積層欠陥が存在する。このような積層欠陥はショックレー型積層欠陥と呼ばれ、電子と正孔の再結合エネルギーによって部分転位が移動することで積層欠陥の面積が増加すると考えられている。

このような積層欠陥の領域は、電流通電時に高抵抗領域として作用する。そのため、積層欠陥の面積が拡大すると、バイポーラ型の半導体素子の順方向電圧が増加し、その結果、素子特性が低下するという不具合が発生する。

以上のように、SiC単結晶基板の形成工程、SiCエピタキシャル膜の形成工程、SiC基板に対する加工工程等では、SiC単結晶内部に各種の結晶欠陥が発生するが、これら結晶欠陥は、作製したバイポーラ型半導体デバイスの特性を悪化させる要因となる。特に、電流通電によってSiCエピタキシャル膜の内部に存在する結晶欠陥(基底面転位等)が面状の積層欠陥へと変化し、その積層欠陥の面積が拡大すると、順方向電圧が増加して素子特性が悪化するという問題がある。

ただし、積層欠陥の拡大はある程度の電流閾値を持っており、この閾値を超えない範囲では積層欠陥が進展しないという特徴がある。

また、本発明者らは、積層欠陥の進展に結晶内部に発生した応力が影響することを実験的に見出すことに成功した。例えば、本発明者らは、基底面である(0001)面に対して<11−20>方向にオフ角を有する結晶サンプルに対し、圧縮力又は引張力を加えた場合、積層欠陥が発生する際の電流の閾値が増加又は減少するという現象が発生することを実験的に見出した。

そこで、以下に示す幾つかの実施形態では、半導体デバイスに内部応力を発生させた状態での通電試験を行うことで、特性劣化の要因となる結晶欠陥の発生程度が大きい個体をスクリーニングすることを可能にする。また、以下に示す幾つかの実施形態では、積層欠陥の発生を抑制するために、半導体デバイスレベルもしくは実装レベルで、半導体デバイスに発生する内部応力の方向を制御する。

(第1の実施形態) 図1〜図3は、本実施形態に係る半導体デバイスが作り込まれるSiCウエハの例を示す図である。図1は、SiCウエハ10の上視図を示し、図2は、オン基板であるSiCウエハ10Aを(0001)面で切断した際の断面図を示し、図3は、オフ基板であるSiCウエハ10Bを(0001)面で切断した際の断面図を示している。なお、以下の説明において、SiC結晶の結晶方位における<0001>方向と垂直な面を(0001)面といい、<11−20>方向と垂直な面を(11−20)面といい、<−1100>方向と垂直な面を(−1100)面という。また、(0001)面はSi面もしくは基底面とも称され、(000−1)面はC面とも称される。

図1に示すように、SiC製のインゴットをスライスすることで作製されたSiCウエハ10には、結晶方位を特定するために、例えばSiCウエハ10の特定の箇所にオリエンテーション・フラット(orientation flat)(以下、オリフラという)10aやノッチなどのマークが設けられている。また、SiCウエハ10の表裏面がともに研磨されている場合など、その表面11と裏面12とを判別できない場合には、オリフラ10aに対して所定の角度となるSiCウエハ10上の位置に第2のオリフラが設けられている場合も存在する。

SiCウエハ10は、基本的には、SiC結晶の(0001)面と略平行な面でインゴットをスライスすることで作製される。ここで図2に示すように、SiC結晶の(0001)面とスライス面(表面11及び裏面12)とが平行なSiCウエハ10Aをオン基板という。一方、図3に示すように、SiC結晶の(0001)面に対してスライス面(表面11及び裏面12)が傾いているSiCウエハ10Bをオフ基板という。

SiCウエハ10には、上述において触れたように、2本のショックレー型部分転位に分解された状態で存在する基底面転位(BPD)が基底面に発生している。例えばSiCウエハ10がオフ基板(SiCウエハ10B)である場合には、図4に示すように、SiCウエハ10Bの基底面13に発生した基底面転位(BPD)が、SiCウエハ10B上に形成されたSiCエピタキシャル膜14中まで延伸することがある。また、基底面13に発生した基底面転位(BPD)は、SiCウエハ10BとSiCエピタキシャル膜14との界面15付近で刃状転位(TED)に変化してSiCエピタキシャル膜14中に延伸する場合もある。

基底面転位(BPD)は、SiCウエハ10から作製した半導体デバイスへの通電時に発生する電子と正孔の再結合エネルギーによって積層欠陥へと変換されてしまう。また、基底面転位(BPD)が刃状転位(TED)に変換する起点の部分からは、積層欠陥が成長してしまう場合も存在する。これらのようにして結晶中に存在する積層欠陥は、半導体デバイスのデバイス特性を低下させる要因となる。

そこで本実施形態では、SiCウエハ10に作り込まれた半導体デバイス又はそれを個片化することで得られた半導体チップ(以下、簡略化のため、SiCウエハ10に作り込まれた半導体デバイスと、これを個片化することで得られた半導体チップとをともに、半導体デバイスという)に内部応力を発生させた状態での電流通電試験を行う。これにより、特性劣化の要因となる結晶欠陥の発生程度が大きい個体をスクリーニングすることが可能となるため、デバイス特性が低い若しくは低くなる蓋然性が高い半導体デバイスを電子機器等(以下、半導体装置という)へ組み込まれる前に除外することが可能となる。その結果、半導体デバイス20及びこれを搭載する半導体装置の信頼性を向上させることが可能となる。

図5は、本実施形態に係る半導体デバイス検査装置の概略構成例を示すブロック図である。図5に示すように、半導体デバイス検査装置100は、制御部101と、応力制御部102と、作用部103と、ステージ104と、圧力センサ105と、プローブ106と、プローブ制御部107とを備える。この構成において、制御部101は、例えばCPU(central processing unit)などの情報処理装置で構成され、半導体デバイス検査装置100を構成する各部の制御や各種演算を実行する。また、検査対象である半導体デバイス20は、2つの作用部103で挟まれた状態でステージ104上に載置される。

圧力センサ105は、例えば2つの作用部103のうちの少なくとも1つに設けられ、2つの作用部103が半導体デバイス20に与えている圧力を測定する。なお、本説明において、圧力には、圧縮力と引張力とが含まれるものとする。応力制御部102は、制御部101からの命令に従い、圧力センサ105で検出された圧力値に基づいて、作用部103が半導体デバイス20に与えている圧縮力又は引張力を制御する。それにより、半導体デバイス20の内部で発生している応力(たとえばSiC結晶におけるすべり面上のせん断応力)が制御される。なお、応力制御部102は、必要に応じて、圧力センサ105で検出された圧力値など、種々の情報を制御部101へ出力してもよい。

プローブ106は、半導体デバイス20に対する電流通電試験を実行するための電流プローブであり、ステージ104上に載置された半導体デバイス20が備える1つ以上の端子と電気的に接続することが可能な1つ以上の電極を備える。プローブ制御部107は、制御部101からの命令に従い、プローブ106を介して半導体デバイス20に電流を流し、その際に印加した電圧値と半導体デバイス20に流れた電流値とを検出して制御部101へ出力する。したがって、制御部101は、入力された電圧値と電流値とから半導体デバイス20のデバイス特性(例えば電流電圧特性等)を特定することができる。

本実施形態における検査対象である半導体デバイス20は、例えば図6に例示するように、ウエハ状態のまま又は個片化された状態のSiC基板21と、SiC基板21の素子形成面に形成されたSiCエピタキシャル膜22とを備える。SiC基板21の素子形成面及びSiCエピタキシャル膜22には、ユニポーラ型半導体素子やバイポーラ型半導体素子などの種々の半導体素子が形成された素子形成領域20aが設けられている。

ここで、本実施形態におけるSiC基板21は、スライス面(素子形成面に相当)が(0001)面に対して<11−20>方向にオフ角を有するオフ基板である。その場合、図7に示すように、<11−20>方向に圧縮する成分を持つ力を半導体デバイス20に与えると、通電時に積層欠陥が発生する際の電流閾値が減少する。一方、<11−20>方向に引張する成分を持つ力を半導体デバイス20に与えると、通電時に積層欠陥が発生する際の電流閾値が増加する。

そこで本実施形態では、図8に示すように、<11−20>方向に圧縮する成分を持つ力を半導体デバイス20に与える前後の状態、すなわち、積層欠陥が発生する際の電流閾値を減少させる前後の状態それぞれに対して、プローブ106を用いた電流通電試験を半導体デバイス20に実施する。これにより、積層欠陥が発生する際の電流閾値の変化に基づいてデバイス特性が低い若しくは低くなる蓋然性が高い半導体デバイス20を特定することが可能となるため、特性のより良好な半導体デバイス20をスクリーニングすることが可能となる。その結果、半導体デバイス20及びこれを搭載する半導体装置の信頼性を向上させることが可能となる。

つづいて、本実施形態に係る半導体デバイスの検査方法を含む半導体デバイスの製造方法について、図面を参照して詳細に説明する。図9は、本実施形態に係る半導体デバイスの製造方法の流れの一例を示すフローチャートである。なお、本説明では、オフ基板であるSiCウエハ10が予め用意されているものとする。

図9に示すように、本実施形態に係る半導体デバイスの製造工程では、まず、エピタキシャル成長工程を実行することで、SiCウエハ10の素子形成面(例えば図1の上面11)上にSiCエピタキシャル膜14を成膜する(S101)。つづいて、SiCエピタキシャル膜14が成膜されたSiCウエハ10に対してウエハプロセスを実行することで、SiCウエハ10に設定された複数の素子形成領域20aそれぞれに半導体デバイス20を作り込む(ステップS102)。

つぎに、複数の半導体デバイス20が作り込まれたSiCウエハ10に対する検査(ウエハ検査)が実行される(ステップS103)。このウエハ検査では、SiCウエハ10に作り込まれた複数の半導体デバイス20それぞれについての通電試験等が不図示のテスタ等を用いて実行され、この試験の結果に基づいて各半導体デバイス20の良品/不良品が判定される。

つぎに、SiCウエハ10に作り込まれた複数の半導体デバイス20を個片化するダイシング工程が実行される(ステップS104)。ダイシング工程には、ダイヤモンドブレードやレーザ光を用いたカッティング、レーザ割断、チョコレートブレイクなどの方法を用いることが可能である。このダイシング工程により、SiCウエハ10に作り込まれた複数の半導体デバイス20が個々の半導体チップに個片化される。

つぎに、個片化された半導体デバイス20に対するチップテストが実行される(ステップS105)。チップテストでは、例えば初期不良の防止を目的として、ファンクションテストや温度電圧ストレスの加速試験などが実行される。また、本実施形態におけるチップテストでは、半導体デバイス20に対し、例えば図5に例示した半導体デバイス検査装置100を用いた電流通電試験も実行される。この電流通電試験では、たとえば半導体デバイス20に対して作用部103(図5参照)を用いて所定方向から圧力(圧縮力)を加える前後の状態それぞれに対し、プローブ106を用いた電流通電試験が実行される。

ここで、作用部103が半導体デバイス20に圧力を加える方向である所定方向とは、例えば少なくともSiC基板21とSiCエピタキシャル膜22との界面23近傍から表面24(図6参照)において発生するすべり面上のせん断応力の方向が例えば当該すべり面にある転位の進展方向の±15度以内の角度範囲内に含まれることとなる方向であってよい。

言い換えれば、所定方向は、SiC基板21の結晶方位における<11−20>方向に対して例えば±15度以内の角度方向に(0001)面上のせん断応力が発生することとなる方向であってよい。

ただし、所定方向は、このような方向に限定されず、SiC基板21の結晶方位における<11−20>方向に圧縮する成分を持つような方向であれば、種々変形することが可能である。また、電流通電試験の際に半導体デバイス20に加えられる圧力は、半導体デバイス20に発生する内部応力が半導体デバイス20の破壊応力以下となるような圧力となるように、圧力センサ105で検出された圧力値に基づいて応力制御部102によって制御されているものとする。

つぎに、ステップS105のチップテストの結果に基づき、不良品を除外して良品を選別する良品選別工程(スクリーニング工程)が実行される(ステップ106)。このスクリーニング工程では、電流通電試験の結果、圧力の印加によって積層欠陥が拡張したと判断された半導体デバイス20を規格外品として除外する工程も含まれる。

なお、スクリーニング工程では、例えば制御部101(図5参照)が、ステップS107の電流通電試験においてプローブ制御部107で検出された電流とその際の印加電圧とから半導体デバイス20の電流電圧特性を特定し、この電流電圧特性が圧力の印加の前後で一定以上変動した半導体デバイス20を規格外品と判断する。例えば、圧力を加えた状態で特定された電流電圧特性から求まる抵抗値が圧力を加えていない状態で特定された電流電圧特性から求まる抵抗値よりも所定の閾値以上増加している場合、制御部101は、この半導体デバイス20を規格外品と判断する。

つぎに、選別された半導体デバイス20を配線基板や回路基板等のベース基板にボンディングするボンディング工程と、ボンディングされた半導体デバイス20をモールド樹脂等でパッケージングするパッケージング工程とが実行され(ステップS107)、その後、本動作が終了する。なお、ボンディング工程には、ワイヤボンディングの他にも、ファイスダウンボンディングなど、種々のボンディング方法を用いることが可能である。また、ウエハレベル・チップサイズパッケージ(WL−CSP)などのパッケージング技術を用いることも可能である。

以上のように、本実施形態では、半導体デバイス20に内部応力を発生させる前後の状態に対して電流通電試験が実行されるため、積層欠陥が発生する際の電流閾値の変化に基づいてデバイス特性が低い若しくは低くなる蓋然性が高い半導体デバイス20を特定することが可能となる。それにより、デバイス特性のより良好な半導体デバイス20をスクリーニングすることが可能となり、その結果、半導体デバイス20及びこれを搭載する半導体装置の信頼性を向上させることが可能となる。

なお、上述した実施形態では、例えば少なくともSiC基板21とSiCエピタキシャル膜22との界面23(図6参照)近傍から表面24にすべり面上のせん断応力が発生することとなる所定方向から半導体デバイス20に圧力を加える場合を例示したが、これに限定されるものではない。例えばSiC基板21とSiCエピタキシャル膜22との界面23(図6参照)近傍に存在する基底面転位(BPD)と刃状転位(TED)との分岐部分(図4参照)にすべり面上のせん断応力が発生することとなる方向から半導体デバイス20に圧力を加えてもよい。

また、上述した実施形態では、SiCウエハ10(又はSiC基板21)として、スライス面が(0001)面に対して<11−20>方向にオフ角を有するオフ基板を用いた場合を例示したが、これに限定されず、スライス面が(0001)面に対して<−1100>方向にオフ角を有するオフ基板をSiCウエハ10(又はSiC基板21)として用いることも可能である。その場合、<−1100>方向に引張する成分を持つ力(引張力)を半導体デバイス20に加えると、通電時に積層欠陥が発生する際の電流閾値が減少する。一方、<−1100>方向に圧縮する成分を持つ力(圧力)を半導体デバイス20に加えると、通電時に積層欠陥が発生する際の電流閾値が増加する。

このような場合でも、電流通電試験時(図9のステップS107)に半導体デバイス20に加える引張力の方向(所定方向)は、例えば少なくともSiC基板21とSiCエピタキシャル膜22との界面23近傍から表面24(図6参照)において発生するすべり面上のせん断応力の方向が例えば当該すべり面にある転位の進展方向の±15度以内の角度範囲内に含まれることとなる方向であってよい。言い換えれば、所定方向は、SiC基板21の結晶方位における<−1100>方向に対して例えば±15度以内の角度方向に(0001)面上のせん断応力が発生することとなる方向であってよい。

ただし、所定方向は、このような方向に限定されず、SiC基板21の結晶方位における<−1100>方向に引張する成分を持つような方向であれば、種々変形することが可能である。また、この際に加えられる引張力も、半導体デバイス20の内部に発生する応力が半導体デバイス20の破壊応力以下の応力となる引張力となるように、圧力センサ105で検出された圧力値に基づいて応力制御部102によって制御される。

さらに、上述した実施形態では、個片化後の半導体デバイス20に対して圧力(圧縮力又は引張力)の印加を伴う電流通電試験(図9のステップS107)を実行したが、このような構成に限定されるものではない。例えば個片化する前の半導体デバイス20が作り込まれたSiCウエハ10に対して圧力を加える構成とし、その前後の状態それぞれに対して、個々の半導体デバイス20に対する電流通電試験を実行するように構成することも可能である。そのような場合、ウエハ状態での電流通電試験は、例えば図9のステップS103とステップS104との間の工程で実行されてもよい。また、このウエハ状態での電流通電試験に加えて、図9のステップS107に例示した個片化後の半導体デバイス20に対する電流通電試験も実行される構成とすることも可能である。

(第2の実施形態) つぎに、第2の実施形態に係る半導体デバイス検査装置、半導体デバイス検査方法及び半導体デバイス検査プログラムについて、図面を用いて詳細に説明する。

上述した第1の実施形態では、SiC基板21(又はSiCウエハ10)に機械的加重を加えて圧縮(又は引張)することで、少なくともSiC基板21とSiCエピタキシャル膜22との界面23近傍から表面24(図6参照)までの領域にすべり面上のせん断応力を発生させる場合を例示した。これに対し、第2の実施形態では、SiC基板21(又はSiCウエハ10)を曲げるように機械的負荷を加えることで、少なくともSiC基板21とSiCエピタキシャル膜22との界面23近傍から表面24(図6参照)までの領域にすべり面上のせん断応力を発生させる。

図10は、半導体デバイスの少なくとも素子形成領域に<−1100>方向の引張応力が発生するように半導体デバイスを曲げる場合の概略構成例を示す図である。図10に示すように、半導体デバイス20における素子形成領域20aが設けられた側が(11−20)面において<0001>方向に凸状に反るように半導体デバイス20に機械的負荷を与えた場合、素子形成領域20aにおける少なくともSiC基板21とSiCエピタキシャル膜22との界面23近傍から表面24までの領域には、<−1100>方向に沿ってこの領域を伸張しようとする内部応力(すべり面上のせん断応力)が発生する。この内部応力の方向は、例えば当該すべり面にある転位の進展方向の±15度以内の角度範囲内に含まれる方向であってよい。

一方、図11は、半導体デバイスの少なくとも素子形成領域に<11−20>方向の圧縮応力が発生するように半導体デバイスを曲げる場合の概略構成例を示す図である。図11に示すように、半導体デバイス20における素子形成領域20aが設けられた側が(−1100)面において<0001>方向に凹状に反るように半導体デバイス20に機械的負荷を与えた場合、素子形成領域20aにおける少なくともSiC基板21とSiCエピタキシャル膜22との界面23近傍から表面24までの領域には、<11−20>方向に沿ってこの領域を圧縮しようとする内部応力(すべり面上のせん断応力)が発生する。この内部応力の方向は、例えば当該すべり面にある転位の進展方向の±15度以内の角度範囲内に含まれる方向であってよい。

以上のような構成によっても、第1の実施形態と同様に、半導体デバイス20に内部応力を発生させた状態で電流通電試験を実行することが可能となるため、積層欠陥が発生する際の電流閾値の変化に基づいてデバイス特性が低い若しくは低くなる蓋然性が高い半導体デバイス20を特定することが可能となる。それにより、デバイス特性のより良好な半導体デバイス20をスクリーニングすることが可能となり、その結果、半導体デバイス20及びこれを搭載する半導体装置の信頼性を向上させることが可能となる。

なお、上記説明では、半導体デバイス20に直接機械的負荷を与えることで半導体デバイス20を曲げる場合を例示したが、例えば半導体デバイス20を回路基板や配線基板等のベース基板に固着し、このベース基板に機械的負荷を与えて曲げることで半導体デバイス20を曲げるように構成することも可能である。

その他の構成、動作及び効果は、上述した実施形態と同様であるため、ここでは詳細な説明を省略する。

(第3の実施形態) つぎに、第3の実施形態に係る半導体デバイス検査装置、半導体デバイス検査方法及び半導体デバイス検査プログラムについて、図面を用いて詳細に説明する。

SiC基板21(又はSiCウエハ10)に所定方向の内部応力を発生させる手段としては、第1の実施形態で例示したような、SiC基板21(又はSiCウエハ10)に対して特定の方向から圧縮力又は引張力を加える方法や、第2の実施形態で例示したような、SiC基板21(又はSiCウエハ10)を特定の方向に曲げる方法の他に、例えば以下の第3の実施形態で例示するような、SiC基板21(又はSiCウエハ10)とは線膨張係数が異なるベース基板にSiC基板21(又はSiCウエハ10)を搭載する方法が考えられる。

図12は、線膨張係数がSiC基板よりも大きいベース基板(例えば回路基板や配線基板等)に半導体デバイスを搭載した場合に半導体デバイスに発生する内部応力を説明するための図である。図12(a)に示す例では、SiC基板21における<11−20>方向の線膨張係数よりも大きい線膨張係数を持つベース基板31に、半導体デバイス20が固着される。その際、固着時の処理温度は、電流通電試験時の温度(例えば常温)よりも高い温度(例えば350℃)とする。すなわち、半導体デバイス20とベース基板31とは、それぞれ異なる線膨張係数に応じて膨張した状態で互いに固着される。なお、半導体デバイス20は、例えば素子形成領域20a(図6参照)がベース基板31側を向いた、いわゆるフェイスダウンの状態でベース基板31に固着される。ただし、これに限定されず、例えばフェイスアップの状態でベース基板31に固着されてもよい。

つづいて、図12(b)に示すように、半導体デバイス20に対する電流通電試験(図9のステップS107)の際には、ベース基板31に固着された半導体デバイス20が電流通電試験時の温度(例えば常温)下に置かれる。この場合、図5における作用部103の代わりにステージ104が、半導体デバイス20の温度を制御する作用部として動作してもよい。すると、固着時と比べて、線膨張係数の大きいベース基板31の方が線膨張係数の小さいSiC基板21よりも大きく収縮しているため、半導体デバイス20には、ベース基板31とSiC基板21との単位長さあたりの収縮量の差に応じて<11−20>方向に沿った圧縮力が加えられる。

なお、SiC基板21の線膨張係数が概ね4〜4.5(×10⁻⁶/K)であることを考慮すると、ベース基板31の材料には、例えば線膨張係数が概ね4.5×10⁻⁶/K以上の種々の導電性材料、絶縁性材料、半導体材料等を用いることが可能である。

一方、図13は、線膨張係数がSiC基板よりも小さいベース基板に半導体デバイスを搭載した場合に半導体デバイスに発生する内部応力を説明するための図である。図13(a)に示す例では、SiC基板21における<−1100>方向の線膨張係数よりも小さい線膨張係数を持つベース基板32に、半導体デバイス20が固着される。なお、半導体デバイス20は、フェイスダウンの状態でベース基板32に固着されてもよいし、フェイスアップの状態でベース基板32に固着されてもよい。また、固着時の処理温度は、電流通電試験時の温度(例えば常温)よりも高い温度(例えば350℃)とする。

このような場合においても、図13(b)に示すように、半導体デバイス20を電流通電試験時の温度(例えば常温)下に置いた際には、線膨張係数の大きいSiC基板21の方が線膨張係数の小さいベース基板32よりも大きく収縮しているため、半導体デバイス20には、ベース基板32とSiC基板21の単位長さあたりの収縮量の差に応じて<−1100>方向に沿った引張力が加えられる。

なお、SiC基板21の線膨張係数が概ね4〜4.5(×10⁻⁶/K)であることを考慮すると、ベース基板32の材料には、例えば線膨張係数が概ね4×10⁻⁶/K以下の種々の導電性材料、絶縁性材料、半導体材料等を用いることが可能である。

以上のように、本実施形態においても、上述した実施形態と同様に、半導体デバイス20に内部応力を発生させた状態で電流通電試験を実行することが可能となるため、積層欠陥が発生する際の電流閾値の変化に基づいてデバイス特性が低い若しくは低くなる蓋然性が高い半導体デバイス20を特定することが可能となる。それにより、デバイス特性のより良好な半導体デバイス20をスクリーニングすることが可能となり、その結果、半導体デバイス20及びこれを搭載する半導体装置の信頼性を向上させることが可能となる。

なお、固着時と電流通電試験時との温度差により半導体デバイス20に加えられる圧縮力又は引張力の方向は、例えば少なくともSiC基板21とSiCエピタキシャル膜22との界面23近傍から表面24(図6参照)において発生するすべり面上のせん断応力の方向が、例えば当該すべり面にある転位の進展方向の±15度以内の角度範囲内に含まれることとなる方向となるように調整されるとよい。

その他の構成、動作及び効果は、上述した実施形態と同様であるため、ここでは詳細な説明を省略する。

(第4の実施形態) つぎに、第4の実施形態に係る半導体装置及びその製造方法について、図面を用いて詳細に説明する。

上述の実施形態において触れたように、基底面である(0001)に対して<11−20>方向にオフ角を有するSiC基板21を備えた半導体デバイス20に対して圧縮力又は引張力を加えた場合、積層欠陥が発生する際の電流閾値が増加又は減少する。そこで本実施形態では、通常状態において積層欠陥が発生する際の電流閾値が増加するように、半導体デバイス20に常に圧縮力又は引張力が加えられる構成とする。これにより、積層欠陥の増加によるデバイス特性の劣化を抑制することが可能となるため、半導体デバイス20及びこれを搭載する半導体装置の信頼性を向上させることが可能となる。

図14は、半導体デバイス20に常に<−1100>方向の圧縮力が加えられる構成とすることで、積層欠陥が発生する際の電流閾値を増加させる場合の一例を示す図である。本例では、まず、図14(a)に示すように、半導体デバイス20を搭載するベース基板41に機械的負荷を与えることで、ベース基板41のデバイス搭載面が凸状に反るように曲げられる。

つぎに、図14(b)に示すように、ベース基板41の凸状に反っている断面を含む平面と、半導体デバイス20を構成するSiC基板21の結晶方位における(11−20)面とを一致させた状態で、ベース基板41のデバイス搭載面に半導体デバイス20を固定する。この場合、凸状に反ることで面積が拡張されたデバイス搭載面に半導体デバイス20が固着されることとなる。

その後、図14(c)に示すように、ベース基板41に与えている機械的負荷を開放する。すると、拡張されていたベース基板41のデバイス搭載面が元の面積へと縮小することにより、ベース基板41が曲げられていない通常の状態下で、半導体デバイス20に常に<−1100>方向の圧縮力が加わることとなる。その結果、積層欠陥が発生する際の電流閾値を増加して積層欠陥の増加によるデバイス特性の劣化を抑制することが可能となるため、半導体デバイス20及びこれを搭載する半導体装置の信頼性を向上させることが可能となる。

一方、図15は、半導体デバイス20に常に<11−200>方向の引張力が加えられる構成とすることで、積層欠陥が発生する際の電流閾値を増加させる場合の一例を示す図である。本例では、まず、図15(a)に示すように、半導体デバイス20を搭載するベース基板41に機械的負荷を与えることで、ベース基板41のデバイス搭載面が凹状に反るように曲げられる。

つぎに、図15(b)に示すように、ベース基板41の凹状に反っている断面を含む平面と、半導体デバイス20を構成するSiC基板21の結晶方位における(−1100)面とを一致させた状態で、ベース基板41のデバイス搭載面に半導体デバイス20を固定する。この場合、凹状に反ることで面積が縮小されたデバイス搭載面に半導体デバイス20が固着されることとなる。

その後、図15(c)に示すように、ベース基板41に与えている機械的負荷を開放する。すると、縮小されていたベース基板41のデバイス搭載面が元の面積へと拡張することにより、ベース基板41が曲げられていない通常の状態下で、半導体デバイス20に常に<11−20>方向の引張力が加わることとなる。その結果、積層欠陥の増加によるデバイス特性の劣化を抑制することが可能となるため、半導体デバイス20及びこれを搭載する半導体装置の信頼性を向上させることが可能となる。

なお、上述の図14及び図15に示す例では、半導体デバイス20は、例えばフェイスダウンの状態でベース基板41に固着される。ただし、これに限定されず、例えばフェイスアップの状態でベース基板41に固着されてもよい。

また、ベース基板41を曲げている機械的負荷を開放することで半導体デバイス20に加わる圧縮力又は引張力の方向は、例えば当該すべり面にある転位の進展方向の±15度以内の角度範囲内に含まれる方向であってよい。

さらに、本実施形態は、例えば少なくともSiC基板21とSiCエピタキシャル膜22との界面23(図6参照)近傍から表面24までの領域に常にすべり面上のせん断応力を発生させる構成に限られず、例えばSiC基板21とSiCエピタキシャル膜22との界面23(図6参照)近傍に存在する基底面転位(BPD)と刃状転位(TED)との分岐部分(図4参照)に常にすべり面上のせん断応力を発生させる構成など、種々変形することが可能である。

その他の構成、動作及び効果は、上述した実施形態と同様であるため、ここでは詳細な説明を省略する。

(第5の実施形態) 上述した第4の実施形態では、半導体デバイス20をベース基板41に搭載する際にベース基板41に機械的負荷を与えて曲げておくことで、通常状態において半導体デバイス20に常に所定方向の圧縮力又は引張力が加えられる構成を例示したが、このような構成に限定されない。例えば図16又は図17に示すように、線膨張係数が半導体デバイス20とは異なるベース基板51/52を用い、半導体デバイス20をベース基板51/52に搭載する際の処理温度を半導体デバイス20を動作させる際の温度とは異なる温度とすることで、動作時に半導体デバイス20に常に所定方向の圧縮力又は引張力が加えられる構成とすることも可能である。

図16は、線膨張係数がSiC基板よりも大きいベース基板に半導体デバイスを搭載することで半導体デバイスに常に<−1100>方向の圧縮力が加えられる構成とした場合の一例を示す図である。図16(a)に示す例では、SiC基板21における<−1100>方向の線膨張係数よりも大きい線膨張係数を持つベース基板51に、半導体デバイス20が固着される。なお、半導体デバイス20は、例えばフェイスダウンの状態でベース基板51に固着されてもよいし、例えばフェイスアップの状態でベース基板51に固着されてもよい。また、固着時の処理温度は、半導体デバイス20の通常動作時の温度(例えば常温)よりも高い温度(例えば350℃)とする。すなわち、半導体デバイス20とベース基板51とは、それぞれ異なる線膨張係数に応じて膨張した状態で互いに固着される。

図16(b)に示すように、半導体デバイス20の通常動作時には、ベース基板51に固着された半導体デバイス20が通常動作時の温度(例えば常温)となる。すると、固着時に比べ、線膨張係数の大きいベース基板51の方が線膨張係数の小さいSIC基板21よりも大きく収縮しているため、半導体デバイス20には、ベース基板51と半導体デバイス20の単位長さあたりの収縮量の差に応じて、<−1100>方向に沿った圧縮力が加えられる。

なお、SiC基板21の線膨張係数が概ね4〜4.5(×10⁻⁶/K)であることを考慮すると、ベース基板51の材料には、例えば線膨張係数が概ね4.5×10⁻⁶/K以上の種々の導電性材料、絶縁性材料、半導体材料等を用いることが可能である。

一方、図17は、線膨張係数がSiC基板よりも小さいベース基板に半導体デバイスを搭載することで半導体デバイスに常に<11−20>方向の引張力が加えられる構成とした場合の一例を示す図である。図17(a)に示す例では、SiC基板21における<11−20>方向の線膨張係数よりも小さい線膨張係数を持つベース基板52に、半導体デバイス20が固着される。なお、半導体デバイス20は、フェイスダウンの状態でベース基板52に固着されてもよいし、フェイスアップの状態でベース基板52に固着されてもよい。また、固着時の処理温度は、通常動作時の温度(例えば常温)よりも高い温度(例えば350℃)とする。

このような場合においても、半導体デバイス20の通常動作時には、ベース基板52に固着された半導体デバイス20が通常動作時の温度(例えば常温)となるため、図17(b)に示すように、固着時に比べ、線膨張係数の大きい半導体デバイス20の方が線膨張係数の小さいベース基板52よりも大きく収縮している。それにより、半導体デバイス20には、ベース基板52とSiC基板21の単位長さあたりの収縮量の差に応じて<11−20>方向に沿った引張力が加えられる。

なお、SiC基板21の線膨張係数が概ね4〜4.5(×10⁻⁶/K)であることを考慮すると、ベース基板52の材料には、例えば線膨張係数が概ね4×10⁻⁶/K以下の種々の導電性材料、絶縁性材料、半導体材料等を用いることが可能である。

なお、固着時と通常動作時との温度差により半導体デバイス20に加えられる圧縮力又は引張力の方向は、例えば少なくともSiC基板21とSiCエピタキシャル膜22との界面23近傍から表面24(図6参照)において発生するすべり面上のせん断応力の方向が例えば当該すべり面にある転位の進展方向の±15度以内の角度範囲内に含まれることとなる方向となるように調整されるとよい。

また、本実施形態は、例えば少なくともSiC基板21とSiCエピタキシャル膜22との界面23(図6参照)近傍から表面24までの領域に常にすべり面上のせん断応力または圧縮/引張応力を発生させる構成に限られず、例えばSiC基板21とSiCエピタキシャル膜22との界面23(図6参照)近傍に存在する基底面転位(BPD)と刃状転位(TED)との分岐部分(図4参照)に常にすべり面上のせん断応力を発生させる構成など、種々変形することが可能である。

その他の構成、動作及び効果は、上述した実施形態と同様であるため、ここでは詳細な説明を省略する。

(第6の実施形態) 上述した第4及び第5の実施形態では、ベース基板41の曲げに対する復元力やベース基板51/52と半導体デバイス20との線膨張係数の差を利用して半導体デバイス20に所定方向の圧縮力又は引張力が常に加えられる構成を例示したが、このような構成に限定されない。例えば図18又は図19に示すように、半導体デバイス20を搭載するベース基板41が通常の状態で曲げられた構成とすることで、半導体デバイス20に常に所定方向の圧縮力又は引張力が加えられる構成とすることも可能である。

図18は、ベース基板を支持基板に固定した状態で半導体デバイスに常に<11−20>方向の引張力が加えられる構成の一例を示す図である。本例では、まず、図18(a)に示すように、曲げられていない状態のベース基板41に半導体デバイス20が搭載されている。一方、ベース基板41が固定される支持基板61には、例えばベース基板41における半導体デバイス20が搭載された位置と対応する位置に凸部62が設けられている。

ベース基板41を支持基板61に固定する際には、図18(b)に示すように、ベース基板41の端部が支持基板61に固定される。その際、支持基板61の搭載面から突出した凸部62によってベース基板41の略中央部分(例えば半導体デバイス20が搭載された部分の裏面)が支えられることで、ベース基板41が凸状に反った状態となる。そこで、ベース基板41の凸状に反っている断面を含む平面と、半導体デバイス20を構成するSiC基板21の結晶方位における(−1100)面とが一致するように、ベース基板41を反らせることで、半導体デバイス20に<11−20>方向の引張力を常に加えることが可能となる。その結果、積層欠陥の増加によるデバイス特性の劣化を抑制することが可能となるため、半導体デバイス20及びこれを搭載する半導体装置の信頼性を向上させることが可能となる。

一方、図19は、ベース基板を支持基板に固定した状態で半導体デバイスに常に<−1100>方向の圧縮力が加えられる構成の一例を示す図である。本例では、まず、図19(a)に示すように、曲げられていない状態のベース基板41に半導体デバイス20が搭載されている。一方、ベース基板41が固定される支持基板61には、例えばベース基板41の端部と対応する位置に凸部63が設けられている。

ベース基板41を支持基板61に固定する際には、図19(b)に示すように、ベース基板41の略中央部分(例えば半導体デバイス20が搭載された部分の裏面)が支持基板61に固定される。その際、支持基板61の搭載面から突出した凸部63によってベース基板41の端部が支えられることで、ベース基板41が凹状に反った状態となる。そこで、ベース基板41の凹状に反っている断面を含む平面と、半導体デバイス20を構成するSiC基板21の結晶方位における(11−20)面とが一致するように、ベース基板41を反らせることで、半導体デバイス20に<−1100>方向の圧縮力を常に加えることが可能となる。その結果、積層欠陥の増加によるデバイス特性の劣化を抑制することが可能となるため、半導体デバイス20及びこれを搭載する半導体装置の信頼性を向上させることが可能となる。

なお、上述の図18及び図19に示す例では、半導体デバイス20は、例えばフェイスダウンの状態でベース基板41に固着される。ただし、これに限定されず、例えばフェイスアップの状態でベース基板41に固着されてもよい。

また、ベース基板41を支持基板61に固定する際に半導体デバイス20に加わる圧縮力又は引張力の方向は、例えば当該すべり面にある転位の進展方向の±15度以内の角度範囲内に含まれる方向であってよい。

さらに、本実施形態は、例えば少なくともSiC基板21とSiCエピタキシャル膜22との界面23(図6参照)近傍から表面24までの領域に常にすべり面上のせん断応力を発生させる構成に限られず、例えばSiC基板21とSiCエピタキシャル膜22との界面23(図6参照)近傍に存在する基底面転位(BPD)と刃状転位(TED)との分岐部分(図4参照)に常にすべり面上のせん断応力を発生させる構成など、種々変形することが可能である。

さらにまた、上述では、ベース基板41を凸状又は凹状に反らすための構成として、支持基板61に設けられた凸部62又は63を例示したが、このような構成に限定されない。例えば図20に例示するような凸状に反っている支持基板71、又は、図21に例示するような凹状に反っている支持基板72に、半導体デバイス20が搭載されたベース基板41を固定することで、半導体デバイス20に所定方向の圧縮力又は引張力を加えるような構成とすることも可能である。

その他の構成、動作及び効果は、上述した実施形態と同様であるため、ここでは詳細な説明を省略する。

(第7の実施形態) つぎに、第7の実施形態に係る半導体装置及びその製造方法について、図面を用いて詳細に説明する。図22は、本実施形態に係る半導体装置の実装構造例を示す図であり、(a)はその上視図であり、(b)はその側視図である。

図22に示すように、本実施形態では、半導体デバイス20は、ベース基板81に固定された部材83により保持されることで、ベース基板81に搭載されている。ベース基板81の半導体デバイス20が搭載される部分には、くびれ部82が設けられていてもよい。半導体デバイス20を保持する部材83は、例えば半導体デバイス20と接する側と反対側に位置する接合領域83aにおいて、ベース基板81に固着されている。この状態では、各部材83における半導体デバイス20に接する側の端が、部材83の膨張・収縮に応じて自由に移動することが可能となる。

各部材83には、例えばセラミックスなど、ベース基板81よりも線膨張係数が大きい材料が用いられる。これにより、例えば半導体デバイス20が動作時に発する熱や外部環境温度の上昇によって半導体デバイス20周辺の温度が上昇した際に、半導体デバイス20に対してこれを圧縮する力を加えることが可能となる。そこで、半導体デバイス20のSiC基板21の結晶方位における<−1100>方向を2つの部材83によって挟まれる方向と合せることで、動作時に半導体デバイス20に<−1100>方向の圧縮力が発生するように構成することが可能となる。その結果、動作時に積層欠陥の増加によるデバイス特性の劣化を抑制することが可能となるため、半導体デバイス20及びこれを搭載する半導体装置の信頼性を向上させることが可能となる。

なお、上述では、半導体デバイス20に2つの部材83で挟まれた方向の圧縮力を発生させる場合を例示したが、これに限定されるものではない。例えば各部材83と半導体デバイス20とを固着し、各部材83にベース基板81よりも線膨張係数が小さい材料を用いた場合には、半導体デバイス20が動作時に発する熱や外部環境温度の上昇によって半導体デバイス20周辺の温度が上昇した際に、半導体デバイス20に対してこれを引張する方向の力が加えられることとなる。その場合には、半導体デバイス20のSiC基板21の結晶方位における<11−20>方向を2つの部材83によって挟まれる方向と合せることで、動作時に半導体デバイス20に<11−20>方向の引張力が発生するように構成することが可能となる。その結果、動作時に積層欠陥の増加によるデバイス特性の劣化を抑制することが可能となるため、半導体デバイス20及びこれを搭載する半導体装置の信頼性を向上させることが可能となる。

なお、部材83の膨張により半導体デバイス20に加えられる圧縮力又は引張力の方向は、例えば少なくともSiC基板21とSiCエピタキシャル膜22との界面23近傍から表面24(図6参照)において発生するすべり面上のせん断応力の方向が、例えば当該すべり面にある転位の進展方向の±15度以内の角度範囲内に含まれることとなる方向となるように調整されるとよい。

また、本実施形態は、例えば少なくともSiC基板21とSiCエピタキシャル膜22との界面23(図6参照)近傍から表面24までの領域に常にすべり面上のせん断応力を発生させる構成に限られず、例えばSiC基板21とSiCエピタキシャル膜22との界面23(図6参照)近傍に存在する基底面転位(BPD)と刃状転位(TED)との分岐部分(図4参照)に常にすべり面上のせん断応力を発生させる構成など、種々変形することが可能である。

その他の構成、動作及び効果は、上述した実施形態と同様であるため、ここでは詳細な説明を省略する。

(第8の実施形態) つぎに、第8の実施形態に係る半導体装置及びその製造方法について、図面を用いて詳細に説明する。図23は、本実施形態に係る半導体装置の概略構成例を示す図であり、(a)はその上視図であり、(b)はその<−1100>方向に沿った断面図である。

図23に示すように、本実施形態に係る半導体装置90は、SiC基板21における素子形成領域20aを挟み込む位置に、素子形成領域20aとは異なる不純物が注入された2つの拡散領域93を備えている。拡散領域93に注入される不純物は、例えば拡散領域93の線膨張係数をSiC基板21の線膨張係数よりも大きくさせる不純物であってよい。

このように素子形成領域20aを挟み込む位置にSiC基板21よりも線膨張係数が大きい拡散領域93を設けることで、例えば半導体装置90が動作時に発する熱や外部環境温度の上昇によって素子形成領域20a周辺の温度が上昇した際に、素子形成領域20aに対して圧縮する方向の力が発生することとなる。そこで、素子形成領域20aをSiC基板21の結晶方位における<−1100>方向から挟み込む位置に2つの拡散領域93を設けることで、動作時に素子形成領域20aに<−1100>方向の圧縮力が発生するように構成することが可能となる。その結果、動作時に積層欠陥の増加によるデバイス特性の劣化を抑制することが可能となるため、半導体装置90及びこれを搭載する半導体装置の信頼性を向上させることが可能となる。

なお、上述では、線膨張係数がSiC基板21の線膨張係数よりも大きい拡散領域93を設けることで動作時に素子形成領域20aを圧縮させる力を発生させる場合を例示したが、これに限定されるものではない。例えば線膨張係数がSiC基板21の線膨張係数よりも小さい拡散領域93を設けることで動作時に素子形成領域20aを引張させる力を発生させるように構成することも可能である。この場合、引張力の方向がSiC基板21の結晶方位における<11−20>方向となるように、SiC基板21に拡散領域93が形成される。

また、上述では、SiC基板21に不純物を注入することで、SiC基板21とは異なる線膨張係数を持つ拡散領域93を形成する場合を例示したが、これに限定されるものではない。例えば図24の半導体装置90Aに示すように、拡散領域93の代わりにSiC基板21にトレンチを形成し、このトレンチ内にSiC基板21とは異なる線膨張係数を持つ剛性の高い埋込み部材94を埋め込んでもよい。この場合でも、拡散領域93を形成した場合と同様に、動作時に素子形成領域20aに所定方向の圧縮力又は引張力を発生させることが可能となる。その結果、動作時に積層欠陥の増加によるデバイス特性の劣化を抑制することが可能となるため、半導体装置90及びこれを搭載する半導体装置の信頼性を向上させることが可能となる。なお、図24(a)は半導体装置90Aの上視図であり、図20(b)はその<11−20>方向に沿った断面図である。

なお、拡散領域93又は埋込み部材94の膨張により半導体装置90/90Aの素子形成領域20aに加えられる圧縮力又は引張力の方向は、例えば少なくともSiC基板21とSiCエピタキシャル膜22との界面23近傍から表面24(図6参照)において発生するすべり面上のせん断応力の方向が、例えば当該すべり面にある転位の進展方向の±15度以内の角度範囲内に含まれることとなる方向となるように調整されるとよい。

また、本実施形態は、例えば少なくともSiC基板21とSiCエピタキシャル膜22との界面23(図6参照)近傍から表面24までの領域に常にすべり面上のせん断応力を発生させる構成に限られず、例えばSiC基板21とSiCエピタキシャル膜22との界面23(図6参照)近傍に存在する基底面転位(BPD)と刃状転位(TED)との分岐部分(図4参照)に常にすべり面上のせん断応力を発生させる構成など、種々変形することが可能である。

その他の構成、動作及び効果は、上述した実施形態と同様であるため、ここでは詳細な説明を省略する。

上記実施形態およびその変形例は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、仕様等に応じて種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施形態が可能であることは上記記載から自明である。例えば実施形態に対して適宜例示した変形例は、他の実施形態と組み合わせることも可能であることは言うまでもない。

10…SiCウエハ、10a…オリフラ、10A…オン基板、10B…オフ基板、11…表面、12…裏面、13…基底面、14…SiCエピタキシャル膜、15…界面、20…半導体デバイス、20a…素子形成領域、21…SiC基板、22…SiCエピタキシャル膜、23…界面、24…表面、31,32,41,51,52、81…ベース基板、61,71,72…支持基板、62,63…凸部、82…くびれ部、83…部材、83a…接合領域、90,90A…半導体装置、93…拡散領域、94…埋込み部材、100…半導体デバイス検査装置、101…制御部、102…応力制御部、103…押圧部、104…ステージ、105…圧力センサ、106…プローブ、107…プローブ制御部。