用于极化码的按块并行冻结位生成
阅读：813发布：2020-05-08
专利汇可以提供用于极化码的按块并行冻结位生成专利检索，专利查询，专利分析的服务。并且描述了一种被配置为执行极化编码的 电子 设备。该电子设备包括：位模式生成器(3403)，被配置为在一系列(t＝[n/w])个时钟周期上相继地执行位模式生成处理；以及计数器(c，4203)，能够操作地耦合到位模式生成器(3403)并且被配置为在一系列(t＝[n/w])个时钟周期上对相继的位模式生成子处理的数量进行计数。位模式生成器(3403)被配置为：在每个相继的t＝[n/w]个时钟周期中提供来自位模式向量(bk,n)的(w)位的相继子集；其中位模式向量包括n个位，其中“k”个位采用第一二进制值，而n-k个位采用补码二进制值。，下面是用于极化码的按块并行冻结位生成专利的具体信息内容。
1.一种被配置为执行极化编码的电子设备，该电子设备包括：
位模式生成器(3403)，被配置为在一系列 个时钟周期上相继地执行位
模式生成处理；以及
计数器(c，4203)，能够操作地耦合到位模式生成器(3403)并被配置为在所述一系列个时钟周期上对相继的位模式生成子处理的数量进行计数，
其中电子设备(100)的特征在于位模式生成器(3403)被配置为：
在每个相继的 个时钟周期中提供来自位模式向量(bk，n)的(w)位的相继子集
(4204)；其中位模式向量包括n个位，其中“k”(3804)个位采用第一二进制值，而n-k个位采用补码二进制值。
2.如权利要求1所述的电子设备，其中位模式生成器电路(3403)包括(w)个比较器
(3802)的组，并且其中来自位模式向量的(w)位的子集(4204)使得w位模式位{b0，b1，b2，...，bw-1}中的每一位都是从w个比较器(3802)的组中的对应比较器获得的。
3.如权利要求1所述的电子设备，其中位模式生成器(3403)被配置为作为以下中的至少一个的一部分来执行位模式生成处理：
编码器中的信息块调节电路(101)，接收信息块(104)作为输入数据块并且输出n位内核信息块(105)；
编码器中的编码块调节电路(103)，接收n位内核编码块(106)作为输入数据块并输出编码块(107)；
解码器中的编码块调节电路(110)，接收软编码块(109)作为输入数据块并输出n软位软内核编码块(113)；
解码器中的信息块调节电路(112)，接收n位恢复内核信息块(114)作为输入数据块并输出恢复信息块(115)。
4.如权利要求3所述的电子设备，其中位模式生成器(3403)被配置为执行以下中的至少一个：
借以将内核信息块(105)的相继的w位子集汇集到具有“w”位的对应输入宽度的极化编码器内核(102)中的交织器；以及
借以将软内核编码块(113)的相继的w软位子集汇集到具有“w”软位的对应输入宽度的极化解码器内核(111)中的交织器。
5.如前述权利要求中的任一项所述的电子设备，其中位模式生成器被配置为获得位模式向量(bk，n)，其中“n”个位中的“k”(3804)个位具有第一二进制值，而“n”个位中的“n-k”个位具有补码二进制值，其中n是大于k的二的幂。
6.如前述权利要求中的任一项所述的电子设备，其中位模式生成器电路(3403)能够操作地耦合到位模式只读存储器ROM(4201)并且被配置为在其中存储支持的位模式向量(bk，n)的集合。
7.如权利要求6所述的电子设备，其中支持的位模式向量bk，n的集合是在离线预计算处理中生成的，并被存储在位模式ROM(4201)中，以在在线位模式生成处理中进行读取。
8.如权利要求6或权利要求7所述的电子设备，其中位模式ROM(4201)具有“w”位的宽度并且每个位模式向量(bk，n)跨 个连续地址存储。
9.如权利要求8所述的电子设备，其中，对于n＜w，向位模式向量(bk，n)追加w-n个虚设位，使得位模式向量(bk，n)占据位模式ROM(4201)中的单个地址的宽度。
10.如前述权利要求6至9中的任一项所述的电子设备，其中位模式ROM(4201)能够操作地耦合到第一查找表(4202)，其中“k”和“n”的值用作输入以及按顺序对第一查找表(4202)加索引，以识别每个相应的位模式向量(bk，n)的起始地址。
11.如前述权利要求6至9中的任一项所述的电子设备，其中计数器(c，4203)能够操作地耦合到位模式ROM(4201)，并且被配置为将计数器值从“0”递增到“t-1”，其中计数器值用作距离位模式ROM(4201)的起始地址的偏移量，以便读取位模式向量(bk，n)的相继的w元素子集(b0，b1，b2，...，bw-1)。
12.如前述权利要求1至4中的任一项所述的电子设备，其中位模式生成器(3403)包括排名ROM(3801)，该排名ROM(3801)被配置为存储足以获得用于位模式的每个支持的长度“n”的排名向量(Rn)的信息。
13.如权利要求12所述的电子设备，其中位模式的特定长度“n”的排名向量(Rn)包括在“0”至“n-1”的范围内的整数，该“0”至“n-1”的范围内的整数按照与每个位的位置的排名对应的次序进行置换。
14.如权利要求13所述的电子设备，其中排名指示位模式中的“n”个位中采用第一二进制值的数量“k”(3804)的最大值，对此位模式向量(bk，n)中的对应位具有补码二进制值。
15.如前述权利要求12至14中的任一项所述的电子设备，其中位模式的长度n用于对第二查找表(3803)加索引，以便识别每个特定排名向量(Rn)的起始地址。
16.如前述权利要求12至15中的任一项所述的电子设备，其中排名ROM(3801)包括多个多路复用的排名ROM，其中一个多路复用的排名ROM被配置为存储与位模式的每个支持的长度值“n”对应的排名向量(Rn)。
17.如前述权利要求15至16中的任一项所述的电子设备，其中使用(w)个比较器(3802)的组针对位模式中采用第一二进制值的位的数量k(3804)和位模式的长度“n”的相应组合来生成位模式向量(bk，n)，其中比较器(3802)被配置为将排名向量(Rn)的每个元素与“k”(3804)进行比较。
18.如权利要求17所述的电子设备，其中执行排名向量(Rn)的元素与“k”(3804)的每个比较，以判定该元素是否小于“k”(3804)。
19.如前述权利要求12至18中的任一项所述的电子设备，其中排名ROM(3801)中的所有条目使用具有log2(nmax)位的宽度的定点数进行存储，其中nmax是所支持的位模式长度的最大值。
20.如前述权利要求12至18中的任一项所述的电子设备，其中排名ROM(3801)中针对n的特定值的所有条目使用具有log2(n)位的宽度的定点数进行存储。
21.如前述权利要求12至20中的任一项所述的电子设备，其中排名ROM(3801)的每个地址被配置为存储w个定点数。
22.如权利要求21所述的电子设备，其中，在n＜w的情况下，排名ROM(3801)被配置为向排名向量(Rn)追加w-n个虚设元素，使得排名向量(Rn)占据排名ROM(3801)中的单个地址的宽度。
23.如前述权利要求12至22中的任一项所述的电子设备，其中排名ROM(3801)能够操作地耦合到计数器(c，4203)，使得在位模式生成处理的每个相继的子处理期间，计数器(c，
4203)被配置为将计数器值从“0”递增到“t-1”，其中计数器值用作距离排名ROM(3801)的起始地址的偏移量，以便读取排名向量(Rn)的相继的w元素子集。
24.如前述权利要求12至23中的任一项所述的电子设备，其中通过使用二的补码定点数表示来表示排名值和k两者来获得位模式向量bk，n的位模式位，并且位模式生成器电路(3403)执行“k”(3804)从排名值中的二的补码减法，然后使用最高有效位MSB作为位模式位的值。
25.如前述权利要求12至24中的任一项所述的电子设备，其中，当位模式向量(bk，n)遵循对称特性时，排名ROM(3801)被配置为存储每个排名向量(Rn)的前半部分。
26.如权利要求25所述的电子设备，其中，如果对于所有n以及对于所有i∈[0，n-1]，排名向量(Rn)中的任何一对具有索引i和n-i-1的元素求和为n-1，那么满足对称特性。
27.如前述权利要求12至21中的任一项所述的电子设备，其中排名ROM(3801)包括“w”个排名的宽度，使得仅每个排名向量(Rn)的前半部分跨 个连续地址进行存储，其中n是排名向量(Rn)所支持的位模式长度。
28.如权利要求27所述的电子设备，其中，对于n/2
式生成处理的相继操作的前半部分期间，从排名ROM 3801中的递增地址获得排名向量(Rn)的相继的w元素子集，其中距离排名ROM(3801)的起始地址的偏移量由c给出。
30.如前述权利要求27至29中的任一项所述的电子设备，还包括能够操作地耦合到排名ROM(3801)的w个多路复用器(4003)的组，其中在位模式生成处理的相继操作的前半部分期间，w个多路复用器(4003)的组维护w个模式位{b0，b1，b2，…，bw-1}的次序。
31.如前述权利要求29至30中的任一项所述的电子设备，其中，通过使用二的补码定点数表示来表示排名值和k两者来获得位模式向量bk，n的位模式位，并且位模式生成器电路(3403)执行从排名值中减去“k”，然后使用最高有效位MSB作为位模式位的值。
32.如权利要求27或权利要求28所述的电子设备，还包括能够操作地耦合到排名ROM(3801)的多路复用器(4004)，其中在当 时的位模式生成处理的连续操作的后
半部分期间，从排名ROM(3801)中的递减地址以反转的次序获得排名向量(Rn)的相继的w元素子集，其中距离排名ROM(3801)的起始地址的偏移量由多路复用器(4004)给出并且从计数器值“c”导出为
33.如权利要求32所述的电子设备，其中使用(w)个比较器(3802)的组来针对“k”和“n”的相应组合生成位模式向量(bk，n)，其中比较器(3802)被配置为将排名向量(Rn)的每个元素与“n-k”进行比较。
34.如权利要求33所述的电子设备，其中执行排名向量(Rn)的元素与“n-k”的每个比较，以判定排名向量(Rn)的元素是否大于或等于“n-k”。
35.如权利要求34所述的电子设备，其中执行排名向量(Rn)的元素与“n-k”的每个比较，以判定排名向量(Rn)的元素是否小于“n-k”，并且结果通过非门传递。
36.如前述权利要求32至35中的任一项所述的电子设备，其中通过使用二的补码定点数表示来表示排名值和n-k两者来获得位模式位，并且位模式生成器电路(3404)执行从排名值中减去n-k，然后通过非门传递结果的最高有效位MSB。
37.如前述权利要求32至36中的任一项所述的电子设备，还包括能够操作地耦合到排名ROM(3801)的w个多路复用器(4003)的组，其中在位模式生成处理的相继操作的后半部分期间，w个多路复用器(4003)的组反转w个模式位{b0，b1，b2，...，bw-1}的次序。
38.如权利要求18所述的电子设备，其中，针对位模式的长度“n”的特定值将排名向量(Rn)的元素以原生形式存储在排名ROM(3801)中，或者从“n-1”中减去并以减法形式存储在排名ROM(3801)中。
39.如权利要求38所述的电子设备，其中通过使用比较器判定减法形式的排名是否大于或等于“n-k”来执行判定排名向量(Rn)的排名是否小于“k”的每个比较，以及通过使用比较器判定减法形式的排名是否小于“k”来执行判定排名向量(Rn)的排名是否大于或等于“n-k”的每个比较。
40.如权利要求27或权利要求28所述的电子设备，其中在位模式生成处理的相继操作的前半部分和位模式生成处理的相继操作的后半部分期间使用w个比较器(3802)的组。
41.如权利要求40所述的电子设备，其中w个比较器(3802)的组使用二的补码减法来实现。
42.如权利要求30或权利要求31所述的电子设备，还包括：
多路复用器(4001)，能够操作地耦合到w个比较器(3802)的组并且被配置为在“k”或“n-k”之间进行选择以作为对w个比较器(3802)的组的输入；以及
w个非逻辑门(4002)的组，能够操作地耦合到w个比较器(3802)的组的输出并且被配置为将w个比较器(3802)的比较器组的输出进行反相。
43.如权利要求42所述的电子设备，还包括能够操作地耦合到排名ROM(3801)的w个多路复用器(4003)的组，其中在位模式生成处理的相继操作的后半部分期间，w个多路复用器(4003)的组反转w个模式位{b0，b1，b2，...，bw-1}的次序。
44.如前述权利要求1至4中的任一项所述的电子设备，其中位模式生成器(3403)被配置为利用位模式向量的嵌套、递归和算术特性。
45.如权利要求44所述的电子设备，其中递归电路(4401)用于将n-k的值转换成具有第(n-k)个最高位可靠性的位的索引Qn(n-k)。
46.如权利要求45所述的电子设备，其中递归电路(4401)还被配置为将压缩信息解包，以便获得索引Qn(n-k)。
47.如前述权利要求44至46中的任一项所述的电子设备，还包括算术电路(4402)，该算术电路能够操作地耦合到递归电路(4401)并且被配置为使用算术特性，该算术特性在以下情况下被满足：仅基于位模式向量中的n位中的每一位在“0”至“n-1”范围内的索引将具有第(n-k)个排名的位的索引(Qn(n-k))转换成位可靠性度量(β(Qn(n-k)))，能够获得针对位模式向量中的n位中的每一位的位可靠性度量。
48.如前述权利要求43至47中的任一项所述的电子设备，其中，在极化权重PW序列中，位模式向量(bk，n)的递归特性用于确定内核信息块(105)中的位之间的关系。
49.如权利要求48所述的电子设备，其中位模式生成器电路(3403)：
(i)响应于位模式向量(bk，n)的递归特性是冻结位，确定其它选择的位也将是冻结位；
或者
(ii)响应于位模式向量(bk，n)的递归特性是信息位，确定其它选择的位也将是信息位。
50.如权利要求48所述的电子设备，其中，响应于位模式生成器电路(3403)确定内核信息块(105)中的位之间的关系存在，位模式生成器电路(3403)被配置为禁用至少一个算术电路(4402)。
51.如权利要求46所述的电子设备，还包括寄存器(4403)，该寄存器能够操作地耦合到算术电路(4402)并且被配置为存储在生成位模式向量bk，n的处理中使用的位可靠性度量(β(Qn(n-k)))。
52.如前述权利要求44至51中的任一项所述的电子设备，还包括能够操作地耦合到计数器(c，4203)的w-1个加法器(4405)的组和乘法器(4404)，其中，在一系列
个时钟周期上的位模式生成处理的每个相继执行期间，计数器被配置为将计数器值c从0递增到t-1，以获得针对位模式向量bk，n的相继的w元素子集(b0，b1，b2，...，bw-1)的位索引{cw，cw+1，cw+2，...，cw+w-1}。
53.如权利要求43至52中的任一项所述的电子设备，还包括被配置为计算位可靠性的对应序列β[cw]，β[cw+1]，β[cw+2]，...，β[cw+w-1]的算术电路(4402)的“w”个副本的组(4406)。
54.如权利要求53所述的电子设备，其中(w)个比较器(3802，4407)的组被配置为将计算出的对应的位可靠性{β[cw]，β[cw+1]，β[cw+2]，...，β[cw+w-1]}与位可靠性度量(β(Qn(n-k)))进行比较，以便通过判定对应的位可靠性{β[cw]，β[cw+1]，β[cw+2]，...，β[cw+w-
1]}是否大于或等于β(Qn(n-k))来获得位模式向量bk，n的对应w个元素。
55.如前述权利要求1至5中的任一项所述的电子设备，还包括经由乘法器(4404)和w-1个加法器(4405)的组能够操作地耦合到计数器(c，4203)并且被配置为反转每个位索引的log2(n)位二进制表示中的位的次序以便产生反转位索引的“w”个反转模块(4103)的组。
56.如前述权利要求53至55中的任一项所述的电子设备，还包括能够操作地耦合“w”个反转模块(4103)的组并且被配置为将位索引或者反转位索引与“k”或者“n-k”进行比较的w个比较器(4104)的组。
57.如权利要求56所述的电子设备，其中，响应于极化编码器实现缩短方案，w个比较器(4104)的组被配置为：如果对应的位索引或反转位索引小于“k”，那么将位模式位{b0，b1，b2，...，bw-1}设置为第一二进制值并且将其它位设置为补码二进制值。
58.如权利要求56所述的电子设备，其中w个比较器(3802)的组被配置为：如果在删余方案中对应的位索引或反转位索引大于或等于“n-k”，那么将位模式位{b0，b1，b2，...，bw-1}设置为第一二进制值并且将其它位设置为补码二进制值。
59.如前述权利要求1至5中的任一项所述的电子设备，其中极化编码内的冻结位插入或冻结位移除由电子设备执行，并且包括至少两个子处理，并且位模式生成器(3403)被配置为在跨第二子处理的持续时间的每个相继的 个时钟周期中提供来自位模式
向量(bk，n)的(w)位的相继子集(4204)，该第二子处理的前面是跨一系列零个或更多个时钟周期的第一子处理。
60.如权利要求59所述的电子设备，还包括第一逻辑电路，该第一逻辑电路被布置为在第一子处理期间向位模式生成器(3403)的输入端提供可靠性阈值k(3804)，以用于第二子处理。
61.如前述权利要求59至60中的任一项所述的电子设备，其中电子设备被配置为支持至少两种操作模式，其中响应于编码位的数量M是否小于内核块尺寸N而采用相应的操作模式。
62.如权利要求61所述的电子设备，其中所述至少两种操作模式包括以下中的至少两种：当M不小于N时的重复操作模式、当M
64.如权利要求62或63所述的电子设备，还包括控制器，该控制器能够操作地耦合到第二计数器，该第二计数器被布置为在M小于N时在第一子处理中在控制器的控制下对时钟周期的数量进行计数，并且第一子处理确定排名阈值k，该排名阈值k指示具有由位模式生成器电路(3403)输出的位模式向量(bk，n)(4204)的中间值中所包含的具有第一二进制值的位的数量。
65.如权利要求64所述的电子设备，还包括第二逻辑电路(4211)，该第二逻辑电路(4211)被配置为在包括第二子处理的一系列 个时钟周期上相继地执行二进
制标志生成处理，并且被配置为在每个相继的 个时钟周期中提供(w)个二进制
标志的相继子集。
66.如权利要求65所述的电子设备，其中，如果位模式向量(bk，n)中的对应位未被速率匹配冻结，那么在二进制标志生成处理中设置二进制标志。
67.如前述权利要求64至66中的任一项所述的电子设备，还包括第三逻辑电路(4212)，该第三逻辑电路(4212)被配置为至少接收来自第二逻辑电路(4211)的第一输入和来自位模式生成器电路(3403)的第二输入，其中第三逻辑电路被配置为在来自位模式生成器电路(3403)的中间位模式向量(bk，n)的w位的子集(4204)中的位采用第一二进制值并且设置了来自第二逻辑电路的多个二进制标志中的对应标志时提供第一二进制值的输出(3409)，从而至少基于第一输入和第二输入来调整中间位模式的位模式向量(bk，n)。
68.如权利要求60至67中的任一项所述的电子设备，其中第一逻辑电路被布置为通过判定每个未编码位是否被速率匹配冻结来识别在第二子处理中使用的可靠性阈值k，并且第一逻辑电路包括被布置为对第一子处理期间未被速率匹配冻结的以减小可靠性的次序的未编码位的数量进行计数的非冻结位计数器，并且一旦该计数达到最终输出位序列中最终值位的数量K，第K个最可靠的非冻结位的排名就被确定为排名阈值k(3804)，并且第一逻辑电路将排名阈值k(3804)作为输入提供给位模式生成器(3403)。
69.如前述权利要求59至68中的任一项所述的电子设备，其中该电子设备还包括以下中的至少一个：
位于第一逻辑电路中的反转序列只读存储器ROM(4202)的集合，被配置为存储反转序列的集合，其中反转序列的每个相继的元素指示每个相继的未编码位按减小可靠性的次序布置的位置；
位于第一逻辑电路中的解交织器ROM(4203)的集合，被配置为存储解交织器模式的集合，其中解交织器模式的每个元素指示在速率匹配期间极化编码位的交织位置；
位于第一逻辑电路中的交织序列ROM(4204)的集合，被配置为存储交织序列的集合；
第二计数器(c1 4206)，在第一子处理的相继的时钟周期中递增，其中与N的特定值对应的反转序列ROM的相继地址和交织序列ROM的相继地址被加索引；
位于位模式生成器(3403)中的排名ROM(3801)，被配置为存储足以获得针对位模式的每个支持的长度“n”的排名向量(Rn)的信息；
第一功能逻辑集合f1(4207)，位于第一逻辑电路中，并且被配置为基于在每个相继的时钟周期中从反转序列ROM的集合和交织序列ROM的集合中读取的所接收的相继的元素集合来获得二进制标志的集合；以及
累加器逻辑电路(4208)，位于第一逻辑电路中，并且被配置为接收二进制标志的集合并对其计数直到最终输出位序列中未被速率匹配冻结的未编码位的数量K，并且阈值可靠性数量k(3804)被设置为完成第一子处理。
70.如前述权利要求59至69中的任一项所述的电子设备，其中逻辑电路被配置为将冻结位识别为位模式向量(bk，n)中的补码二进制值，并使用位模式向量(bk，n)中的第一二进制值识别包括来自以下的组中的一个的位：信息位、循环冗余校验CRC位、奇偶校验冻结位、用户设备标识符UE-ID位、散列位。
71.如前述权利要求中的任一项所述的电子设备，其中电子设备包括以下中的至少一个：发送器，包括被配置为执行位模式生成处理的编码器；接收器，包括被配置为执行位模式生成处理的解码器。
72.一种用于被配置为执行极化编码的电子设备的集成电路(3408)，该集成电路包括：
位模式生成器(3403)，被配置为在一系列 个时钟周期上相继地执行位
模式生成处理；以及
计数器(c，4203)，能够操作地耦合到位模式生成器(3403)并且被配置为在所述一系列个时钟周期上对相继的位模式生成子处理的数量进行计数，
其中集成电路(3408)的特征在于位模式生成器(3403)被配置为：
在每个相继的 个时钟周期中提供来自位模式向量(bk，n)的(w)位的相继子
集；其中位模式向量包括n个位，其中“k”个位采用第一二进制值，而n-k个位采用补码二进制值。
73.一种极化编码的方法，其中该方法包括：
由位模式生成器(3403)在一系列 个时钟周期上相继地执行位模式生成
处理；以及
在所述一系列 个时钟周期上对相继的位模式生成子处理的数量进行计
数，
其中该方法的特征在于：
在每个相继的 个时钟周期中提供来自位模式向量(bk，n)的(w)位的相继子
集；其中位模式向量包括“n”个位，其中“k”个位采用第一二进制值，而n-k个位采用补码二进制值。
74.一种非暂态有形计算机程序产品，包括存储在其中的用于极化编码的可执行代码，其中所述代码的特征在于，当在位模式生成器(3403)处执行时能够操作用于：
由位模式生成器(3403)在一系列 个时钟周期上相继地执行位模式生成
处理；以及
在所述一系列 个时钟周期上对相继的位模式生成子处理的数量进行计
数，
在每个相继的 个时钟周期中提供来自位模式向量(bk，n)的(w)位的相继子
集；其中位模式向量包括“n”个位，其中“k”个位采用第一二进制值，而n-k个位采用补码二进制值。
用于极化码的按块并行冻结位生成
技术领域
[0001] 本发明的领域涉及被配置为执行极化编码(polar coding的电子设备以及用于位模式(bit pattern)生成的方法。本发明适用于但不限于用于当前和未来各代通信标准的
极化编码器和极化解码器的位模式生成。
极化编码器和极化解码器的位模式生成。
背景技术
[0002] 根据前向纠错(FEC)和信道编码的原理，极化编码[1]可以用于保护信息免受不完善的通信信道内的传输错误的影响，信道可能受到噪声和其它不利影响。更具体而言，在发
送器中使用极化编码器来对信息进行编码，并且在接收器中使用对应的极化解码器以减轻
传输错误并恢复所传输的信息。根据规定的编码处理，极化编码器将包括K位的信息块转换
成包括更大数量的位M>K的编码块。以这种方式，编码块传送来自信息块的K位信息以及M-K
位冗余。为了根据信息块估计原始K位的值，可以根据规定的解码处理在极化解码器中利用
这种冗余。假定通信信道的条件不是太严格，那么极化解码器可以以高概率正确地估计来
自信息块的K位的值。
送器中使用极化编码器来对信息进行编码，并且在接收器中使用对应的极化解码器以减轻
传输错误并恢复所传输的信息。根据规定的编码处理，极化编码器将包括K位的信息块转换
成包括更大数量的位M>K的编码块。以这种方式，编码块传送来自信息块的K位信息以及M-K
位冗余。为了根据信息块估计原始K位的值，可以根据规定的解码处理在极化解码器中利用
这种冗余。假定通信信道的条件不是太严格，那么极化解码器可以以高概率正确地估计来
自信息块的K位的值。
[0003] 极化编码处理包括三个步骤。在第一信息块调节步骤中，为了将其尺寸从K位增加到N位，其中N是2的幂，在信息块中规定的位置处插入冗余位。在第二极化编码内核步骤中，根据规定的图结构，使用相继的异或(XOR)运算以不同的组合方式组合结果内核信息块的N
位。这个图结构包括n＝log2(N)个相继的级，每个相继的级包括N/2个XOR运算，这些运算组
合特定的位对。在第三步骤中，将编码块调节应用于所得的内核编码块，以便将其尺寸从N
位调整为M位。这可以通过根据规定的方法重复或移除内核编码块中的特定位以产生编码
块来实现，该编码块通过信道被传输或者存储在存储介质中。
位。这个图结构包括n＝log2(N)个相继的级，每个相继的级包括N/2个XOR运算，这些运算组
合特定的位对。在第三步骤中，将编码块调节应用于所得的内核编码块，以便将其尺寸从N
位调整为M位。这可以通过根据规定的方法重复或移除内核编码块中的特定位以产生编码
块来实现，该编码块通过信道被传输或者存储在存储介质中。
[0004] 从信道接收软编码的块，或者从存储介质中检索软编码的块。极化解码处理包括三个步骤，它们与极化编码处理中的三个步骤对应，但是次序相反。在第一编码块调节步骤
中，将冗余的软位在规定的位置处插入或组合到软编码的块中，以便将其尺寸从M个软位调
整为N个软位，其中N是2的幂。在第二极化解码内核步骤中，使用相继抵消(SC)[1]或相继抵
消列表(SCL)[7]处理，将所得的内核编码块的N个软位以不同的组合方式进行组合，该处理
基于规定的图结构进行操作。在第三步骤中，将信息块调节应用于所得的恢复(recovered)
内核信息块，以便将其尺寸从N位减小为K位。这可以通过根据规定的方法移除恢复内核信
息块中的特定位以产生恢复信息块来实现。
中，将冗余的软位在规定的位置处插入或组合到软编码的块中，以便将其尺寸从M个软位调
整为N个软位，其中N是2的幂。在第二极化解码内核步骤中，使用相继抵消(SC)[1]或相继抵
消列表(SCL)[7]处理，将所得的内核编码块的N个软位以不同的组合方式进行组合，该处理
基于规定的图结构进行操作。在第三步骤中，将信息块调节应用于所得的恢复(recovered)
内核信息块，以便将其尺寸从N位减小为K位。这可以通过根据规定的方法移除恢复内核信
息块中的特定位以产生恢复信息块来实现。
[0005] 在极化编码器的上下文中，信息块调节部件101将K个信息位与N-K个冗余位交错(interlace)，这些冗余位可以是例如冻结位[1]、循环冗余校验(CRC)位[2]、奇偶校验(PC)
冻结位[3]、用户设备标识(UE-ID)位[4]或散列位[5]。这里，冻结位可以总是采用逻辑值
“0”，而CRC或PC冻结位或散列位可以采用根据信息位或早先在处理中已交错的冗余位而获
得的值。信息块调节部件101生成冗余位，并将它们交错到由规定方法识别出的位置中，这
也是极化解码器已知的。信息块调节部件101还可以包括交织(interleaving)操作，该交织
操作可以实现例如位反转置换[1]。
冻结位[3]、用户设备标识(UE-ID)位[4]或散列位[5]。这里，冻结位可以总是采用逻辑值
“0”，而CRC或PC冻结位或散列位可以采用根据信息位或早先在处理中已交错的冗余位而获
得的值。信息块调节部件101生成冗余位，并将它们交错到由规定方法识别出的位置中，这
也是极化解码器已知的。信息块调节部件101还可以包括交织(interleaving)操作，该交织
操作可以实现例如位反转置换[1]。
[0006] 在极化编码器的上下文中，编码块调节部件103可以使用各种技术来生成编码块107中的“M”个编码位，其中“M”可以高于或低于“N”。更具体而言，重复[6]可以用于重复内核编码块中的“N”位中的一些位，而缩短(shortening)或删余(puncturing)技术[6]可以用
于移除内核编码块中的“N”位中的一些位。应当注意的是，缩短技术移除保证具有逻辑值
“0”的位，而删余技术移除可以具有逻辑值“0”或“1”中任一个的位。编码块调节部件还可以包括交织操作。
于移除内核编码块中的“N”位中的一些位。应当注意的是，缩短技术移除保证具有逻辑值
“0”的位，而删余技术移除可以具有逻辑值“0”或“1”中任一个的位。编码块调节部件还可以包括交织操作。
[0007] 极化解码器的编码块调节部件110的输入是软编码块。为了将M个编码的LLR转换成“N”个内核编码的LLR，可以将无穷值的LLR与软编码块109交错，以占据软内核编码块内
与“0”值内核编码位对应的位置，这些“0”值内核编码位通过在极化编码器中缩短而被移
除。同样，可以将“0”值的LLR与软编码块109交错，以占据通过删余而移除的内核编码位的位置。在重复的情况下，可以将与特定内核编码位的副本对应的LLR求和，并放置在软内核
编码块109内的对应位置。如果在极化编码器的编码块调节部件103内采用了交织，那么也
可以执行对应的解交织(deinterleaving)操作。
与“0”值内核编码位对应的位置，这些“0”值内核编码位通过在极化编码器中缩短而被移
除。同样，可以将“0”值的LLR与软编码块109交错，以占据通过删余而移除的内核编码位的位置。在重复的情况下，可以将与特定内核编码位的副本对应的LLR求和，并放置在软内核
编码块109内的对应位置。如果在极化编码器的编码块调节部件103内采用了交织，那么也
可以执行对应的解交织(deinterleaving)操作。
[0008] 极化解码器的信息块调节部件112的输入是恢复内核信息块114。可以通过从恢复内核信息块114中移除所有冗余位来获得恢复信息块。如果在极化编码器的信息块调节部
件101内采用了交织，那么也可以执行对应的解交织操作。
件101内采用了交织，那么也可以执行对应的解交织操作。
[0009] 在实施四个块调节部件期间，要实现使得位或软位(可以以LLR形式表示)能够插入对应块内的任意位置或从任意位置移除所需的灵活性是具有挑战性的，其中这些位置取
决于K、N和M的特定组合而变化。这在灵活的极化编码器和解码器的实施方式中尤其具有挑
战性，该灵活的极化编码器和解码器允许K、N和M在运行时随块而变化。以低的硬件使用率
和在较少数量的时钟周期内完成块调节处理的能力来实现这些灵活的块调节部件特别具
有挑战性。由于这一挑战，块调节部件的所有先前实施方式[14，15]每个时钟周期仅处理了
一位或软位，总共需要N个时钟周期来完成该处理。
决于K、N和M的特定组合而变化。这在灵活的极化编码器和解码器的实施方式中尤其具有挑
战性，该灵活的极化编码器和解码器允许K、N和M在运行时随块而变化。以低的硬件使用率
和在较少数量的时钟周期内完成块调节处理的能力来实现这些灵活的块调节部件特别具
有挑战性。由于这一挑战，块调节部件的所有先前实施方式[14，15]每个时钟周期仅处理了
一位或软位，总共需要N个时钟周期来完成该处理。
发明内容
[0013] 将仅通过举例的方式，参考附图来描述本发明的进一步的细节、方面和实施例。在附图中，相同的附图标记用于识别相同或功能相似的元素。附图中的元素是为了简单和清
楚起见而示出的，并且不一定按比例绘制。
楚起见而示出的，并且不一定按比例绘制。
[0014] 图1图示了根据本发明示例实施例适配的具有极化编码器和极化解码器的通信单元的示例顶层示意图。
[0015] 图2图示了根据本发明示例实施例的生成器矩阵F、 和 的示例图形表示。
[0016] 图3图示了根据本发明示例实施例的使用生成器矩阵 的图形表示的示例极化编码处理，图示了其中使用特定冻结位模式将K＝4个信息位a＝[1001]转换成M＝8个编码
位b＝[00001111]的情况。
位b＝[00001111]的情况。
[0017] 图4图示了根据本发明一些示例实施例的交错器体系架构的示例框图。
[0018] 图5图示了根据本发明一些示例实施例的在w＝4的情况下的交错器体系架构的更详细的示例。
[0019] 图6图示了根据本发明一些示例实施例的操作交织器的示例表，其中：根据n＝16位模式[1100011010110101]，对于k＝9个输入元素[9，8，7，6，5，4，3，2，1]从右到左与0值交错元素进行交错的情况，w＝4。
[0020] 图7图示了根据本发明一些示例实施例的对于w＝4的情况的朴素(naive)位模式生成器。
[0021] 图8图示了根据本发明一些示例实施例的当对n∈{2，4，8，16}和k∈{1，2，3，…，n-1}的所有组合使用[8]的极化权重(PW)位模式构造时的位模式ROM的内容的示例表。
[0022] 图9图示了根据本发明一些示例实施例的当对全部n∈{2，4，8，16，32}使用[8]的PW位模式构造时排名ROM(rank ROM)3801的示例内容。
[0023] 图10图示了根据本发明一些示例实施例的对于w＝4的情况的利用嵌套特性(nested property)的位模式生成器。
[0024] 图11图示了根据本发明一些示例实施例的对于w＝4的情况的利用嵌套和对称特性的位模式生成器。
[0025] 图12图示了根据本发明一些示例实施例的对于w＝4的情况的利用嵌套、递归和算术特性的位模式生成器。
[0026] 图13图示了根据本发明一些示例实施例的在编码块调节处理的每个步骤中从特定位模式生成w个位的电路，其中编码块调节处理为：(a)块删余；(b)块缩短；(c)位反转删
余；以及(d)位反转缩短。
余；以及(d)位反转缩短。
[0027] 图14图示了根据本发明一些示例实施例的由位模式生成器执行的极化编码器操作的高级流程图。
[0028] 图15图示了根据本发明一些示例实施例的可以在电子设备或无线通信单元中采用以执行极化编码操作的典型计算系统。
[0029] 图16提供了根据本发明一些示例实施例的用于冻结位插入和移除的提出的硬件实施方式的示意图。
[0031] 图4图示了根据本发明一些示例实施例的交错器体系架构的示例框图。
[0032] 图5图示了根据本发明一些示例实施例的在w＝4的情况下的交错器体系架构的更详细的示例。
[0033] 图6图示了根据本发明一些示例实施例的操作交织器的示例表，其中：根据n＝16位模式[1100011010110101]，对于k＝9个输入元素[9，8，7，6，5，4，3，2，1]从右到左与0值交错元素进行交错的情况，w＝4。
[0034] 图7图示了根据本发明一些示例实施例的对于w＝4的情况的朴素(naive)位模式生成器。
[0035] 图8图示了根据本发明一些示例实施例的当对n∈{2，4，8，16}和k∈{1，2，3，…，n-1}的所有组合使用[8]的极化权重(PW)位模式构造时的位模式ROM的内容的示例表。
[0036] 图9图示了根据本发明一些示例实施例的当对全部n∈{2，4，8，16，32}使用[8]的PW位模式构造时排名ROM(rank ROM)3801的示例内容。
[0037] 图10图示了根据本发明一些示例实施例的对于w＝4的情况的利用嵌套特性(nested property)的位模式生成器。
[0038] 图11图示了根据本发明一些示例实施例的对于w＝4的情况的利用嵌套和对称特性的位模式生成器。
[0039] 图12图示了根据本发明一些示例实施例的对于w＝4的情况的利用嵌套、递归和算术特性的位模式生成器。
[0040] 图13图示了根据本发明一些示例实施例的在编码块调节处理的每个步骤中从特定位模式生成w个位的电路，其中编码块调节处理为：(a)块删余；(b)块缩短；(c)位反转删
余；以及(d)位反转缩短。
余；以及(d)位反转缩短。
[0041] 图14图示了根据本发明一些示例实施例的由位模式生成器执行的极化编码器操作的高级流程图。
[0042] 图15图示了根据本发明一些示例实施例的可以在电子设备或无线通信单元中采用以执行极化编码操作的典型计算系统。
[0043] 图16提供了根据本发明一些示例实施例的用于冻结位插入和移除的提出的硬件实施方式的示意图。
[0045] 图18举例说明了根据本发明一些示例实施例的针对N＝64和wQ＝8的交织序列ROM的元素 其中i∈[0，wQ-1]并且c∈[0，N/wQ-1]。
[0046] 图19举例说明了根据本发明一些示例实施例的针对N＝64和wR＝4的解交织器ROM的元素 其中i∈[0，wR-1]并且c∈[0，N/wR-1]。
[0047] 图20举例说明了根据本发明一些示例实施例的针对N＝64和wR＝4的排名ROM的元素RN[c，i]，其中i∈[0，wR-1]并且c∈[0，N/wR-1]。
[0048] 图21提供了根据本发明一些示例实施例的用于冻结位插入和移除的所提出的硬件实施方式的流程图。
[0049] 图22举例说明了根据本发明一些示例实施例的针对K＝32，M＝68，N＝64和wR＝4在第二子处理(识别为4702)的N/wR＝16个时钟周期中的每一个当中生成的位模式的元素。
在这种情况下，将使用重复并且k＝32。由于不满足M＜N，因此无论wQ是多少，都不使用时钟周期来完成第一子处理(识别为4701)。
在这种情况下，将使用重复并且k＝32。由于不满足M＜N，因此无论wQ是多少，都不使用时钟周期来完成第一子处理(识别为4701)。
[0050] 图23举例说明了根据本发明一些示例实施例的针对K＝32，M＝56，N＝64和wR＝4在第二子处理的N/wR＝16个时钟周期中的每一个当中生成的位模式的元素。在这种情况
下，使用缩短并且k＝40。当wQ＝8时，使用五个时钟周期来完成第一子处理。
下，使用缩短并且k＝40。当wQ＝8时，使用五个时钟周期来完成第一子处理。
[0051] 图24举例说明了根据本发明一些示例实施例的针对K＝24，M＝56，N＝64和wR＝4在第二子处理的N/wR＝16个时钟周期中的每一个当中生成的位模式的元素。在这种情况
下，使用删余并且k＝25。当wQ＝8时，使用四个时钟周期来完成第一子处理4701。
下，使用删余并且k＝25。当wQ＝8时，使用四个时钟周期来完成第一子处理4701。
[0052] 图25是根据本发明一些示例实施例的针对wQ＝1，的最坏情况根据M∈[17，1024]和 的由第一子处理4701所需的时钟周期数量的示例。当wQ采用二的较
高次幂的值时，时钟周期的这些数量可以线性缩小，然后四舍五入到最近的整数。
高次幂的值时，时钟周期的这些数量可以线性缩小，然后四舍五入到最近的整数。
[0053] 图26绘制了根据本发明一些示例实施例的针对wR＝1的最坏情况根据M∈[17，1024]和 的由第二子处理所需的时钟周期数量的示例。当wR采用二的较高
次幂的值时，时钟周期的这些数量可以线性缩小，然后四舍五入到最近的整数。
次幂的值时，时钟周期的这些数量可以线性缩小，然后四舍五入到最近的整数。
[0054] 图18举例说明了根据本发明一些示例实施例的针对 和 的交织序列ROM的元素 其中 并且
[0055] 图19举例说明了根据本发明一些示例实施例的针对 和 的解交织器ROM的元素 其中 并且
[0056] 图20举例说明了根据本发明一些示例实施例的针对 和 的排名ROM的元素 其中 并且
[0057] 图21提供了根据本发明一些示例实施例的用于冻结位插入和移除的所提出的硬件实施方式的流程图。
[0058] 图22举例说明了根据本发明一些示例实施例的针对和 在第二子处理(识别为4702)的 个时钟周期中的每一个当中生
成的位模式的元素。在这种情况下，将使用重复并且 由于不满足 因此无
论 是多少，都不使用时钟周期来完成第一子处理(识别为4701)。
成的位模式的元素。在这种情况下，将使用重复并且 由于不满足 因此无
论 是多少，都不使用时钟周期来完成第一子处理(识别为4701)。
[0059] 图23举例说明了根据本发明一些示例实施例的针对和 在第二子处理的 个时钟周期中的每一个当中生成的位模式的
元素。在这种情况下，使用缩短并且 当 时，使用五个时钟周期来完成第一子
处理。
元素。在这种情况下，使用缩短并且 当 时，使用五个时钟周期来完成第一子
处理。
[0060] 图24举例说明了根据本发明一些示例实施例的针对和 在第二子处理的 个时钟周期中的每一个当中生成的位模式
的元素。在这种情况下，使用删余并且 当 时，使用四个时钟周期来完成第
一子处理4701。
的元素。在这种情况下，使用删余并且 当 时，使用四个时钟周期来完成第
一子处理4701。
[0061] 图25是根据本发明一些示例实施例的针对 的最坏情况根据和 的由第一子处理4701所需的时钟周期数
量的示例。当 采用二的较高次幂的值时，时钟周期的这些数量可以线性缩小，然后四舍
五入到最近的整数。
量的示例。当 采用二的较高次幂的值时，时钟周期的这些数量可以线性缩小，然后四舍
五入到最近的整数。
[0062] 图26绘制了根据本发明一些示例实施例的针对 的最坏情况根据和 的由第二子处理所需的时钟周期数量的
示例。当 采用二的较高次幂的值时，时钟周期的这些数量可以线性缩小，然后四舍五入
到最近的整数。
示例。当 采用二的较高次幂的值时，时钟周期的这些数量可以线性缩小，然后四舍五入
到最近的整数。
具体实施方式
[0063] 已经提出了若干序列，用于在极化编码器内的信息块调节期间选择信息位[8-12]。这些序列可以用于获得位模式向量bk，n，其中n个位中的k个位具有值“1”，其中n是大于k的二的幂。这些值为1的位识别k个信息位应当插入到n位内核信息块中的位置。可以在极
化编码处理开始时的一系列 个时钟周期内完成生成位模式的处理，其中位模式
生成处理的子处理在每个相继的时钟周期内完成。在此，来自位模式向量bk，n的w位的相继
子集可以用于控制信息位到用于内核信息块的w位的相继子集中的插入。在这整个处理中，
可以将内核信息块的这些相继的w位子集同时汇集(funnelled)到具有对应输入宽度w的极
化编码器内核中，诸如[13]的设计，其已论证了w＝32。以这种方式，将k个信息位插入到n位内核信息块中可以不对极化编码处理强加附加的延时。同样，当从恢复内核信息块中提取k
个恢复信息位时，在极化解码器中可以获得类似的益处。应注意的是，所提出的方法在每个
步骤中处理w个模式位，这与先前努力[14，15]的块调节模块形成对比，后者只能在每个步
骤中处理单个模式位。
化编码处理开始时的一系列 个时钟周期内完成生成位模式的处理，其中位模式
生成处理的子处理在每个相继的时钟周期内完成。在此，来自位模式向量bk，n的w位的相继
子集可以用于控制信息位到用于内核信息块的w位的相继子集中的插入。在这整个处理中，
可以将内核信息块的这些相继的w位子集同时汇集(funnelled)到具有对应输入宽度w的极
化编码器内核中，诸如[13]的设计，其已论证了w＝32。以这种方式，将k个信息位插入到n位内核信息块中可以不对极化编码处理强加附加的延时。同样，当从恢复内核信息块中提取k
个恢复信息位时，在极化解码器中可以获得类似的益处。应注意的是，所提出的方法在每个
步骤中处理w个模式位，这与先前努力[14，15]的块调节模块形成对比，后者只能在每个步
骤中处理单个模式位。
[0064] 在第一方面，描述了本发明的被配置为执行极化编码的电子设备的示例。该电子设备包括：位模式生成器，被配置为在一系列( )个时钟周期上相继地执行位模
式生成处理；以及计数器，可操作地耦合到位模式生成器并且被配置为对这一系列(
)个时钟周期上相继的位模式生成子处理的数量进行计数。位模式生成器被配
置为：在每个相继的 时钟周期中提供来自位模式向量的(w)位的相继子集；其中
位模式向量包括n位，其中“k”位采用第一二进制值，而n-k个位采用补码(complementary)
二进制值。
式生成处理；以及计数器，可操作地耦合到位模式生成器并且被配置为对这一系列(
)个时钟周期上相继的位模式生成子处理的数量进行计数。位模式生成器被配
置为：在每个相继的 时钟周期中提供来自位模式向量的(w)位的相继子集；其中
位模式向量包括n位，其中“k”位采用第一二进制值，而n-k个位采用补码(complementary)
二进制值。
[0065] 以这种方式，可以使用并行处理来减少完成位模式生成处理所需的时钟周期的数量。
[0066] 在一些示例中，位模式生成器电路可以包括(w)个比较器的组(bank)，并且其中w位模式位{b0，b1，b2，...，bw-1}中的每一位可以从w个比较器的组中的对应比较器获得。以这种方式，可以仅使用低复杂度的硬件在每个时钟周期中生成w位模式位。
[0067] 在一些示例中，位模式生成器被配置为作为以下至少之一的一部分来执行位模式生成处理：编码器中的信息块调节电路，其接收信息块作为输入数据块并输出n位内核信息
块；编码器中的编码块调节电路，其接收n位内核编码块作为输入数据块并输出编码块；解
码器中的编码块调节电路，其接收软编码块作为输入数据块并输出n软位软内核编码块；解
码器中的信息块调节电路，其接收n位恢复内核信息块作为输入数据块并输出恢复信息块。
在一些示例中，位模式生成器可以被配置为在以下各项中的至少一者中执行：借以将内核
信息块的相继w位子集汇集到具有对应输入宽度为“w”位的极化编码器内核中的交错器；以
及借以将软内核编码块的相继的w软位子集汇集到具有对应输入宽度“w”个软位的极化解
码器内核中的交错器。以这种方式，可以使用并行处理来减少完成块调节和交错处理所需
的时钟周期的数量。
块；编码器中的编码块调节电路，其接收n位内核编码块作为输入数据块并输出编码块；解
码器中的编码块调节电路，其接收软编码块作为输入数据块并输出n软位软内核编码块；解
码器中的信息块调节电路，其接收n位恢复内核信息块作为输入数据块并输出恢复信息块。
在一些示例中，位模式生成器可以被配置为在以下各项中的至少一者中执行：借以将内核
信息块的相继w位子集汇集到具有对应输入宽度为“w”位的极化编码器内核中的交错器；以
及借以将软内核编码块的相继的w软位子集汇集到具有对应输入宽度“w”个软位的极化解
码器内核中的交错器。以这种方式，可以使用并行处理来减少完成块调节和交错处理所需
的时钟周期的数量。
[0068] 在一些示例中，位模式生成器可以被配置为获得位模式向量(bk，n)，其中“n”个位中的“k”个位具有第一二进制值，而“n”个位中的“n-k”个位具有补码二进制值，其中n是大于k的二的幂。以这种方式，确保与对长度为二的幂的块进行操作的极化编码内核处理的兼容性。
[0069] 在一些示例中，位模式生成器电路可以可操作地耦合到位模式只读存储器ROM，并且被配置为在其中存储支持的位模式向量(bk，n)的集合。以这种方式，位模式的任何任意集合都可以被支持，即使在它们之间不存在嵌套关系。在一些示例中，可以在离线预计算处理
中生成支持的位模式向量bk，n的集合并将其存储在位模式ROM中，以便在在线位模式生成处
理期间进行读取。以这种方式，不要求在线计算，从而降低了位模式生成器的在线复杂度。
在一些示例中，位模式ROM的宽度可以为“w”个位并且每个位模式向量(bk，n)可以跨
个连续地址存储，其中对于一些示例，对于n式，可以在每个时钟周期中读取“w”位模式位，从而减少获得完整位模式向量所需的时钟周期的数量。此外，可以自然地适应非常短的位模式向量的特殊情况，而无需单独的解决方
案。
中生成支持的位模式向量bk，n的集合并将其存储在位模式ROM中，以便在在线位模式生成处
理期间进行读取。以这种方式，不要求在线计算，从而降低了位模式生成器的在线复杂度。
在一些示例中，位模式ROM的宽度可以为“w”个位并且每个位模式向量(bk，n)可以跨
个连续地址存储，其中对于一些示例，对于n
案。
[0070] 在一些示例中，位模式ROM可以可操作地耦合到第一查找表，其中“k”和“n”的值用作输入以及按顺序对第一查找表加索引(index)，以识别每个相应的位模式向量(bk，n)的起始地址。以这种方式，例如，每个位模式向量可以位于位模式ROM内，而不要求任何在线计
算。在一些示例中，计数器可以可操作地耦合到位模式ROM，并且被配置为将计数器值从“0”递增到“t-1”，其中计数器值可以用作距离位模式ROM的起始地址的偏移量，以便读取位模
式向量(bk，n)的相继的w元素子集(b0，b1，b2，...，bw-1)。以这种方式，可以仅使用低复杂度寻址硬件从位模式ROM中读取位模式向量。
算。在一些示例中，计数器可以可操作地耦合到位模式ROM，并且被配置为将计数器值从“0”递增到“t-1”，其中计数器值可以用作距离位模式ROM的起始地址的偏移量，以便读取位模
式向量(bk，n)的相继的w元素子集(b0，b1，b2，...，bw-1)。以这种方式，可以仅使用低复杂度寻址硬件从位模式ROM中读取位模式向量。
[0071] 在一些示例中，位模式生成器可以包括排名ROM，其被配置为存储足以获得用于每个支持的长度“n”的位模式的排名向量(rankvector)(Rn)的信息。以这种方式，相对于单独存储每个支持的位模式向量，ROM容量可以显著减小。此外，排名向量Rn可以用于生成位模
式向量bk，n，而不要求在使用索引向量Qn作为位向量生成处理的基础时所需要的复杂的排
序或交织操作。在一些示例中，位模式的特定长度“n”的排名向量可以包括在“0”至“n-1”的范围内的整数，其按照与每个位的位置的排名(rank)对应的次序置换。在一些示例中，排名
可以指示位模式中的“n”个位中采用第一二进制值的数量“k”的最大值，对此位模式向量
(bk，n)中的对应位具有补码二进制值。以这种方式，当位模式向量服从嵌套特性时，排名向量包含生成具有长度为“n”位的所有位模式向量所必需的所有信息。
式向量bk，n，而不要求在使用索引向量Qn作为位向量生成处理的基础时所需要的复杂的排
序或交织操作。在一些示例中，位模式的特定长度“n”的排名向量可以包括在“0”至“n-1”的范围内的整数，其按照与每个位的位置的排名(rank)对应的次序置换。在一些示例中，排名
可以指示位模式中的“n”个位中采用第一二进制值的数量“k”的最大值，对此位模式向量
(bk，n)中的对应位具有补码二进制值。以这种方式，当位模式向量服从嵌套特性时，排名向量包含生成具有长度为“n”位的所有位模式向量所必需的所有信息。
[0072] 在一些示例中，位模式的长度n可以用于对第二查找表加索引，以便识别每个特定排名向量(Rn)的起始地址。以这种方式，例如，每个位模式向量可以位于位模式ROM内，而不要求任何在线计算。在一些示例中，排名ROM可以包括多个多路复用的排名ROM，其中一个多
路复用的排名ROM可以被配置为存储与位模式的长度“n”的每个支持的值对应的排名向量
(Rn)。以这种方式，每个单独的多路复用的排名ROM可以为存储的定点数量采用不同的位宽
度。而且，消除了对用于存储起始地址的查找表的要求。在一些示例中，可以使用(w)个比较器的组针对位模式中采用第一二进制值的位的数量k和位模式的长度“n”的相应组合来生
成位模式向量(bk，n)，其中比较器可以被配置为将排名向量(Rn)的每个元素与“k”进行比
较。在一些示例中，可以执行排名向量(Rn)的元素与“k”的每个比较，以判定该元素是否小于“k”。以这种方式，可以仅使用低复杂度的硬件在每个时钟周期中生成位模式向量的w个
位。在一些示例中，排名ROM中的所有条目可以使用具有log2(nmax)位的宽度的定点数进行
存储，其中nmax是支持的位模式长度的最大值。以这种方式，在整个位模式生成器中使用通
用的定点数宽度，从而避免在定点数宽度之间进行转换的要求。在一些示例中，排名ROM中
针对n的特定值的所有条目可以使用具有log2(n)位的宽度的定点数进行存储。在一些示例
中，排名ROM的每个地址可以被配置为存储w个定点数。以这种方式，相对于对于所有n值使
用恒定的定点数宽度，可以减小ROM容量。在一些示例中，在n＜w的情况下，排名ROM可以被
配置为向排名向量(Rn)追加w-n个虚设元素，使得排名向量(Rn)占据排名ROM中的单个地址
的宽度。以这种方式，可以自然地适应非常短的位模式向量的特殊情况，而无需单独的解决
方案。
路复用的排名ROM可以被配置为存储与位模式的长度“n”的每个支持的值对应的排名向量
(Rn)。以这种方式，每个单独的多路复用的排名ROM可以为存储的定点数量采用不同的位宽
度。而且，消除了对用于存储起始地址的查找表的要求。在一些示例中，可以使用(w)个比较器的组针对位模式中采用第一二进制值的位的数量k和位模式的长度“n”的相应组合来生
成位模式向量(bk，n)，其中比较器可以被配置为将排名向量(Rn)的每个元素与“k”进行比
较。在一些示例中，可以执行排名向量(Rn)的元素与“k”的每个比较，以判定该元素是否小于“k”。以这种方式，可以仅使用低复杂度的硬件在每个时钟周期中生成位模式向量的w个
位。在一些示例中，排名ROM中的所有条目可以使用具有log2(nmax)位的宽度的定点数进行
存储，其中nmax是支持的位模式长度的最大值。以这种方式，在整个位模式生成器中使用通
用的定点数宽度，从而避免在定点数宽度之间进行转换的要求。在一些示例中，排名ROM中
针对n的特定值的所有条目可以使用具有log2(n)位的宽度的定点数进行存储。在一些示例
中，排名ROM的每个地址可以被配置为存储w个定点数。以这种方式，相对于对于所有n值使
用恒定的定点数宽度，可以减小ROM容量。在一些示例中，在n＜w的情况下，排名ROM可以被
配置为向排名向量(Rn)追加w-n个虚设元素，使得排名向量(Rn)占据排名ROM中的单个地址
的宽度。以这种方式，可以自然地适应非常短的位模式向量的特殊情况，而无需单独的解决
方案。
[0073] 在一些示例中，排名ROM可以可操作地耦合到计数器，使得在位模式生成处理的每个相继的子处理期间，计数器可以被配置为将计数器值从“0”递增到“t-1”，其中计数器值可以用作距离排名ROM的起始地址的偏移量，以便读取排名向量(Rn)的相继的w元素子集。
以这种方式，可以仅使用低复杂度的寻址硬件从位模式ROM中读取位模式向量。在一些示例
中，可以通过使用二的补码定点数表示来表示排名值和k两者来获得位模式向量bk，n的位模
式位(bit pattern bit)，并且位模式生成器电路可以执行“k”从排名值的二的补码减法，
然后使用最高有效位MSB作为位模式位的值。以这种方式，可以仅使用低复杂度的硬件来获
得位模式位。
以这种方式，可以仅使用低复杂度的寻址硬件从位模式ROM中读取位模式向量。在一些示例
中，可以通过使用二的补码定点数表示来表示排名值和k两者来获得位模式向量bk，n的位模
式位(bit pattern bit)，并且位模式生成器电路可以执行“k”从排名值的二的补码减法，
然后使用最高有效位MSB作为位模式位的值。以这种方式，可以仅使用低复杂度的硬件来获
得位模式位。
[0074] 在一些示例中，当位模式向量(bk，n)遵循对称特性时，排名ROM可以被配置为存储每个排名向量(Rn)的前半部分。在一些示例中，如果对于所有n以及对于所有i∈[0，n-1]，
排名向量(Rn)中的任何一对具有索引i和n-i-1的元素求和为n-1，那么可以满足对称特性。
在一些示例中，排名ROM可以包括“w”个排名的宽度，使得仅每个排名向量(Rn)的前半部分
跨 个连续地址进行存储，其中n是排名向量(Rn)所支持的位模式长度。以这种方
式，相对于存储每个排名向量的整体，排名ROM的容量可以减小50％。
排名向量(Rn)中的任何一对具有索引i和n-i-1的元素求和为n-1，那么可以满足对称特性。
在一些示例中，排名ROM可以包括“w”个排名的宽度，使得仅每个排名向量(Rn)的前半部分
跨 个连续地址进行存储，其中n是排名向量(Rn)所支持的位模式长度。以这种方
式，相对于存储每个排名向量的整体，排名ROM的容量可以减小50％。
[0075] 在一些示例中，对于n/2
[0076] 在一些示例中，在当 时的位模式生成处理的相继操作的前半部分期间，可以从排名ROM3801中的递增地址获得排名向量(Rn)的相继的w元素子集，其中距离
排名ROM的起始地址的偏移量可以由c给出。以这种方式，可以仅使用低复杂度寻址硬件从
位模式ROM中读取位模式向量。在一些示例中，电子设备还可以包括可操作地耦合到排名
ROM的w个多路复用器的组，其中在位模式生成处理的相继操作的前半部分期间，w个多路复
用器的组可以维护w个模式位{b0，b1，b2，…，bw-1}的次序。在一些示例中，可以通过使用二的补码定点数表示来表示排名值和k两者来获得位模式向量bk，n的位模式位，并且位模式生成
器电路执行从排名值中减去“k”，然后使用最高有效位MSB作为位模式位的值。以这种方式，可以仅使用低复杂度的硬件来获得位模式位。
排名ROM的起始地址的偏移量可以由c给出。以这种方式，可以仅使用低复杂度寻址硬件从
位模式ROM中读取位模式向量。在一些示例中，电子设备还可以包括可操作地耦合到排名
ROM的w个多路复用器的组，其中在位模式生成处理的相继操作的前半部分期间，w个多路复
用器的组可以维护w个模式位{b0，b1，b2，…，bw-1}的次序。在一些示例中，可以通过使用二的补码定点数表示来表示排名值和k两者来获得位模式向量bk，n的位模式位，并且位模式生成
器电路执行从排名值中减去“k”，然后使用最高有效位MSB作为位模式位的值。以这种方式，可以仅使用低复杂度的硬件来获得位模式位。
[0077] 在一些示例中，电子设备还可以包括可操作地耦合到排名ROM的多路复用器，其中在当 时的位模式生成处理的连续操作的后半部分期间，可以从排名ROM中的
递减地址以反转的次序获得排名向量(Rn)的相继的w元素子集，其中距离排名ROM的起始地
址的偏移量可以由多路复用器给出，并且可以从计数器值“c”导出为 以
这种方式，可以仅使用低复杂度的寻址硬件从位模式ROM中读取位模式向量。
递减地址以反转的次序获得排名向量(Rn)的相继的w元素子集，其中距离排名ROM的起始地
址的偏移量可以由多路复用器给出，并且可以从计数器值“c”导出为 以
这种方式，可以仅使用低复杂度的寻址硬件从位模式ROM中读取位模式向量。
[0078] 在一些示例中，可以使用可以被配置为将排名向量(Rn)的每个元素与“n-k”进行比较的(w)个比较器的组来针对“k”和“n”的相应组合生成位模式向量(bk，n)。在一些示例中，可以执行排名向量(Rn)的元素与“n-k”的每个比较，以判定排名向量(Rn)的元素是否大于或等于“n-k”。在一些示例中，可以执行排名向量(Rn)的元素与“n-k”的每个比较，以判定排名向量(Rn)的元素是否小于“n-k”，并且结果可以通过非(NOT)逻辑门传递。以这种方式，可以仅使用低复杂度的硬件来获得位模式位。在一些示例中，可以通过使用二的补码定点
数表示来表示排名值和n-k两者来获得位模式位，并且位模式生成器电路可以从排名值中
减去n-k，然后通过非门传递结果的最高有效位MSB。在一些示例中，电子设备还可以包括可
操作地耦合到排名ROM的w个多路复用器的组，其中在位模式生成处理的相继操作的后半部
分期间，w个多路复用器的组可以反转w个模式位{b0，b1，b2，...，bw-1}的次序。以这种方式，可以仅使用低复杂度的硬件以正确的次序生成位模式位。
数表示来表示排名值和n-k两者来获得位模式位，并且位模式生成器电路可以从排名值中
减去n-k，然后通过非门传递结果的最高有效位MSB。在一些示例中，电子设备还可以包括可
操作地耦合到排名ROM的w个多路复用器的组，其中在位模式生成处理的相继操作的后半部
分期间，w个多路复用器的组可以反转w个模式位{b0，b1，b2，...，bw-1}的次序。以这种方式，可以仅使用低复杂度的硬件以正确的次序生成位模式位。
[0079] 在一些示例中，可以针对位模式的长度“n”的特定值将排名向量(Rn)的元素以原生形式存储在排名ROM中，或者从“n-1”中减去并以减法形式(subtracted form)存储在排
名ROM中。在一些示例中，可以通过使用比较器判定减法形式的排名是否可以大于或等于
“n-k”来执行判定排名向量(Rn)的排名是否可以小于“k”的每个比较，并且可以通过使用比较器判定减法形式的排名是否小于“k”来执行判定排名向量(Rn)的排名是否可以大于或等
于“n-k”的每个比较。
名ROM中。在一些示例中，可以通过使用比较器判定减法形式的排名是否可以大于或等于
“n-k”来执行判定排名向量(Rn)的排名是否可以小于“k”的每个比较，并且可以通过使用比较器判定减法形式的排名是否小于“k”来执行判定排名向量(Rn)的排名是否可以大于或等
于“n-k”的每个比较。
[0080] 在一些示例中，可以在位模式生成处理的相继操作的前半部分和位模式生成处理的相继操作的后半部分期间使用w个比较器的组。在一些示例中，可以使用二的补码减法来
实现w个比较器的组。
实现w个比较器的组。
[0081] 在一些示例中，电子设备还可以包括多路复用器，该多路复用器可操作地耦合到w个比较器的组并且被配置为在“k”或“n-k”之间进行选择以作为对w个比较器的组的输入；
以及w个非逻辑门的组，其可操作地耦合到w个比较器的输出并且被配置为将w个比较器的
组的输出进行反相。在一些示例中，电子设备还可以包括可操作地耦合到排名ROM的w个多
路复用器的组，其中在位模式生成处理的相继操作的后半部分期间，w个多路复用器的组可
以反转w个模式位{b0，b1，b2，...，bw-1}的次序。以这种方式，可以在位模式生成处理的前半部分和后半部分期间都减少相同的低复杂度硬件。
以及w个非逻辑门的组，其可操作地耦合到w个比较器的输出并且被配置为将w个比较器的
组的输出进行反相。在一些示例中，电子设备还可以包括可操作地耦合到排名ROM的w个多
路复用器的组，其中在位模式生成处理的相继操作的后半部分期间，w个多路复用器的组可
以反转w个模式位{b0，b1，b2，...，bw-1}的次序。以这种方式，可以在位模式生成处理的前半部分和后半部分期间都减少相同的低复杂度硬件。
[0082] 在一些示例中，位模式生成器可以被配置为利用位模式向量的嵌套、递归和算术特性。以这种方式，相对于在ROM中存储所支持的位模式向量或排名向量的方法，可以减少
生成位模式向量所需的ROM存储。在一些示例中，可以使用递归电路将n-k的值转换成具有
第(n-k)个最高位可靠性的位的索引Qn(n-k)。以这种方式，可以以低复杂度识别具有阈值
位可靠性的位的索引。在一些示例中，递归电路还可以被配置为将压缩信息解包，以便获得
索引Qn(n-k)。以这种方式，解压缩处理可以被配置为仅将单个索引Qn(n-k)而不是整个索引
向量Qn解包，从而降低了相关联的复杂度。
生成位模式向量所需的ROM存储。在一些示例中，可以使用递归电路将n-k的值转换成具有
第(n-k)个最高位可靠性的位的索引Qn(n-k)。以这种方式，可以以低复杂度识别具有阈值
位可靠性的位的索引。在一些示例中，递归电路还可以被配置为将压缩信息解包，以便获得
索引Qn(n-k)。以这种方式，解压缩处理可以被配置为仅将单个索引Qn(n-k)而不是整个索引
向量Qn解包，从而降低了相关联的复杂度。
[0083] 在一些示例中，电子设备还可以包括算术电路，该算术电路可操作地耦合到递归电路并且被配置为使用算术特性，该算术特性在以下情况下被满足：仅基于位模式向量中
的n位中的每一位在“0”至“n-1”范围内的索引将具有第(n-k)个排名的位的索引(Qn(n-k))转换成位可靠性度量(β(Qn(n-k)))，能够获得针对位模式向量中的n位中的每一位的位可
靠性度量。以这种方式，可以以低复杂度获得阈值位可靠性。在一些示例中，在极化权重PW
序列中，位模式向量(bk，n)的递归特性可以用于确定内核信息块中的位之间的关系。在一些示例中，位模式生成器电路可以：(i)响应于位模式向量(bk，n)的递归特性是冻结位，确定其它选择的位也将是冻结位；(ii)响应于位模式向量(bk，n)的递归特性是信息位，确定其它选择的位也将是信息位。在一些示例中，响应于位模式生成器电路确定内核信息块中的位之
间的关系存在，位模式生成器电路可以被配置为禁用至少一个算术电路。以这种方式，如果
已经确定对应的位为冻结位或信息位，那么可以跳过位可靠性的算术计算，从而降低位模
式生成器的功耗。
的n位中的每一位在“0”至“n-1”范围内的索引将具有第(n-k)个排名的位的索引(Qn(n-k))转换成位可靠性度量(β(Qn(n-k)))，能够获得针对位模式向量中的n位中的每一位的位可
靠性度量。以这种方式，可以以低复杂度获得阈值位可靠性。在一些示例中，在极化权重PW
序列中，位模式向量(bk，n)的递归特性可以用于确定内核信息块中的位之间的关系。在一些示例中，位模式生成器电路可以：(i)响应于位模式向量(bk，n)的递归特性是冻结位，确定其它选择的位也将是冻结位；(ii)响应于位模式向量(bk，n)的递归特性是信息位，确定其它选择的位也将是信息位。在一些示例中，响应于位模式生成器电路确定内核信息块中的位之
间的关系存在，位模式生成器电路可以被配置为禁用至少一个算术电路。以这种方式，如果
已经确定对应的位为冻结位或信息位，那么可以跳过位可靠性的算术计算，从而降低位模
式生成器的功耗。
[0084] 在一些示例中，电子设备还可以包括寄存器，该寄存器可操作地耦合到算术电路并且被配置为存储可以在生成位模式向量bk，n的处理中使用的位可靠性度量(β(Qn(n-
k)))。以这种方式，可以在整个位模式生成处理中存储和使用阈值位可靠性度量，从而消除
在每个相继的时钟周期中重新计算这个阈值的要求。
k)))。以这种方式，可以在整个位模式生成处理中存储和使用阈值位可靠性度量，从而消除
在每个相继的时钟周期中重新计算这个阈值的要求。
[0085] 在一些示例中，电子设备还可以包括可操作地耦合到计数器的w-1个加法器的组和乘法器，其中，在一系列( )个时钟周期上位模式生成处理的每个相继执行期
间，计数器可以被配置为将计数器值c从0递增到t-1，以获得针对位模式向量bk，n的相继的w元素子集{b0，b1，b2，...，bw-1}位索引{cw，cw+1，cw+2，...，cw+w-1}。
间，计数器可以被配置为将计数器值c从0递增到t-1，以获得针对位模式向量bk，n的相继的w元素子集{b0，b1，b2，...，bw-1}位索引{cw，cw+1，cw+2，...，cw+w-1}。
[0086] 在一些示例中，电子设备还可以包括算术电路的“w”个副本的组，该算术电路可以被配置为计算位可靠性的对应序列β[cw]，β[cw+1]，β[cw+2]，...，β[cw+w-1]。在一些示例中，(w)个比较器的组可以被配置为将计算出的对应的位可靠性{β[cw]，β[cw+1]，β[cw+
2]，...，β[cw+w-1]}与位可靠性度量(β(Qn(n-k)))进行比较，以便通过判定对应的位可靠性{β[cw]，β[cw+1]，β[cw+2]，...，β[cw+w-1/}是否大于或等于β(Qn(n-k))来获得位模式向量bk，n的对应w个元素。以这种方式，可以以低复杂度在每个时钟周期中将与w个位模式位相关联的位可靠性度量与阈值位可靠性度量进行比较。
2]，...，β[cw+w-1]}与位可靠性度量(β(Qn(n-k)))进行比较，以便通过判定对应的位可靠性{β[cw]，β[cw+1]，β[cw+2]，...，β[cw+w-1/}是否大于或等于β(Qn(n-k))来获得位模式向量bk，n的对应w个元素。以这种方式，可以以低复杂度在每个时钟周期中将与w个位模式位相关联的位可靠性度量与阈值位可靠性度量进行比较。
[0087] 在一些示例中，电子设备还可以包括经由乘法器和w-1个加法器的组可操作地耦合到计数器并且被配置为反转每个位索引的log2(n)位二进制表示中的位的次序以便产生
反转的位索引的“w”个反转模块的组。在一些示例中，电子设备还可以包括可操作地耦合
“w”个反转模块的组并且被配置为将位索引或者反转的位索引与“k”或者“n-k”进行比较的w个比较器的组。在一些示例中，响应于极化编码器实现缩短方案，w个比较器的组可以被配
置为：如果对应的位索引或反转的位索引小于“k”，那么将位模式位{b0，b1，b2，...bw-1}设置为第一二进制值，并且将其它位设置为补码二进制值。在一些示例中，w个比较器的组可以
被配置为：如果在删余方案中对应的位索引或反转的位索引大于或等于“n-k”，那么将位模式位{b0，b1，b2，...，bw-1}设置为第一二进制值，并且将其它位设置为补码二进制值。以这种方式，可以生成用于位反转缩短、位反转删余、自然缩短和自然删余的位模式。
反转的位索引的“w”个反转模块的组。在一些示例中，电子设备还可以包括可操作地耦合
“w”个反转模块的组并且被配置为将位索引或者反转的位索引与“k”或者“n-k”进行比较的w个比较器的组。在一些示例中，响应于极化编码器实现缩短方案，w个比较器的组可以被配
置为：如果对应的位索引或反转的位索引小于“k”，那么将位模式位{b0，b1，b2，...bw-1}设置为第一二进制值，并且将其它位设置为补码二进制值。在一些示例中，w个比较器的组可以
被配置为：如果在删余方案中对应的位索引或反转的位索引大于或等于“n-k”，那么将位模式位{b0，b1，b2，...，bw-1}设置为第一二进制值，并且将其它位设置为补码二进制值。以这种方式，可以生成用于位反转缩短、位反转删余、自然缩短和自然删余的位模式。
[0088] 在一些示例中，极化编码内的冻结位插入或冻结位移除由电子设备执行，并且包括至少两个子处理，并且位模式生成器被配置为在跨第二子处理的持续时间的每个相继的
个时钟周期中提供来自位模式向量(bk，n)的(w)位的相继子集，该第二子处理的
前面是跨一系列零个或更多个时钟周期的第一子处理。以这种方式，第一子处理可以初始
化第二子处理，使得它可以选择未被速率匹配冻结的K个最可靠的位。
个时钟周期中提供来自位模式向量(bk，n)的(w)位的相继子集，该第二子处理的
前面是跨一系列零个或更多个时钟周期的第一子处理。以这种方式，第一子处理可以初始
化第二子处理，使得它可以选择未被速率匹配冻结的K个最可靠的位。
[0089] 在一些示例中，第一逻辑电路被布置为在第一子处理期间向位模式生成器的输入端提供可靠性阈值k，以用于第二子处理。以这种方式，可以保证在由第二子处理选择的具
有大于可靠性阈值的可靠性的位当中将存在未被速率匹配冻结的K个位。
有大于可靠性阈值的可靠性的位当中将存在未被速率匹配冻结的K个位。
[0090] 在一些示例中，电子设备被配置为支持至少两种操作模式，其中响应于编码位的数量M是否小于内核块尺寸N而采用相应的操作模式。以这种方式，可以通过考虑速率匹配
模式来识别被速率匹配冻结的位。
模式来识别被速率匹配冻结的位。
[0091] 在一些示例中，所述至少两种操作模式包括以下中的至少两种：当M不小于N时的重复操作模式、当M速率匹配的重复、缩短和删余模式。
[0092] 在一些示例中，当M不小于N时，第一子处理具有零个时钟周期并执行第二子处理，并且阈值可靠性数量k被设置为在最终的输出位序列中采用第一二进制值的K位的数量。以
这种方式，提供对重复操作模式的支持，该操作不冻结任何位。
这种方式，提供对重复操作模式的支持，该操作不冻结任何位。
[0093] 在一些示例中，可操作地耦合到第二计数器的控制器被布置为在M小于N时在第一子处理中在控制器的控制下对时钟周期的数量进行计数，并且第一子处理确定排名阈值k，
该排名阈值k指示具有由位模式生成器电路输出的位模式向量(bk，n)的中间值中所包含的
具有第一二进制值的位的数量。以这种方式，可以保证在由第二子处理选择的具有大于排
名阈值的排名的这些位中将存在未被速率匹配冻结的K个位。
该排名阈值k指示具有由位模式生成器电路输出的位模式向量(bk，n)的中间值中所包含的
具有第一二进制值的位的数量。以这种方式，可以保证在由第二子处理选择的具有大于排
名阈值的排名的这些位中将存在未被速率匹配冻结的K个位。
[0094] 在一些示例中，第二逻辑电路被配置为在包括第二子处理的一系列( )个时钟周期上相继地执行二进制标志生成处理，并且被配置为在每个相继的 个
时钟周期中提供(w)个二进制标志的相继子集。以这种方式，可以识别未被速率匹配冻结的
位。
时钟周期中提供(w)个二进制标志的相继子集。以这种方式，可以识别未被速率匹配冻结的
位。
[0096] 在一些示例中，第三逻辑电路被配置为至少接收来自第二逻辑电路的第一输入和来自位模式生成器电路的第二输入，其中第三逻辑电路被配置为在来自位模式生成器电路
的中间位模式向量(bk，n)的w位的子集中的位采用第一二进制值并且设置了来自第二逻辑
电路的多个二进制标志中的对应标志时提供第一二进制值的输出，从而至少基于第一输入
和第二输入来调整中间位模式的位模式向量(bk，n)。以这种方式，可以将由速率匹配冻结的位从位模式中移除。
的中间位模式向量(bk，n)的w位的子集中的位采用第一二进制值并且设置了来自第二逻辑
电路的多个二进制标志中的对应标志时提供第一二进制值的输出，从而至少基于第一输入
和第二输入来调整中间位模式的位模式向量(bk，n)。以这种方式，可以将由速率匹配冻结的位从位模式中移除。
[0097] 在一些示例中，第一逻辑电路被布置为通过判定每个未编码位是否被速率匹配冻结来识别在第二子处理中使用的可靠性阈值k，并且第一逻辑电路包括被布置为对第一子
处理期间未被速率匹配冻结的以减小可靠性的次序的未编码位的数量进行计数的非冻结
位计数器，并且一旦计数达到最终输出位序列中最终值位的数量K，第K个最可靠的非冻结
位的排名就被确定为排名阈值k，并且第一逻辑电路将排名阈值k作为输入提供给位模式生
成器。以这种方式，位模式生成器可以识别最可靠的位的集合，其中保证存在不被速率匹配
冻结的K个位。
处理期间未被速率匹配冻结的以减小可靠性的次序的未编码位的数量进行计数的非冻结
位计数器，并且一旦计数达到最终输出位序列中最终值位的数量K，第K个最可靠的非冻结
位的排名就被确定为排名阈值k，并且第一逻辑电路将排名阈值k作为输入提供给位模式生
成器。以这种方式，位模式生成器可以识别最可靠的位的集合，其中保证存在不被速率匹配
冻结的K个位。
[0098] 在一些示例中，电子设备还包括以下中的至少一个：位于第一逻辑电路中的反转序列只读存储器ROM的集合，被配置为存储反转序列的集合，其中反转序列的每个相继的元
素指示每个相继的未编码位按减小可靠性的次序布置的位置；位于第一逻辑电路中的解交
织器ROM的集合，被配置为存储解交织器模式的集合，其中解交织器模式的每个元素指示在
速率匹配期间极化编码位的交织位置；位于第一逻辑电路中的交织序列ROM的集合，被配置
为存储交织序列的集合；第二计数器(c1)，在第一子处理的相继的时钟周期中递增，其中与
N的特定值对应的反转序列ROM的相继地址和交织序列ROM的相继地址被加索引；位于位模
式生成器中的排名ROM，被配置为存储足以获得针对位模式的每个支持的长度“n”的排名向
量(Rn)的信息；第一功能逻辑集合f1，位于第一逻辑电路中，并且被配置为基于在每个相继
的时钟周期中从反转序列ROM的集合和交织序列ROM的集合中读取的所接收的相继的元素
集合来获得二进制标志的集合；以及累加器逻辑电路，位于第一逻辑电路中，并且被配置为
接收二进制标志的集合并对其计数直到最终输出位序列中未被速率匹配冻结的未编码位
的数量K，并且阈值可靠性数量k被设置为完成第一子处理。以这种方式，可以一次完成若干
位的位模式的生成，从而减少所需的时钟周期的数量。
素指示每个相继的未编码位按减小可靠性的次序布置的位置；位于第一逻辑电路中的解交
织器ROM的集合，被配置为存储解交织器模式的集合，其中解交织器模式的每个元素指示在
速率匹配期间极化编码位的交织位置；位于第一逻辑电路中的交织序列ROM的集合，被配置
为存储交织序列的集合；第二计数器(c1)，在第一子处理的相继的时钟周期中递增，其中与
N的特定值对应的反转序列ROM的相继地址和交织序列ROM的相继地址被加索引；位于位模
式生成器中的排名ROM，被配置为存储足以获得针对位模式的每个支持的长度“n”的排名向
量(Rn)的信息；第一功能逻辑集合f1，位于第一逻辑电路中，并且被配置为基于在每个相继
的时钟周期中从反转序列ROM的集合和交织序列ROM的集合中读取的所接收的相继的元素
集合来获得二进制标志的集合；以及累加器逻辑电路，位于第一逻辑电路中，并且被配置为
接收二进制标志的集合并对其计数直到最终输出位序列中未被速率匹配冻结的未编码位
的数量K，并且阈值可靠性数量k被设置为完成第一子处理。以这种方式，可以一次完成若干
位的位模式的生成，从而减少所需的时钟周期的数量。
[0099] 在一些示例中，逻辑电路被配置为将冻结位识别为位模式向量(bk，n)中的补码二进制值，并使用位模式向量(bk，n)中的第一二进制值来识别包括来自以下组中的一个的位：
信息位、循环冗余校验CRC位、奇偶校验冻结位、用户设备标识符UE-ID位、散列位。以这种方式，在交织和解交织的处理期间，可以将非冻结位与冻结位分开处理。
信息位、循环冗余校验CRC位、奇偶校验冻结位、用户设备标识符UE-ID位、散列位。以这种方式，在交织和解交织的处理期间，可以将非冻结位与冻结位分开处理。
[0100] 在一些示例中，电子设备可以包括以下中的至少一个：发送器，包括被配置为执行位模式生成处理的编码器；接收器，包括被配置为执行位模式生成处理的解码器。
[0101] 在第二方面，本发明的示例描述了一种用于根据第一方面的包括位模式生成器和计数器的电子设备的集成电路。
[0102] 在第三方面，在本发明的示例中，描述了极化编码的方法。该方法包括由位模式生成器在一系列( )个时钟周期上相继地执行位模式生成处理；以及在该一系列(
)个时钟周期上对相继的位模式生成子处理的数量进行计数。该方法还包括在
每个相继的 个时钟周期中提供来自位模式向量(bk，n)的(w)位的相继子集；其中
位模式向量包括“n”个位，其中“k”个位采用第一二进制值，而n-k个位采用补码二进制值。
)个时钟周期上对相继的位模式生成子处理的数量进行计数。该方法还包括在
每个相继的 个时钟周期中提供来自位模式向量(bk，n)的(w)位的相继子集；其中
位模式向量包括“n”个位，其中“k”个位采用第一二进制值，而n-k个位采用补码二进制值。
[0103] 在第四方面，本发明的示例描述了一种非暂态有形计算机程序产品，该非暂态有形计算机程序产品包括根据第三方面的在其中存储用于位模式生成的可执行代码。
[0104] 虽然参考电子设备和至少一个集成电路实现描述本发明的示例，但是可以设想，在其它示例中，本发明可以应用于其它实施方式和其它应用中，诸如具有带有极化编码器
的发送器和/或带有极化解码器的接收器的无线通信。例如，本文描述的电路和概念可以被
组成为例如专用集成电路、专用指令集处理器、专用标准产品、现场可编程门阵列、通用图
形处理单元、片上系统、可配置的处理器内的硬件实施方式。类似地，可以设想，在其它示例中，例如，软件实施方式可以在中央处理单元、数字信号处理器或微控制器内组成。除了无
线通信发送器和接收器之外，本发明还可以被组合到无线通信收发器或用于其它通信信道
(诸如光学、有线或超声信道)的通信设备中。此外，本发明可以被组合到存储设备中，以便
为例如从光学、磁性、量子或固态介质中恢复的数据提供FEC。
的发送器和/或带有极化解码器的接收器的无线通信。例如，本文描述的电路和概念可以被
组成为例如专用集成电路、专用指令集处理器、专用标准产品、现场可编程门阵列、通用图
形处理单元、片上系统、可配置的处理器内的硬件实施方式。类似地，可以设想，在其它示例中，例如，软件实施方式可以在中央处理单元、数字信号处理器或微控制器内组成。除了无
线通信发送器和接收器之外，本发明还可以被组合到无线通信收发器或用于其它通信信道
(诸如光学、有线或超声信道)的通信设备中。此外，本发明可以被组合到存储设备中，以便
为例如从光学、磁性、量子或固态介质中恢复的数据提供FEC。
[0105] 参考新无线电(NR)标准描述本发明的一些示例，该标准目前由第三代合作伙伴计划(3GPP)定义为第五代(5G)移动通信的候选。当前，已经选择极化编码和解码以在NR的增
强型移动宽带(eMBB)应用的上行链路和下行链路控制信道以及物理广播信道(PBCH)中提
供FEC。极化编码和解码也已被识别为针对NR的超可靠低延时通信(URLLC)和大规模机器类
型通信(mMTC)应用的上行链路和下行链路数据和控制信道提供FEC的候选。可替代地，在不
参考特定标准化应用的情况下描述本发明的一些示例。更广泛地，本发明可以应用在选择
极化编码和解码以提供FEC的任何未来通信标准中。此外，本发明可以应用于非标准化的通
信应用中，其可以使用极化编码和解码来提供用于通过无线、有线、光学、超声或其它通信
信道进行通信的FEC。同样，本发明可以应用于使用极化编码和解码以在光学、磁性、量子、固态和其它存储介质中提供FEC的存储应用中。
强型移动宽带(eMBB)应用的上行链路和下行链路控制信道以及物理广播信道(PBCH)中提
供FEC。极化编码和解码也已被识别为针对NR的超可靠低延时通信(URLLC)和大规模机器类
型通信(mMTC)应用的上行链路和下行链路数据和控制信道提供FEC的候选。可替代地，在不
参考特定标准化应用的情况下描述本发明的一些示例。更广泛地，本发明可以应用在选择
极化编码和解码以提供FEC的任何未来通信标准中。此外，本发明可以应用于非标准化的通
信应用中，其可以使用极化编码和解码来提供用于通过无线、有线、光学、超声或其它通信
信道进行通信的FEC。同样，本发明可以应用于使用极化编码和解码以在光学、磁性、量子、固态和其它存储介质中提供FEC的存储应用中。
[0107] 因为本发明的所示实施例在大多数情况下可以使用本领域技术人员已知的电子部件和电路来实现，因此，为了理解和认识到本发明的基本概念，并且为了不混淆或分散本
发明的教导，将不会以比以下说明认为必要的程度更大的程度对细节进行解释。
发明的教导，将不会以比以下说明认为必要的程度更大的程度对细节进行解释。
[0108] 附图的详细描述
[0109] 现在参考图1，图示了根据本发明示例适配的包括极化编码器和极化解码器的通信单元116的顶层示意图。在通信单元116的这个示例中，技术人员将认识到的是，仅出于简
化的目的，未示出许多其它部件和电路(诸如频率生成电路、控制器、放大器、滤波器等)。在其它示例中，可以设想，通信单元116中的相关联的电路系统可以采取集成电路的形式，该
集成电路包括极化编码器或极化解码器中的块调节，以及例如用于存储单元或被设计为使
用极化编码或极化解码的任何电子设备。在其它示例中，设想通信单元116可以采取在通用
计算处理器上运行的软件的形式。
化的目的，未示出许多其它部件和电路(诸如频率生成电路、控制器、放大器、滤波器等)。在其它示例中，可以设想，通信单元116中的相关联的电路系统可以采取集成电路的形式，该
集成电路包括极化编码器或极化解码器中的块调节，以及例如用于存储单元或被设计为使
用极化编码或极化解码的任何电子设备。在其它示例中，设想通信单元116可以采取在通用
计算处理器上运行的软件的形式。
[0110] 极化编码器包括三个相继的部件，即，信息块调节101、极化编码器内核102和编码块调节103。这些部件将在以下段落中讨论。为了提供本讨论的上下文，图1图示了通信或存
储信道108，以及极化解码器的对应部件，即，信息块调节112、极化解码器内核111和编码块调节110，但是这些以相反的次序操作。
储信道108，以及极化解码器的对应部件，即，信息块调节112、极化解码器内核111和编码块调节110，但是这些以相反的次序操作。
[0111] 如以下段落中将讨论的，极化编码器基于信息块104、内核信息块105、内核编码块106和编码块107进行操作。相应地，极化解码器基于恢复信息块115、恢复内核信息块114、
软内核编码块113和软编码块109进行操作，但是它们以相反的次序进行处理。
软内核编码块113和软编码块109进行操作，但是它们以相反的次序进行处理。
[0112] 因此，在下文的整个描述、权利要求书和附图中，除非特别指出，否则表述“极化编码”旨在涵盖极化编码和/或极化解码。
[0113] 在极化编码器的上下文中，信息块调节部件101的输入可以被称为信息块104，其块尺寸为K。更具体而言，这种信息块是行向量 其包括K个信息位，其中ai∈
{0，1}。信息块调节部件101将K个信息位与N-K个冗余位交错，例如，这些冗余位可以是冻结位[1]、循环冗余校验(CRC)位[2]、奇偶校验(PC)冻结位[3]、用户设备标识(UE-ID)位[4]或
散列位[5]。
{0，1}。信息块调节部件101将K个信息位与N-K个冗余位交错，例如，这些冗余位可以是冻结位[1]、循环冗余校验(CRC)位[2]、奇偶校验(PC)冻结位[3]、用户设备标识(UE-ID)位[4]或
散列位[5]。
[0114] 在此，冻结位可以始终采用逻辑值“0”，而CRC或PC冻结位或散列位可以采用根据信息位或早先在处理中已交错的冗余位而获得的值。信息块调节部件101生成冗余位，并将
它们交错到通过规定的方法识别出的位置，这也是极化解码器已知的。信息块调节部件101
还可以包括交织操作，该交织操作可以例如实现位反转置换[1]。信息块调节部件101的输
出可以被称为内核信息块105，其具有块尺寸N。更具体而言，这个内核信息块105是行向量
其包括N个内核信息位，其中uj∈{0，1}。在此，必须完成信息块条件调节，使
得N为大于K的2的幂，以便提供与极化编码器内核的兼容性，该极化编码器内核基于维度为
2的幂的生成器矩阵进行操作，如下面将讨论的。极化编码器内核102的输入是内核信息块u
105，并且极化编码器内核102的输出可以被称为内核编码块106，其块尺寸与内核块尺寸N
匹配。更具体而言，这个内核编码块106是行向量 其包括N个内核编码
位，其中xj∈{0，1}。在此，根据模2矩阵乘法 获得内核编码块106，其中可以获得两
个位值的模2总和作为它们的XOR。在此，生成器矩阵 由内核矩阵 的第[n
＝log2(N)]个Kronecker幂给出。
它们交错到通过规定的方法识别出的位置，这也是极化解码器已知的。信息块调节部件101
还可以包括交织操作，该交织操作可以例如实现位反转置换[1]。信息块调节部件101的输
出可以被称为内核信息块105，其具有块尺寸N。更具体而言，这个内核信息块105是行向量
其包括N个内核信息位，其中uj∈{0，1}。在此，必须完成信息块条件调节，使
得N为大于K的2的幂，以便提供与极化编码器内核的兼容性，该极化编码器内核基于维度为
2的幂的生成器矩阵进行操作，如下面将讨论的。极化编码器内核102的输入是内核信息块u
105，并且极化编码器内核102的输出可以被称为内核编码块106，其块尺寸与内核块尺寸N
匹配。更具体而言，这个内核编码块106是行向量 其包括N个内核编码
位，其中xj∈{0，1}。在此，根据模2矩阵乘法 获得内核编码块106，其中可以获得两
个位值的模2总和作为它们的XOR。在此，生成器矩阵 由内核矩阵 的第[n
＝log2(N)]个Kronecker幂给出。
[0115] 应注意的是，可以递归地获得内核矩阵的相继Kronecker幂，其中，通过用内核矩阵替换先前的幂 中的每个逻辑“1”并且通过用2x2零矩阵替换每个逻辑“0”来获得
每个幂 因而，内核矩阵的Kronecker幂 的维度为2n×2n。例如，
每个幂 因而，内核矩阵的Kronecker幂 的维度为2n×2n。例如，
[0116]
[0117] 在此，u＝[1011]给出 并且u＝[11001001]给出
[0118] 本领域技术人员将认识到的是，在一些情况下，电路或部件的集成水平可以取决于实施方式。此外，在一些示例中，可以设想信号处理器可以包括在通信单元116中并且适
于实现编码器和解码器功能。可替代地，如图1所示，可以使用单个处理器来实现发送和接
收信号两者的处理以及基带/数字信号处理功能的一些或全部。显然，无线或有线通信单元
116内的各种部件(诸如所描述的极化编码器)可以以离散或集成部件的形式实现，因此最
终结构是特定于应用的或设计选择。
于实现编码器和解码器功能。可替代地，如图1所示，可以使用单个处理器来实现发送和接
收信号两者的处理以及基带/数字信号处理功能的一些或全部。显然，无线或有线通信单元
116内的各种部件(诸如所描述的极化编码器)可以以离散或集成部件的形式实现，因此最
终结构是特定于应用的或设计选择。
[0119] 在这个示例中，极化编码器的编码块调节部件103的输入是内核编码块x 106，并且其输出可以被称为编码块107，该编码块107的块尺寸为M。更具体而言，这个编码块是包
括M个编码位 的行向量；其中bk∈{0，1}。
括M个编码位 的行向量；其中bk∈{0，1}。
[0120] 在此，所得的极化编码率由R＝K/M给出，其中必须完成编码块调节103，以使得“M”大于“K”。编码块调节部件103可以使用各种技术来生成编码块b 107中的“M”个编码位，其中“M”可以高于或低于“N”。更具体而言，重复[6]可以用于重复内核编码块“x”中的“N”位中的一些，而缩短或删余技术[6]可以用于移除内核编码块“x”中的“N”位中的一些。应注意的是，缩短会移除保证具有逻辑值“0”的位，而删余会移除具有逻辑值“0”或“1”中任一个的位。编码块调节部件还可以包括交织操作。在极化编码之后，可以将编码块“b”107提供给调制器，该调制器在通信信道108上将其传输。
[0121] 现在参考图2和图3，使用生成器矩阵 203的图形表示300的扩展，示例极化编码处理图示了其中特定冻结位模式用于将K＝4个信息位a＝[1001]104转换成M＝8个编码
位b＝[00001111]107的示例。更具体而言，信息块调节101用于将K＝4个信息位a＝[1001]
104转换成N＝8个内核信息位u＝[00010001]105。然后，极化编码器内核102使用极化码图
203将这些转换成N＝8个内核编码位x＝[00001111]106。在此，可以通过各种XOR运算来跟
踪输入路径，以识别输出。最后，编码块调节103保留所有内核编码位，以提供M＝8个编码位b＝[00001111]107。
位b＝[00001111]107的示例。更具体而言，信息块调节101用于将K＝4个信息位a＝[1001]
104转换成N＝8个内核信息位u＝[00010001]105。然后，极化编码器内核102使用极化码图
203将这些转换成N＝8个内核编码位x＝[00001111]106。在此，可以通过各种XOR运算来跟
踪输入路径，以识别输出。最后，编码块调节103保留所有内核编码位，以提供M＝8个编码位b＝[00001111]107。
[0122] 在接收器中，解调器的作用是恢复与编码块相关的信息。但是，由于通信信道108中的噪声的随机性质，解调器通常不能获得关于编码块107中的M位的值的绝对置信度。解
调器可以通过生成块尺寸为M的软编码块109来表达其对编码块107中的位值的置信度。更
具体而言，这个软编码块109是包括M个编码软位的行向量 每个软位可以以
对数似然比(LLR)的形式表示：
调器可以通过生成块尺寸为M的软编码块109来表达其对编码块107中的位值的置信度。更
具体而言，这个软编码块109是包括M个编码软位的行向量 每个软位可以以
对数似然比(LLR)的形式表示：
[0123]
[0124] 其中Pr(bk＝‘0’)和Pr(bk＝‘1’)是总和为“1”的概率。
[0125] 在此，正LLR 指示解调器对对应位bk具有“0”值具有更大的置信度，而负LLR指示对位值“1”具有更大的置信度。LLR的量值表达多少置信度，其中无穷大的量值与这个位值
中的绝对置信度对应，而量值“0”指示解调器不了解位值更可能是“0”还是“1”。
中的绝对置信度对应，而量值“0”指示解调器不了解位值更可能是“0”还是“1”。
[0126] 在替代方法中，每个软位可以由一对对数似然(LL)表示：
[0127]
[0128]
[0129] 极化解码器包括三个相继的部件，即，编码块调节110、极化解码器内核111和信息块调节112，如图1所示。这些部件将在以下段落中讨论。
[0130] 极化解码器的编码块调节部件110的输入是软编码块 109，并且其输出可以被称为块尺寸为N的软内核编码块113。更具体而言，软内核编码块113是行向量，其包括“N”个内核编码的LLR 为了将M个编码的LLR转换成“N”个内核编码的LLR，无穷大值
的LLR可以与软编码块109交错，以占据软内核编码块内的与通过极化编码器中的缩短而移
除的“0”值内核编码位对应的位置。同样，可以将“0”值的LLR与软编码块109交错，以占据通过删余而移除的内核编码位的位置。在重复的情况下，可以对与特定内核编码位的副本对
应的LLR求和并放在软内核编码块109内的对应位置。如果在极化编码器的编码块调节部件
103内采用了交织，那么也可以执行对应的解交织操作。
的LLR可以与软编码块109交错，以占据软内核编码块内的与通过极化编码器中的缩短而移
除的“0”值内核编码位对应的位置。同样，可以将“0”值的LLR与软编码块109交错，以占据通过删余而移除的内核编码位的位置。在重复的情况下，可以对与特定内核编码位的副本对
应的LLR求和并放在软内核编码块109内的对应位置。如果在极化编码器的编码块调节部件
103内采用了交织，那么也可以执行对应的解交织操作。
[0131] 极化解码器内核111的输入是软内核编码块 113，并且其输出可以被称为块尺寸为“N”的恢复内核信息块114。更具体而言，这个恢复内核信息块114是包括“N”个恢复内核信息位的行向量 其中 在一些示例中，极化解码器内核111可
以使用各种不同的算法进行操作，包括相继抵消(SC)解码[1]和相继抵消列表(SCL)解码
[7]。
以使用各种不同的算法进行操作，包括相继抵消(SC)解码[1]和相继抵消列表(SCL)解码
[7]。
[0132] 极化解码器的信息块调节部件112的输入是恢复内核信息块114，并且其输出可以被称为块尺寸为“K”的恢复信息块115。更具体而言，这个恢复信息块115是行向量
其包括“K”个恢复信息位，其中 可以通过从恢复内核信息块
114中移除所有冗余位来获得恢复信息块，如果在极化编码器的信息块调节部件101内采
用交织，那么也可以执行对应的解交织操作。
其包括“K”个恢复信息位，其中 可以通过从恢复内核信息块
114中移除所有冗余位来获得恢复信息块，如果在极化编码器的信息块调节部件101内采
用交织，那么也可以执行对应的解交织操作。
[0133] 提出的块调节单元
[0134] 如图1的顶级示意图中所示，极化编码器和极化解码器对包括四个块调节模块101、103、110、112。
[0135] 极化编码器的信息块调节模块101和解码器的编码块调节模块110两者都可以将较短的输入转换成较长的输出。更具体而言，到极化编码器的信息块调节模块101的输入包
括K个信息位104。在一些示例中，K个信息位104可以与N-K个冗余位交错，以便产生N＞K个
内核信息位105。同样，到极化解码器的编码块调节模块110的输入包括M个软编码的
LLR109。在一些示例中，M个软编码的LLR109可以与N-M个删余的或缩短的LLR交错，以便产
生N>M个软内核编码的LLR113。
括K个信息位104。在一些示例中，K个信息位104可以与N-K个冗余位交错，以便产生N＞K个
内核信息位105。同样，到极化解码器的编码块调节模块110的输入包括M个软编码的
LLR109。在一些示例中，M个软编码的LLR109可以与N-M个删余的或缩短的LLR交错，以便产
生N>M个软内核编码的LLR113。
[0136] 根据本发明的示例实施例，已经设计了交错器(例如，如图4和图5中所示，并且参考图4和图5进行了描述)，以实现在极化编码器的信息块调节模块101和解码器的编码块调
节模块110中执行的这些交错操作。
节模块110中执行的这些交错操作。
[0137] 相反，极化编码器的编码块调节电路103和解码器的信息块调节模块112两者都将较长的输入转换成较短的输出。更具体而言，到极化编码器的编码块调节电路103的输入包
括N个内核编码位106。在一些示例中，为了产生M进行删余或缩短。同样，到极化解码器的信息块调节模块112的输入包括N个恢复内核信息
位114。在一些示例中，这些位中的N-K个位可以是冗余位，并且因此可以被移除，以便产生K
括N个内核编码位106。在一些示例中，为了产生M
位114。在一些示例中，这些位中的N-K个位可以是冗余位，并且因此可以被移除，以便产生K
[0138] 根据本发明的示例，块调节电路基于位模式进行操作。更具体而言，在极化编码器和解码器的信息块调节模块中使用信息位模式，以便指定如何执行对应的交错和解交错操
作。同样，在极化编码器和解码器的编码块调节模块中使用编码位模式，以便指定如何可以
执行对应的解交错和交错操作。在一些示例中，交错器可以采用位模式生成器3403(如图4、
5、7、10、11、12和13中所示)来控制交错操作。
作。同样，在极化编码器和解码器的编码块调节模块中使用编码位模式，以便指定如何可以
执行对应的解交错和交错操作。在一些示例中，交错器可以采用位模式生成器3403(如图4、
5、7、10、11、12和13中所示)来控制交错操作。
[0139] 交错器(interlacer)
[0140] 现在参考图4，图示了根据本发明一些示例实施例的交错器3400的示例框图。在一些示例中，交错器3400可以能够将k元素输入向量灵活地转换成对应的n元素输出向量，其
中k和n可以随使用而变化。更具体而言，交错器3400可以根据位模式对每个输入向量执行
交错，该位模式可以从支持的位模式的预定义集合中进行选择，具有k和n的各种组合。交错
器3400可以用于针对极化编码器实现灵活的信息块调节电路(诸如图1的信息块调节电路
101)。在这种情况下，灵活的信息块调节电路101可以能够一次将一个k＝K位信息块104转
换成对应的n＝N位内核信息块105，其中块尺寸K和N可以随块而变化。此外，交错器3400可
以用于实现用于极化解码器的灵活的编码块调节电路110。在这种情况下，灵活的编码块调
节电路110可以能够一次将一个k＝M个LLR软编码块109转换成对应的n＝N个LLR软内核编
码块113，其中块尺寸M和N可以随块而变化。应注意的是，在极化编码器和极化解码器示例
中，内核块尺寸N都是二的幂。
中k和n可以随使用而变化。更具体而言，交错器3400可以根据位模式对每个输入向量执行
交错，该位模式可以从支持的位模式的预定义集合中进行选择，具有k和n的各种组合。交错
器3400可以用于针对极化编码器实现灵活的信息块调节电路(诸如图1的信息块调节电路
101)。在这种情况下，灵活的信息块调节电路101可以能够一次将一个k＝K位信息块104转
换成对应的n＝N位内核信息块105，其中块尺寸K和N可以随块而变化。此外，交错器3400可
以用于实现用于极化解码器的灵活的编码块调节电路110。在这种情况下，灵活的编码块调
节电路110可以能够一次将一个k＝M个LLR软编码块109转换成对应的n＝N个LLR软内核编
码块113，其中块尺寸M和N可以随块而变化。应注意的是，在极化编码器和极化解码器示例
中，内核块尺寸N都是二的幂。
[0141] 在一些示例中，交错处理是通过一系列 个步骤完成的，其中w是二的幂，其被称为所提出的交错器的输入端口3401和输出端口3402的宽度(图4的输入端口3401
和输出端口3402承载(carry)如图5中所示的多个信号)。这量化了相应端口在每个步骤中
可以从输入向量消耗或为输出向量生成的元素数量。在此，输出端口3402在每个步骤中生
成用于输出向量的w个元素，而输入端口3401仅消费步骤中的 个步骤中的输入
向量中的w个元素，这些元素可以跨t个步骤分布，如下所述。
和输出端口3402承载(carry)如图5中所示的多个信号)。这量化了相应端口在每个步骤中
可以从输入向量消耗或为输出向量生成的元素数量。在此，输出端口3402在每个步骤中生
成用于输出向量的w个元素，而输入端口3401仅消费步骤中的 个步骤中的输入
向量中的w个元素，这些元素可以跨t个步骤分布，如下所述。
[0142] 输入和输出向量的w个元素的每个集合中的第一个被映射到输入端口3401和输出端口3402的w个元素的最右边，向量的相继元素从右到左被映射到输入端口3401和输出端
口3402的相继元素。取决于是否应用流水线以及如何应用流水线(pipeline)，交错处理的
每个步骤可以与硬件实施方式中的一个时钟周期对应。在此，每个LLR可以使用二的补码数
表示来表示，该表示具有与输入到极化解码器内核(诸如图1的极化解码器内核111)的LLR
相同的位宽。值得注意的是，提出的方法在每个步骤中处理w个模式位，这与已知设计[14，
15]的块调节模块相反，后者只能在每个步骤中处理单个模式位。
口3402的相继元素。取决于是否应用流水线以及如何应用流水线(pipeline)，交错处理的
每个步骤可以与硬件实施方式中的一个时钟周期对应。在此，每个LLR可以使用二的补码数
表示来表示，该表示具有与输入到极化解码器内核(诸如图1的极化解码器内核111)的LLR
相同的位宽。值得注意的是，提出的方法在每个步骤中处理w个模式位，这与已知设计[14，
15]的块调节模块相反，后者只能在每个步骤中处理单个模式位。
[0143] 交错器3400还包括位模式生成器3403、缓冲器3404、移位器3405、控制器3406和插入3407电路(或者基于逻辑或基于软件的操作)。在一些示例中，在交错处理的特定步骤中
由位模式生成器3403输出的w个位3409中的每一位与在该步骤中由所提出的交错器的输出
生成的w个元素当中的对应位置中的元素对应。如果该位具有值“1”，那么对应的输出元素
由交错器3400的输入所提供的下一个元素供应，如以下将详细描述的。相反，如果该位具有
值“0”，那么对应的输出元素3402由交错元素(诸如图5中的交错元素3501)提供。值得注意
的是，在n长度增加至w。
由位模式生成器3403输出的w个位3409中的每一位与在该步骤中由所提出的交错器的输出
生成的w个元素当中的对应位置中的元素对应。如果该位具有值“1”，那么对应的输出元素
由交错器3400的输入所提供的下一个元素供应，如以下将详细描述的。相反，如果该位具有
值“0”，那么对应的输出元素3402由交错元素(诸如图5中的交错元素3501)提供。值得注意
的是，在n
[0144] 在极化编码器的信息块调节电路101的情况下，交错元素可以是例如具有值“0”的冻结位、循环冗余校验(CRC)位、奇偶校验(PC)冻结位、用户设备标识符(UE-ID)位或散列
位。在极化解码器的编码块调节电路110的情况下，交错元素可以是具有值“0”的删余的
LLR，或者是由二的补码定点数表示支持的最大正值的缩短的LLR[6]。应注意的是，在一些
应用中，可以要求多于一种类型的交错元素，例如，其中信息位可以与冻结位和CRC位两者
交错。在这种情况下，可以将单独的位模式用于每种类型的交错元素。可替代地，位模式可
以对位模式的每个元素使用 个位，其中log2(z)个位的组合可以识别使用z种不同
类型的元素中的哪一种。例如，位的配对10、01和11可以分别用于表示冻结位、CRC位和信息位的z＝3种选项。在这种情况下，解码器电路可以用于为每种类型的交错元素提取单独的
位模式。
位。在极化解码器的编码块调节电路110的情况下，交错元素可以是具有值“0”的删余的
LLR，或者是由二的补码定点数表示支持的最大正值的缩短的LLR[6]。应注意的是，在一些
应用中，可以要求多于一种类型的交错元素，例如，其中信息位可以与冻结位和CRC位两者
交错。在这种情况下，可以将单独的位模式用于每种类型的交错元素。可替代地，位模式可
以对位模式的每个元素使用 个位，其中log2(z)个位的组合可以识别使用z种不同
类型的元素中的哪一种。例如，位的配对10、01和11可以分别用于表示冻结位、CRC位和信息位的z＝3种选项。在这种情况下，解码器电路可以用于为每种类型的交错元素提取单独的
位模式。
[0145] 在交错处理的每个步骤i∈[0，t-1]中，控制器3406可以对由位模式生成器3403提供的w个位3409中的1值位的数量Pi进行计数，如本文所描述的。通过在元素的两个来源(第
一，驻留在(w-1)个元素的缓冲器3404内的任何元素；第二，交错器3400的输入端口3401)上
汲取(draw)，为所提出的交错处理的输出编译这个数量的元素。控制器3406跟踪在交错处
理的每个步骤开始时存储在缓冲器3404中的Ri∈[0，w-1]个有效元素保持跟踪，其中缓冲
器3404最初在交错处理开始时是空的，给出R0＝0。在缓冲器中有效元素的数量Ri小于所需
数量Pi的任何步骤中，控制器3406都可以根据需要使w个元素从输入端3401被汲取。
一，驻留在(w-1)个元素的缓冲器3404内的任何元素；第二，交错器3400的输入端口3401)上
汲取(draw)，为所提出的交错处理的输出编译这个数量的元素。控制器3406跟踪在交错处
理的每个步骤开始时存储在缓冲器3404中的Ri∈[0，w-1]个有效元素保持跟踪，其中缓冲
器3404最初在交错处理开始时是空的，给出R0＝0。在缓冲器中有效元素的数量Ri小于所需
数量Pi的任何步骤中，控制器3406都可以根据需要使w个元素从输入端3401被汲取。
[0146] 现在参考图5，根据本发明的一些示例实施例，图示了对于w＝4的情况交错器3500的更详细示例。如图5中所例示的，移位器电路3405用于组合从w元素输入端口3401和(w-1)
元素缓冲器3404汲取的元素，从而产生包含至少Pi个有效元素的(2w-1)元素输出其。在Ri＜
Pi的情况下，提出的交错器的w元素输入端口3401在左侧被追加来自缓冲器3404的元素。但
是来自缓冲器3404的w-1个元素中仅Ri∈[0，w-1]个将是有效的，因此控制器3406指示移位
器电路3405将提出的交错器3500的w元素输入端口3401向右移位Ci＝w-1-Ri个位置，然后将
其与来自缓冲器3404的Ri个元素多路复用。移位器电路3405可以使用log2(w)行的多路复用
器来实现，其中每行3503使用w-1个多路复用器来实现不同的二的幂的移位，如图5中所示，
用于每个多路复用器行3503的控制信号可以从Ci的二进制表示的对应位获得，其中最高有
效位(MSB)驱动实现最大的二的幂的移位的行，而最低有效位(LSB)驱动实现一个位置的移
位的行。在一些示例中，应注意的是，行可以以任何次序置换。需要另外的w-1个多路复用器
3502以将移位后的输入24与缓冲器3404的内容进行多路复用，其中从缓冲器3404中选择最
右边的Ri个元素，其余元素为从移位器电路3405的输出中选择。可以设想，在替代体系架构
中，可以在移位器电路3405的相同行内布置另外w-1个多路复用器，从而减小交错器3500的
关键路径长度。在Ri＜Pi的情况下，上述方法导致移位器电路3405的2w-1个输出的最右边Ri
+w个有效元素。相反，当Ri≥Pi时，从交错器3500的输入端没有获取输入，并且移位器电路
3405被禁用。这导致来自缓冲器3404的Ri个有效元素提供移位器电路3405的2w-1个输出中
最右边的Ri个输出。
元素缓冲器3404汲取的元素，从而产生包含至少Pi个有效元素的(2w-1)元素输出其。在Ri＜
Pi的情况下，提出的交错器的w元素输入端口3401在左侧被追加来自缓冲器3404的元素。但
是来自缓冲器3404的w-1个元素中仅Ri∈[0，w-1]个将是有效的，因此控制器3406指示移位
器电路3405将提出的交错器3500的w元素输入端口3401向右移位Ci＝w-1-Ri个位置，然后将
其与来自缓冲器3404的Ri个元素多路复用。移位器电路3405可以使用log2(w)行的多路复用
器来实现，其中每行3503使用w-1个多路复用器来实现不同的二的幂的移位，如图5中所示，
用于每个多路复用器行3503的控制信号可以从Ci的二进制表示的对应位获得，其中最高有
效位(MSB)驱动实现最大的二的幂的移位的行，而最低有效位(LSB)驱动实现一个位置的移
位的行。在一些示例中，应注意的是，行可以以任何次序置换。需要另外的w-1个多路复用器
3502以将移位后的输入24与缓冲器3404的内容进行多路复用，其中从缓冲器3404中选择最
右边的Ri个元素，其余元素为从移位器电路3405的输出中选择。可以设想，在替代体系架构
中，可以在移位器电路3405的相同行内布置另外w-1个多路复用器，从而减小交错器3500的
关键路径长度。在Ri＜Pi的情况下，上述方法导致移位器电路3405的2w-1个输出的最右边Ri
+w个有效元素。相反，当Ri≥Pi时，从交错器3500的输入端没有获取输入，并且移位器电路
3405被禁用。这导致来自缓冲器3404的Ri个有效元素提供移位器电路3405的2w-1个输出中
最右边的Ri个输出。
[0147] 移位电路3405的(2w-1)元素输出被提供给插入电路3407，插入电路3407在位模式所规定的位置提取Pi个元素，并将所有剩余的元素放入缓冲器3404中，以准备在交错处理
的下一步中使用。插入电路3407包括w行的多路复用器，其中最上面的行包括2w-2个多路复
用器，并且其下面的每个相继的行包含比上一行的多个路复用器少一个的多路复用器。以
这种方式，每行多路复用器形成移位电路，该移位电路由来自位模式的对应位的值控制。更
具体而言，如果来自位模式的对应位是“1”，那么提取行的输入处的最右边的元素以用于交错器3500的输出，并且该行的输入处的所有其它元素向右移位一个位置，如图5中所示。该
位模式的位还用于控制w个多路复用器的集合，该多路复用器集合的集合将从插入电路
3407提取的元素与对应的交错元素3501多路复用，其中交错元素3501在极化编码器的信息
块调节模块101的情况下可以是冗余位或者在极化解码器的编码块调节模块110的情况下
是删余或缩短的LLR。在不同的交错元素3501具有不同值的情况下，交错器3500的副本可以
基于上述补码位模式进行操作。然后可以使用上述w个多路复用器3504的集合将这些交错
器的输出多路复用在一起。
的下一步中使用。插入电路3407包括w行的多路复用器，其中最上面的行包括2w-2个多路复
用器，并且其下面的每个相继的行包含比上一行的多个路复用器少一个的多路复用器。以
这种方式，每行多路复用器形成移位电路，该移位电路由来自位模式的对应位的值控制。更
具体而言，如果来自位模式的对应位是“1”，那么提取行的输入处的最右边的元素以用于交错器3500的输出，并且该行的输入处的所有其它元素向右移位一个位置，如图5中所示。该
位模式的位还用于控制w个多路复用器的集合，该多路复用器集合的集合将从插入电路
3407提取的元素与对应的交错元素3501多路复用，其中交错元素3501在极化编码器的信息
块调节模块101的情况下可以是冗余位或者在极化解码器的编码块调节模块110的情况下
是删余或缩短的LLR。在不同的交错元素3501具有不同值的情况下，交错器3500的副本可以
基于上述补码位模式进行操作。然后可以使用上述w个多路复用器3504的集合将这些交错
器的输出多路复用在一起。
[0148] 在完成交错处理的每个步骤之后，将由插入电路3407的底行输出的(w-1)个元素存储在缓冲器3404中。在Ri＜Pi的步骤中，有效的这些元素的数量将由Ri+1＝Ri+w-Pi给出，而在Ri≥Pi的步骤中，元素中的Ri+1＝Ri-Pi个将是有效的。缓冲器3404然后使这些有效元素可用于交错处理的下一步，如上所述。
[0149] 交错器3500所需的多路复用器的总数由3w2/2+wlog2(w)+w/2-log2(w)-1给出。在将移位电路3405的所有多路复用器容纳在相同的log2(w)行内的情况下，关键路径包括w+
log2(w)个多路复用器。
log2(w)个多路复用器。
[0150] 图6图示了操作交错器3400或3500的示例表，其中根据n＝16位模式[1100011010110101]，对于k＝9个输入元素[9，8，7，6，5，4，3，2，1]从右向左与“0”值交错元素进行交错的情况，w＝4。在步骤“0”中，需要P0＝2个元素，但是缓冲器(例如，图4或图5的缓冲器3404)包含R0＝0个有效元素，因此消耗了来自输入端口3401的w-4个元素。在w＝4个
元素当中，P0＝2对由位模式规定的位置中的输出有贡献，其余的R1＝2个元素存储在缓冲器
3404中。在步骤“1”中，需要P1＝3个元素，但是缓冲器3404仅包含R1＝2个有效元素，因此消耗了来自输入端3401的w＝4个元素。在R1+w＝6个元素当中，P1＝3对由位模式规定的位置中
的输出有贡献，其余的P1＝3个元素存储在缓冲器3404中。在步骤“2”中，需要P2＝2个元素，并且缓冲器3404包含R2＝3个有效元素，因此不会消耗来自输入端口3401的任何元素。在R2
＝3个元素当中，P2＝2对由位模式规定的位置中的输出有贡献，其余的R3＝1个元素存储在
缓冲器3404中。在步骤“3”中，需要P3＝2个元素，但是缓冲器3404仅包含R3＝1个有效元素，因此其余元素从输入3401中消耗，但用零填充以构成宽度w＝4。R3+1＝2个元素都对由位模
式规定的位置中的输出有贡献。
元素当中，P0＝2对由位模式规定的位置中的输出有贡献，其余的R1＝2个元素存储在缓冲器
3404中。在步骤“1”中，需要P1＝3个元素，但是缓冲器3404仅包含R1＝2个有效元素，因此消耗了来自输入端3401的w＝4个元素。在R1+w＝6个元素当中，P1＝3对由位模式规定的位置中
的输出有贡献，其余的P1＝3个元素存储在缓冲器3404中。在步骤“2”中，需要P2＝2个元素，并且缓冲器3404包含R2＝3个有效元素，因此不会消耗来自输入端口3401的任何元素。在R2
＝3个元素当中，P2＝2对由位模式规定的位置中的输出有贡献，其余的R3＝1个元素存储在
缓冲器3404中。在步骤“3”中，需要P3＝2个元素，但是缓冲器3404仅包含R3＝1个有效元素，因此其余元素从输入3401中消耗，但用零填充以构成宽度w＝4。R3+1＝2个元素都对由位模
式规定的位置中的输出有贡献。
[0151] 位模式生成器
[0152] 在本发明的示例中，在本文中提出了用于位模式生成器3403的多种替代设计，其中的任一种都可以用于生成由交错器3400或3500使用的信息位模式，以便实现极化编码器
的信息块调节电路101。此外，这些示例设计可以用于生成由交错器3400、3500使用的编码
位模式，以便实现极化解码器的编码块调节电路110。
的信息块调节电路101。此外，这些示例设计可以用于生成由交错器3400、3500使用的编码
位模式，以便实现极化解码器的编码块调节电路110。
[0153] 以下各部分提出了可以利用位模式特性的各种不同组合的替代位模式生成器设计。
[0154] 1)朴素(naive)位模式生成器：
[0155] 现在参考图7，根据本发明的一些示例实施例，图示了对于w＝4的情况的朴素位模式生成器4200。在朴素实施方式中，可以使用位模式只读存储器(ROM)4201来实现位模式生
成器4200，其可以存储所支持的位模式向量bk，n的集合，每一个位模式向量与输入和输出向量长度k和n的特定组合对应。在一些示例中，离线预计算处理可以用于生成用于所有支持
的位模式的支持的位模式向量bk，n的这个集合，这可以在在线块调节处理期间根据需要从
位模式ROM4201中读取。
成器4200，其可以存储所支持的位模式向量bk，n的集合，每一个位模式向量与输入和输出向量长度k和n的特定组合对应。在一些示例中，离线预计算处理可以用于生成用于所有支持
的位模式的支持的位模式向量bk，n的这个集合，这可以在在线块调节处理期间根据需要从
位模式ROM4201中读取。
[0156] 现在参考图8，图示了根据本发明一些示例实施例的当对n∈{2，4，8，16}和k∈{1，2，3，...，n-1}的所有组合使用[8]的极化权重(PW)位模式构造时位模式ROM的内容3700的
示例表。在图8的示例表中，对于n∈{2，4，8，16}和k∈{1，2，3，...，n-1}的所有组合，生成信息位模式向量bk，n的集合。在此，信息位模式向量bk，n中的“1”值元素指示内核信息块(比如图1的内核信息块105)中的对应位应当是信息位。同时，信息位模式向量bk，n中的“0”值元素与冗余位对应，该冗余位可以是例如冻结位、CRC位、PC冻结位、UE-ID位或散列位。应注意的是，在替代布置中，信息位模式向量bk，n中的“1”值元素指示内核信息块中的对应位应当是非冻结位，其可以是例如信息位、CRC位、PC冻结位或UE-ID位或散列位。同时信息位模式向
量bk，n中的“0”值元素可以与冻结位对应。可替代地，可以使用单独的位模式向量来指示每个位是否属于每种类型的位。
示例表。在图8的示例表中，对于n∈{2，4，8，16}和k∈{1，2，3，...，n-1}的所有组合，生成信息位模式向量bk，n的集合。在此，信息位模式向量bk，n中的“1”值元素指示内核信息块(比如图1的内核信息块105)中的对应位应当是信息位。同时，信息位模式向量bk，n中的“0”值元素与冗余位对应，该冗余位可以是例如冻结位、CRC位、PC冻结位、UE-ID位或散列位。应注意的是，在替代布置中，信息位模式向量bk，n中的“1”值元素指示内核信息块中的对应位应当是非冻结位，其可以是例如信息位、CRC位、PC冻结位或UE-ID位或散列位。同时信息位模式向
量bk，n中的“0”值元素可以与冻结位对应。可替代地，可以使用单独的位模式向量来指示每个位是否属于每种类型的位。
[0157] 返回参考图7，为了支持n∈{2，4，8...，nmax}和k∈{1，2，3，...，n-1}的所有组合，位模式ROM4201的总容量要求由 给出，在nmax＝1024的情况下，它与1.33Mbit对应。位模式ROM4201的宽度为w位，并且每个位模式向量bk，n跨 个连续
地址存储，其中n为位模式向量bk，n所支持的输出向量长度。在一些示例中，在n＜w的情况
下，可以向位模式向量bk，n后追加w-n个虚设位，以使其占据位模式ROM4201中单个地址的宽度。如图7中所示，为了识别每个特定位模式向量bk，n的起始地址，可以使用k和n为查找表
4202加索引。在块调节处理的 个相继步骤中的每一个期间，计数器4203c可以从0
递增到t-1，并且被用作距离位模式ROM4201的起始地址的偏移量，以便读取位模式向量bk，n的相继的w元素子集{b0，b1，b2，...，bw-1}4204。在本发明的示例中，计数器4203c被配置为对时钟周期的数量进行计数，直到
地址存储，其中n为位模式向量bk，n所支持的输出向量长度。在一些示例中，在n＜w的情况
下，可以向位模式向量bk，n后追加w-n个虚设位，以使其占据位模式ROM4201中单个地址的宽度。如图7中所示，为了识别每个特定位模式向量bk，n的起始地址，可以使用k和n为查找表
4202加索引。在块调节处理的 个相继步骤中的每一个期间，计数器4203c可以从0
递增到t-1，并且被用作距离位模式ROM4201的起始地址的偏移量，以便读取位模式向量bk，n的相继的w元素子集{b0，b1，b2，...，bw-1}4204。在本发明的示例中，计数器4203c被配置为对时钟周期的数量进行计数，直到
[0158] 2)利用嵌套特性的位模式生成器：
[0159] 在位模式向量bk，n服从嵌套特性的情况下，可以显著减少生成位模式向量bk，n所需的ROM的量。在此，如果对于k和n的特定组合，的位模式向量bk，n中的“1”值位总是对于更大的k和相同的n的任何组合形成在位模式向量bk，n中的“1”值位的子集，那么嵌套特性将得到满足。例如，嵌套属性也通过由PW技术生成的信息位模式向量bk，n被满足，以及被[9]的分形增强内核(FRActally eNhanced Kernel，FRAN-K)技术满足。代替存储用于k和n的每个支持的组合的位模式向量bk，n，可以使用根据本发明示例实施例的排名ROM3801来存储针对每个
支持的n的排名向量Rn，针对n的特定值的排名向量Rn包括0到n-1范围内的整数，以与每个位
的位置的排名对应的次序置换，其中特定的排名指示位模式向量bk，n中的对应位具有值0的
最大k。
支持的n的排名向量Rn，针对n的特定值的排名向量Rn包括0到n-1范围内的整数，以与每个位
的位置的排名对应的次序置换，其中特定的排名指示位模式向量bk，n中的对应位具有值0的
最大k。
[0160] 现在参考图9，图示了根据本发明一些示例实施例的对于所有n∈{2，4，8，16，32}针对使用[8]的PW位模式构造生成的排名向量Rn的集合的排名ROM(诸如图10的排名ROM
3801)的内容的示例表。在此，较低的排名与内核信息块(诸如图1的内核信息块105)内的更
可靠的位对应。
3801)的内容的示例表。在此，较低的排名与内核信息块(诸如图1的内核信息块105)内的更
可靠的位对应。
[0161] 现在参考图10，图示了根据本发明一些示例实施例的针对w＝4的情况的利用嵌套特性的位模式生成器。在此，可以通过使用w个比较器3802的组来针对k和n的特定组合生成
位模式向量bk，n，以便将排名向量Rn的每个元素与k进行比较。如果排名小于k，那么将对应的位模式向量bk，n位设置为“1”，否则将对应的位模式向量位设置为“0”。在此，可以通过使用二的补码定点数表示来表示排名和k、执行相减、然后保留结果的MSB来获得位模式位。
位模式向量bk，n，以便将排名向量Rn的每个元素与k进行比较。如果排名小于k，那么将对应的位模式向量bk，n位设置为“1”，否则将对应的位模式向量位设置为“0”。在此，可以通过使用二的补码定点数表示来表示排名和k、执行相减、然后保留结果的MSB来获得位模式位。
[0162] 在一些示例中，并且假设使用宽度为log2(nmax)位的定点数存储排名ROM3801中的所有条目，对于n∈{2，4，8，...，nmax}存储所有排名向量Rn的排名ROM 3801所需的总容量可以由(2nmax-2)log2(nmax)位给出。以这种方式，排名ROM存储足以为位模式的每个支持的长
度“n”获得排名向量Rn的信息。在nmax＝1024的情况下，这与19.98kbit对应，这表示与上面提到的朴素位模式生成器中的位模式ROM所需的总容量相比减少了98.5％。
度“n”获得排名向量Rn的信息。在nmax＝1024的情况下，这与19.98kbit对应，这表示与上面提到的朴素位模式生成器中的位模式ROM所需的总容量相比减少了98.5％。
[0163] 可替代地，如果使用不同宽度log2(n)位来存储针对n的不同值的定点数，那么所需的总容量可以减小为 位，对于nmax＝1024情况，这与
18.00kbit对应。
18.00kbit对应。
[0164] 在一些示例中，取决于针对每个排名的定点数表示是包括log2(nmax)位还是log2(n)位，排名ROM3801的宽度为wlog2(nmax)位或wlog2(n)位。在此，每个排名向量Rn都跨
个连续地址进行存储，其中n是排名向量Rn所支持的输出向量长度。值得注意的是，在
n的宽度。
个连续地址进行存储，其中n是排名向量Rn所支持的输出向量长度。值得注意的是，在
n
[0165] 在一些示例中，n可以用于对查找表3803加索引，以便识别每个特定排名向量Rn的起始地址。可替代地，可以使用单独的多路复用的排名ROM3801来存储与n的每个支持的值
对应的排名向量Rn，在这种情况下，每个排名向量Rn可以采用起始地址“0”。
对应的排名向量Rn，在这种情况下，每个排名向量Rn可以采用起始地址“0”。
[0166] 在块调节处理的 个相继步骤中的每一个步骤期间，计数器4203c可以从“0”递增到“t-1”，并被用作距离排名ROM3801的起始地址的偏移量，以便读取排名向量Rn的相继w元素子集。然后，排名向量Rn的子集可以使用w个比较器3802的组被转换成w个模式
位{b0，b1，b2，...，bw-1}4204，如上所述。
位{b0，b1，b2，...，bw-1}4204，如上所述。
[0167] 在一些示例中，可以设想，被配置为从0到t-1进行计数的计数器4203c可以用于这个示例电路和方法，以及先前方法的示例电路。
[0168] 值得注意的是，上述排名向量Rn与[8，9]中描述的索引向量Qn不同。更具体而言，排名向量Rn对内核信息块105内的位的可靠性进行排列，其中内核信息块105中的第一位的排名出现在向量的一端，而最后一位的排名出现在向量的另一端。相反，索引向量Qn提供按可
靠性次序排序的内核信息块105中的位的索引，其中最可靠的位的索引出现在向量的一端，
而最不可靠的位的索引出现在向量的另一端。但是，基于存储索引向量Qn的方法可能要求
使用交织器或其它复杂电路系统来解释索引向量Qn并产生位模式向量bk，n。相反，如上所
述，所提出的方法仅依赖简单比较器3802来解释排名向量Rn并产生位模式向量bk，n。
靠性次序排序的内核信息块105中的位的索引，其中最可靠的位的索引出现在向量的一端，
而最不可靠的位的索引出现在向量的另一端。但是，基于存储索引向量Qn的方法可能要求
使用交织器或其它复杂电路系统来解释索引向量Qn并产生位模式向量bk，n。相反，如上所
述，所提出的方法仅依赖简单比较器3802来解释排名向量Rn并产生位模式向量bk，n。
[0169] 可以设想，在替代示例中，可以从n-1中减去上述排名向量Rn的元素，并以这个经调整的形式进行存储。以这种方式，排名ROM存储足以为位模式的每个支持的长度“n”获得
排名向量Rn的信息。在使用PW和FRANK技术生成的信息位模式向量bk，n的示例中，这种调整
将使内核信息块105内的位具有更高的可靠性，以与具有更高值而不是如未调整方法中的
较低值的经调整的排名对应。应注意的是，由于PW技术的对称特性，这种调整等效于反转图
9中所示的未调整的排名的次序。在以上描述中，判定未调整的排名是否小于k的每个比较
可以由判定经调整的排名是否大于或等于n-k的比较来代替。
排名向量Rn的信息。在使用PW和FRANK技术生成的信息位模式向量bk，n的示例中，这种调整
将使内核信息块105内的位具有更高的可靠性，以与具有更高值而不是如未调整方法中的
较低值的经调整的排名对应。应注意的是，由于PW技术的对称特性，这种调整等效于反转图
9中所示的未调整的排名的次序。在以上描述中，判定未调整的排名是否小于k的每个比较
可以由判定经调整的排名是否大于或等于n-k的比较来代替。
[0170] 3)利用嵌套特性和对称特性的位模式生成器：
[0171] 在这个位模式生成器示例中，在位模式向量bk，n遵循嵌套特性和对称特性的情况下，上述排名ROM3801所需的总容量可以减少50％。在此，对于所有n以及对于所i∈[0，n-
1]，如果排名向量Rn中任何一对具有索引i和n-i-1的元素的总和等于n-1，那么对称特性得
以满足。例如，对称特性由通过PW技术生成的信息位模式向量bk，n满足，但一般不由[9]的
FRANK技术生成的信息位模式向量满足。
1]，如果排名向量Rn中任何一对具有索引i和n-i-1的元素的总和等于n-1，那么对称特性得
以满足。例如，对称特性由通过PW技术生成的信息位模式向量bk，n满足，但一般不由[9]的
FRANK技术生成的信息位模式向量满足。
[0172] 在一些示例中，当满足对称特性时，排名ROM3801可能仅需要存储每个排名向量Rn的前半部分。在使用具有恒定宽度log2(nmax)位的定点数的情况下，对于n∈{2，4，8，...，nmax}至(nmax-1)log2(nmax)位，这降低了排名ROM3801存储所有排名向量Rn所需的总容量，在nmax＝1024的情况下，这与9.99kbit对应。以这种方式，排名ROM存储足以获得针对位模式的每个支持的长度“n”的排名向量Rn的信息。
[0173] 可替代地，在使用具有变化的宽度log2(n)位的定点数的情况下，这将所需的总容量减少到 位。排名ROM3801具有w个排名的宽度，并且每个排
名向量Rn跨 个连续地址存储，其中n是由排名向量Rn所支持的输出向量长度。
名向量Rn跨 个连续地址存储，其中n是由排名向量Rn所支持的输出向量长度。
[0174] 值得注意的是，在n/2＜w的情况下，可以向排名向量Rn追加w-n个虚设元素，并在排名ROM3801中跨单个地址的宽度进行存储。
[0175] 现在参考11，图示了根据本发明一些示例实施例的针对w＝4的情况利用嵌套和对称特性的位模式生成器4000。在此，n可以用来对查找表3803加索引，以便识别每个特定排
名向量Rn的起始地址。可替代地，可以使用单独的多路复用的排名ROM3801来存储与n的每
个支持的值对应的排名向量Rn，在这种情况下，每个排名向量Rn都可以采用起始地址“0”。
名向量Rn的起始地址。可替代地，可以使用单独的多路复用的排名ROM3801来存储与n的每
个支持的值对应的排名向量Rn，在这种情况下，每个排名向量Rn都可以采用起始地址“0”。
[0176] 在一些示例中，位模式生成器4000可以用于与容量减小的排名ROM3801对接并生成位模式向量bk，n。在块调节处理的 个相继步骤中的每一个期间，计数器4203c
可以从“0”递增到“t-1”并且用于生成距离排名ROM3801的起始地址的偏移量。在当
时的块调节处理的 个相继步骤的前半部分期间，从排名ROM 3801
的递增地址读取排名向量Rn的相继w元素子集，其中距离起始地址的偏移量由c给出。
可以从“0”递增到“t-1”并且用于生成距离排名ROM3801的起始地址的偏移量。在当
时的块调节处理的 个相继步骤的前半部分期间，从排名ROM 3801
的递增地址读取排名向量Rn的相继w元素子集，其中距离起始地址的偏移量由c给出。
[0177] 返回参考图10的示例，w个比较器3802的组可以用于将排名向量Rn的这些子集转换成w个模式位{b0，b1，b2，...，bw-1}4204。在这个示例中，在当 时的处理的后
半部分，从排名ROM3801中的递减地址读取排名向量Rn的w元素子集，距离起始位置的偏移
量可以由 给出。以这种方式，读取与块调节处理的前半部分相同的地址，
但是次序反转。在这个示例中，多路复用器4004可以用于提供 而不是c作
为距离排名ROM3801的起始地址的偏移量。在处理的该后半部分期间，如果排名大于或大于
等于n-k，那么将对应的位模式位设置为“1”，否则设置为“0”。这可以通过使用多路复用器
4001来实现，以便提供n-k而不是k作为w个比较器3802的组的输入，以及通过使用w个非门
4002的组来将比较器3802的输出反相。此外，w个多路复用器4003的组可以用于在处理的后
半部分期间反转w个模式位{b0，b1，b2，...，bw-1}4204的次序，如图11中所示。
半部分，从排名ROM3801中的递减地址读取排名向量Rn的w元素子集，距离起始位置的偏移
量可以由 给出。以这种方式，读取与块调节处理的前半部分相同的地址，
但是次序反转。在这个示例中，多路复用器4004可以用于提供 而不是c作
为距离排名ROM3801的起始地址的偏移量。在处理的该后半部分期间，如果排名大于或大于
等于n-k，那么将对应的位模式位设置为“1”，否则设置为“0”。这可以通过使用多路复用器
4001来实现，以便提供n-k而不是k作为w个比较器3802的组的输入，以及通过使用w个非门
4002的组来将比较器3802的输出反相。此外，w个多路复用器4003的组可以用于在处理的后
半部分期间反转w个模式位{b0，b1，b2，...，bw-1}4204的次序，如图11中所示。
[0178] 可以设想，在替代示例中，可以从n-1中减去上述排名向量Rn的元素，并代替地以这种经调整的形式进行存储。以这种方式，排名ROM存储足以获得用于位模式的每个支持的
长度“n”的排名向量(Rn)的信息。在此，用于判定未调整的排名是否小于k的每个比较可以
由用于判定经调整的排名是否大于或等于n-k的比较来代替。同样，用于判定未调整的排名
是否大于或等于n-k的每个比较可以由用于判定经调整的排名是否小于k的比较来代替。
长度“n”的排名向量(Rn)的信息。在此，用于判定未调整的排名是否小于k的每个比较可以
由用于判定经调整的排名是否大于或等于n-k的比较来代替。同样，用于判定未调整的排名
是否大于或等于n-k的每个比较可以由用于判定经调整的排名是否小于k的比较来代替。
[0179] 4)利用嵌套、递归和算术特性的位模式生成器：
[0180] 在一些示例中，在位模式向量bk，n服从嵌套、递归和算术特性的情况下，生成位模式向量bk，n所需的ROM的量可以进一步大大减少。在此，如果与n∈{2，4，8，...，nmax}的相继值相关联的索引向量Qn可以通过对前面的索引向量Qn/2执行简单的操作来生成，那么递归
特性得以满足。例如，在[8]的PW序列中，可以根据特定的交错模式Pn通过将Qn/2与Qn/2+n/2.交错来获得索引向量Qn。如果仅基于输出向量中的n个位中的每一位在“0”至“n-1”范围内的索引就可以获得针对输出向量中的n个位中的每一位的位可靠性度量，那么算术特性得
以满足。在[8]的PW序列中，每个内核信息位的可靠性可以通过在“0”至“n-1”范围内的每个位索引的二进制表示上计算β扩展来确定。可以对这些位可靠性βn的对应向量中的元素进
行排序以便获得索引向量Qn，或者可以进行排名以获得排名向量Rn。
特性得以满足。例如，在[8]的PW序列中，可以根据特定的交错模式Pn通过将Qn/2与Qn/2+n/2.交错来获得索引向量Qn。如果仅基于输出向量中的n个位中的每一位在“0”至“n-1”范围内的索引就可以获得针对输出向量中的n个位中的每一位的位可靠性度量，那么算术特性得
以满足。在[8]的PW序列中，每个内核信息位的可靠性可以通过在“0”至“n-1”范围内的每个位索引的二进制表示上计算β扩展来确定。可以对这些位可靠性βn的对应向量中的元素进
行排序以便获得索引向量Qn，或者可以进行排名以获得排名向量Rn。
[0181] 现在参考图12，根据本发明一些示例实施例图示了针对w＝4的情况利用嵌套、递归和算术特性的位模式生成器4400。在一些示例中，在位模式向量bk，n服从嵌套、递归和算术特性的情况下，示例位模式生成器4400可以针对k和n的特定组合获得位模式向量bk，n。在此，可以使用递归电路4401将n-k的值转换成具有第(n-k)个最高位可靠性的位的索引Qn
(n-k)。这个递归电路4401可以基于来自先前索引向量{Qn/2(k)，Qn/4(k)，Qn/8(k)，...}的元素的递归组合来利用递归特性以获得Qn(n-k)。在一些示例中，值得注意的是，代替将每个
相继索引向量的整体解包，解包可以仅针对获得Qn(n-k)所需的特定元素。在PW序列的情况
下，模块可以包括用于执行交错的电路，以及用于存储交错模式
中的一些或全部的ROM。
(n-k)。这个递归电路4401可以基于来自先前索引向量{Qn/2(k)，Qn/4(k)，Qn/8(k)，...}的元素的递归组合来利用递归特性以获得Qn(n-k)。在一些示例中，值得注意的是，代替将每个
相继索引向量的整体解包，解包可以仅针对获得Qn(n-k)所需的特定元素。在PW序列的情况
下，模块可以包括用于执行交错的电路，以及用于存储交错模式
中的一些或全部的ROM。
[0182] 在一些示例中，还值得注意的是，通过也利用对称特性，这种ROM可能具有1kbit的总容量要求。为了为这一重大改进提供参考，让我们考虑[8]中的解释，由此定义了向量Pn
以及基于{P2，P4，...Pn}生成Qn的技术。在此，Pn是满足对称特性的二进制向量。由于在运行时n可以在{2，4，8，...1024}之间变化，因此要求生成{Q2，Q4，Q8，...，Q1024}的能力。作为结果，需要生成所有{P2，P4，P8，...P1024}的能力。根据本发明的示例实施例，并且通过利用Pn的对称特性，可以通过仅存储{P2，P4，P8，...P1024}中的每一个的前半部分来生成Pn向量。在此，需要n/2个位来存储Pn的前半部分，从而为{P2，P4，P8，...P1024}的全部提供总共1023位。以这种方式，可以考虑递归电路来对压缩信息进行解包，以便获得Qn(n-k)。
以及基于{P2，P4，...Pn}生成Qn的技术。在此，Pn是满足对称特性的二进制向量。由于在运行时n可以在{2，4，8，...1024}之间变化，因此要求生成{Q2，Q4，Q8，...，Q1024}的能力。作为结果，需要生成所有{P2，P4，P8，...P1024}的能力。根据本发明的示例实施例，并且通过利用Pn的对称特性，可以通过仅存储{P2，P4，P8，...P1024}中的每一个的前半部分来生成Pn向量。在此，需要n/2个位来存储Pn的前半部分，从而为{P2，P4，P8，...P1024}的全部提供总共1023位。以这种方式，可以考虑递归电路来对压缩信息进行解包，以便获得Qn(n-k)。
[0183] 此后，算术电路4402可以使用算术特性将具有第(n-k)个排名的位的位的索引Qn(n-k)转换成位可靠性度量β（Qn（n-k）。然后可以将这个值存储在寄存器4403中，并在生成位模式向量bk，n的整个处理中使用。
[0184] 更具体而言，在块调节处理的 个相继步骤中的每一个期间，计数器c 4203可以从“0”递增到“t-1”并且用于获得位模式向量的相继的w元素子集的位索引{cw，cw+1，cw+2，...，cw+w-1]}。在一些示例中，如图12中所示，这可以通过使用乘法器4404和w-1个加法器4405的组的布置来实现。此后，算术电路的w个副本4406的组可以用于计算对应的
位可靠性β[cw]，β[cw+1]，β[cw+2]，...，β[cw+w-1]}，然后可以使用w个比较器4407的组将其与β（Qn(n-k))进行比较，以便获得位模式向量bk，n的对应的w个元素。在PW序列中，更大的β扩展值意味着更大的位可靠性，因此w个比较器4407的组通过判定对应的位可靠性{β
[cw]，β[cw+1]，β[cw+2]，...，β[cw+w-1]}是否大于或等于β(Qn(n-k))来获得位模式位{b0，b1，b2，...，bw-1}4204。
位可靠性β[cw]，β[cw+1]，β[cw+2]，...，β[cw+w-1]}，然后可以使用w个比较器4407的组将其与β（Qn(n-k))进行比较，以便获得位模式向量bk，n的对应的w个元素。在PW序列中，更大的β扩展值意味着更大的位可靠性，因此w个比较器4407的组通过判定对应的位可靠性{β
[cw]，β[cw+1]，β[cw+2]，...，β[cw+w-1]}是否大于或等于β(Qn(n-k))来获得位模式位{b0，b1，b2，...，bw-1}4204。
[0185] 值得注意的是，通过利用位模式向量bk，n的递归特性，有可能实现节能。例如，在PW序列的情况下，可以使用递归特性来确定内核信息块中的位之间的关系。更具体而言，可以确定如果特定位被选择为冻结位，那么这保证了特定的其它位也将被选择为冻结位。同样，
可以确定如果特定位被选择为信息位，那么这保证了特定的其它位也将被选择为信息位。
这可以在图12的位模式生成器4400中被利用，以便在可以基于在该处理的较早步骤中已经
做出的决定来确定对应的位模式位的任何时候在该处理的特定步骤期间禁用特定的算术
电路。
可以确定如果特定位被选择为信息位，那么这保证了特定的其它位也将被选择为信息位。
这可以在图12的位模式生成器4400中被利用，以便在可以基于在该处理的较早步骤中已经
做出的决定来确定对应的位模式位的任何时候在该处理的特定步骤期间禁用特定的算术
电路。
[0186] 在一些示例中，可以设想图12的方法在编码块调节的情况下可以进一步简化，其中位可靠性是位索引的简单函数。在此，在编码块调节处理的 个相继步骤中的
每一个期间，计数器c4203可以从“0”递增到“t-1”并且用于取决于n和k的值而控制提供位模式向量bk，n的相继的w元素子集的电路。
每一个期间，计数器c4203可以从“0”递增到“t-1”并且用于取决于n和k的值而控制提供位模式向量bk，n的相继的w元素子集的电路。
[0187] 现在参考图13，图示了根据本发明示例的用于在编码块调节处理的每个步骤中从特定位模式生成w个位的电路。例如，根据本发明的一些示例实施例，所示出的电路包括：
(a)块删余；(b)缩短块；(c)位反转删余；以及(d)位反转缩短。在图13a-图13d中图示了用于块删余、块缩短、位反转删余和位反转缩短的合适电路[16]。在此，乘法器4101和w-1个加法器4102的组用于将计数器c4203转换成位模式向量的当前子集中的位的索引{cw，cw+1，cw+
2，...，cw+w-1}。在图13c和图13d的位反转方案中，w个反转模块4103的组用于反转每个位
索引的log2(n)位二进制表示中的位的次序，以便产生反转的位索引
最后，w个比较器的组用于将位索引或者反转的位
索引与k或者n-k进行比较。更具体而言，如果在图13b和13d的缩短方案中对应的位索引或
反转的位索引小于k，那么位模式位{b0，b1，b2，...，bw-1}被设置为1。相反，如果在图13a和图
13c的删余方案中对应的位索引或反转的位索引大于或等于n-k，那么位模式位{b0，b1，
b2，...，bw-1}被设置为1。与图12相比，可以观察到，在图13a-图13d所示的所有情况下，算术模块4401和递归模块4402彼此抵消。在图13c和图13d的情况下，算术模块4406的功能由位
反转操作4103执行。
(a)块删余；(b)缩短块；(c)位反转删余；以及(d)位反转缩短。在图13a-图13d中图示了用于块删余、块缩短、位反转删余和位反转缩短的合适电路[16]。在此，乘法器4101和w-1个加法器4102的组用于将计数器c4203转换成位模式向量的当前子集中的位的索引{cw，cw+1，cw+
2，...，cw+w-1}。在图13c和图13d的位反转方案中，w个反转模块4103的组用于反转每个位
索引的log2(n)位二进制表示中的位的次序，以便产生反转的位索引
最后，w个比较器的组用于将位索引或者反转的位
索引与k或者n-k进行比较。更具体而言，如果在图13b和13d的缩短方案中对应的位索引或
反转的位索引小于k，那么位模式位{b0，b1，b2，...，bw-1}被设置为1。相反，如果在图13a和图
13c的删余方案中对应的位索引或反转的位索引大于或等于n-k，那么位模式位{b0，b1，
b2，...，bw-1}被设置为1。与图12相比，可以观察到，在图13a-图13d所示的所有情况下，算术模块4401和递归模块4402彼此抵消。在图13c和图13d的情况下，算术模块4406的功能由位
反转操作4103执行。
[0188] 提出的用于冻结位插入和移除的硬件实施方式的示例
[0189] 在[17]中提出并比较了若干极化码序列，并在3GPPTSGRANWG1Meeting(会议)#90[18，A16.1.4.2.2]中为3GPP新无线电极化码选择了华为(Huawei)序列。来自[17]的Huawei
序列是针对长度为Nmax＝1024位的最大母代码块定义的，并且可以通过利用序列的嵌套特
性来提取较短的二的幂的母块长度N的序列QN。例如，针对N＝64的序列为Q64＝[0，1，2，4，8，
16，32，3，5，9，6，17，10，18，12，33，20，34，24，36，7，11，40，19，13，48，14，21，35，26，37，25，
22，38，41，28，42，49，44，50，15，52，23，56，27，39，29，43，30，45，51，46，53，54，57，58，60，
31，47，55，59，61，62，63]。在此，每个相继元素QN[u](其中序列QN的u∈[0，N-1]指示极化码的下一个更可靠的未编码位的位置(在范围[0，N-1]内)，其中QN[0]和QN[N-1]分别给出了最
不可靠和最可靠的位的位置。例如，Q64[5]＝16指示位置16的位比位置Q64[0]至Q64[4]的位
更可靠，但没有位置Q64[6]至Q64[63]的位更可靠。
序列是针对长度为Nmax＝1024位的最大母代码块定义的，并且可以通过利用序列的嵌套特
性来提取较短的二的幂的母块长度N的序列QN。例如，针对N＝64的序列为Q64＝[0，1，2，4，8，
16，32，3，5，9，6，17，10，18，12，33，20，34，24，36，7，11，40，19，13，48，14，21，35，26，37，25，
22，38，41，28，42，49，44，50，15，52，23，56，27，39，29，43，30，45，51，46，53，54，57，58，60，
31，47，55，59，61，62，63]。在此，每个相继元素QN[u](其中序列QN的u∈[0，N-1]指示极化码的下一个更可靠的未编码位的位置(在范围[0，N-1]内)，其中QN[0]和QN[N-1]分别给出了最
不可靠和最可靠的位的位置。例如，Q64[5]＝16指示位置16的位比位置Q64[0]至Q64[4]的位
更可靠，但没有位置Q64[6]至Q64[63]的位更可靠。
[0190] 在[19]中提出并比较了两种极化码速率匹配方案，并在3GPPTSGRANWG1 Meeting#90[18，A16.1.4.2.3]中选择了选项2。来自[19]的选项2定义了子块交织器，它将极化编码
位分解成32个等长子块，这些子块根据交织器模式π＝[0，1，2，4，3，5，6，7，8，16，9，17，10，
18，11，19，12，20，13，21，14，22，15，23，24，25，26，28，27，29，30，31]被重新排序。在此，交织器模式π的每个元素π[m](其中m∈[0，31])指示在位置m处交织的子块源自的位置(在范围
[0，31]中)。例如，π[9]=16指示位置9处的交织子块是源自在交织之前处于位置16的子块。
此外，取决于未编码的块长度K和编码块长度M，来自[19]的选项2定义了控制母代码块长度
N的选择以及删余、缩短或重复的选择的规则。重要的是，来自[19]的选项2还定义了控制冻
结位的选择的规则，这取决于这种速率匹配方案的所有其它方面。
位分解成32个等长子块，这些子块根据交织器模式π＝[0，1，2，4，3，5，6，7，8，16，9，17，10，
18，11，19，12，20，13，21，14，22，15，23，24，25，26，28，27，29，30，31]被重新排序。在此，交织器模式π的每个元素π[m](其中m∈[0，31])指示在位置m处交织的子块源自的位置(在范围
[0，31]中)。例如，π[9]=16指示位置9处的交织子块是源自在交织之前处于位置16的子块。
此外，取决于未编码的块长度K和编码块长度M，来自[19]的选项2定义了控制母代码块长度
N的选择以及删余、缩短或重复的选择的规则。重要的是，来自[19]的选项2还定义了控制冻
结位的选择的规则，这取决于这种速率匹配方案的所有其它方面。
[0191] 更具体而言，速率匹配方案影响由K个信息和循环冗余校验(CRC)位提供的N个未编码位中的哪些位。剩余的N-K个未编码位由冻结位提供，它们可以由用户设备标识(UE-
ID)位加扰(scramble)。在没有速率匹配的情况下，K个信息和CRC位的位置将通过使用序列
QN来选择，以识别具有最高可靠性的K个未编码位，而所有其它未编码位变得被冻结。
ID)位加扰(scramble)。在没有速率匹配的情况下，K个信息和CRC位的位置将通过使用序列
QN来选择，以识别具有最高可靠性的K个未编码位，而所有其它未编码位变得被冻结。
[0192] 在图13c和图13d的情况下，算术模块4406的功能由位反转操作4103执行。
[0193] 提出的用于冻结位插入和移除的硬件实施方式的示例
[0194] 在[17]中提出并比较了若干极化码序列，并在3GPP TSG RAN WG1 Meeting(会议)#90[18,Al 6.1.4.2.2]中为3GPP新无线电极化码选择了华为(Huawei)序列。来自[17]
的Huawei序列是针对长度为 位的最大母代码块定义的，并且可以通过利用
序列的嵌套特性来提取较短的二的幂的母块长度 的序列 例如，针对 的序列
为
在此，每个相继元素 (其中序列 的
指示极化码的下一个更可靠的未编码位的位置(在范围 内)，
其中 和 分别给出了最不可靠和最可靠的位的位置。例如，
指示位置16的位比位置 至 的位更可靠，但没有位置
至 的位更可靠。
的Huawei序列是针对长度为 位的最大母代码块定义的，并且可以通过利用
序列的嵌套特性来提取较短的二的幂的母块长度 的序列 例如，针对 的序列
为
在此，每个相继元素 (其中序列 的
指示极化码的下一个更可靠的未编码位的位置(在范围 内)，
其中 和 分别给出了最不可靠和最可靠的位的位置。例如，
指示位置16的位比位置 至 的位更可靠，但没有位置
至 的位更可靠。
[0195] 在[19]中提出并比较了两种极化码速率匹配方案，并在3GPP TSG RAN WG1 Meeting#90[18，Al 6.1.4.2.3]中选择了选项2。来自[19]的选项2定义了子块交织器，它将
极化编码位分解成32个等长子块，这些子块根据交织器模式 [0，1，2，4，3，5，6，7，8，16，
9，17，10，18，11，19，12，20，13，21，14，22，15，23，24，25，26，28，27，29，30，31]被重新排序。
在此，交织器模式 的每个元素 (其中 )指示在位置 处交织的子块
源自的位置(在范围 中)。例如， 指示位置9处的交织子块是源自在交织之
前处于位置16的子块。此外，取决于未编码的块长度 和编码块长度 来自[19]的选
项2定义了控制母代码块长度 的选择以及删余、缩短或重复的选择的规则。重要的是，来
自[19]的选项2还定义了控制冻结位的选择的规则，这取决于这种速率匹配方案的所有其
它方面。
极化编码位分解成32个等长子块，这些子块根据交织器模式 [0，1，2，4，3，5，6，7，8，16，
9，17，10，18，11，19，12，20，13，21，14，22，15，23，24，25，26，28，27，29，30，31]被重新排序。
在此，交织器模式 的每个元素 (其中 )指示在位置 处交织的子块
源自的位置(在范围 中)。例如， 指示位置9处的交织子块是源自在交织之
前处于位置16的子块。此外，取决于未编码的块长度 和编码块长度 来自[19]的选
项2定义了控制母代码块长度 的选择以及删余、缩短或重复的选择的规则。重要的是，来
自[19]的选项2还定义了控制冻结位的选择的规则，这取决于这种速率匹配方案的所有其
它方面。
[0196] 更具体而言，速率匹配方案影响由 个信息和循环冗余校验(CRC)位提供的 个未编码位中的哪些位。剩余的 个未编码位由冻结位提供，它们可以由用户设备标识
(UE-ID)位加扰(scramble)。在没有速率匹配的情况下， 个信息和CRC位的位置将通过使
用序列 来选择，以识别具有最高可靠性的 个未编码位，而所有其它未编码位变得被
冻结。但是，当采用速率匹配时，这要求独立于序列并在应用序列之前识别冻结位的集合。
此后，通过使用序列QN来识别具有最高可靠性的K个信息和CRC位而将其定位在其余的未编
码位内，而所有其它剩余的未编码位变得被冻结。
(UE-ID)位加扰(scramble)。在没有速率匹配的情况下， 个信息和CRC位的位置将通过使
用序列 来选择，以识别具有最高可靠性的 个未编码位，而所有其它未编码位变得被
冻结。但是，当采用速率匹配时，这要求独立于序列并在应用序列之前识别冻结位的集合。
此后，通过使用序列QN来识别具有最高可靠性的K个信息和CRC位而将其定位在其余的未编
码位内，而所有其它剩余的未编码位变得被冻结。
[0197] 本部分提出了硬件实施方式的示例，这些示例可以一次执行若干位的冻结位插入和移除处理，从而允许使用少量的时钟周期完成冻结位的插入和移除处理。更具体而言，这
允许在极化编码之前将冻结位与信息位和CRC位交错。同样，这允许在极化解码之后将冻结
位与信息位和CRC位解交错。所提出的方法的示例也可以适用于交错和解交错奇偶校验
(PC)位。所提出的硬件实施方式的示例不要求用于排序、交织或执行其它复杂操作的电路，
也不要求用于存储预先计算的冻结位的位置或中间变量的过量ROM。下面详细描述所提出
的硬件实施方式的一些预期示例。
允许在极化编码之前将冻结位与信息位和CRC位交错。同样，这允许在极化解码之后将冻结
位与信息位和CRC位解交错。所提出的方法的示例也可以适用于交错和解交错奇偶校验
(PC)位。所提出的硬件实施方式的示例不要求用于排序、交织或执行其它复杂操作的电路，
也不要求用于存储预先计算的冻结位的位置或中间变量的过量ROM。下面详细描述所提出
的硬件实施方式的一些预期示例。
[0198] 在第一子处理4701期间，如图16、21和25中所识别出的，所提出的硬件实施方式的一些示例按可靠性减小的次序一次考虑wQ个未编码位的位置，从而考虑是否通过速率匹配
来冻结每个相继的未编码位。继续进行该处理，直到找到未被速率匹配冻结的K个位为止，
随后确定第K个最可靠的非冻结位的可靠性并将其称为阈值可靠性3804。在第二子处理
4702期间，如图16、21-24和26中所识别出的，wR个未编码位的位置以其自然次序被一次考
虑。如果wR个未编码位的位置中的每一个的可靠性不小于阈值可靠性3804并且如果未通过
速率匹配冻结，那么将该位置确定为信息位或CRC位，否则将其确定为冻结位。以这种方式，在整个第二子处理4702中的时间3409处生成位模式wR位，其识别每个未编码位是信息位还
是CRC位，或者它是否是冻结位。同时，位模式可以用于以其自然次序一次交错101或解交错
112wR个未编码位。更具体而言，信息位和CRC位可以在整个第二子处理4702中与冻结位交
错，以便在极化编码期间实现冻结位插入101。同样，在整个第二子处理4702中，可以从冻结位解交错信息位和CRC位，以便在极化解码期间实现冻结位移除112。
来冻结每个相继的未编码位。继续进行该处理，直到找到未被速率匹配冻结的K个位为止，
随后确定第K个最可靠的非冻结位的可靠性并将其称为阈值可靠性3804。在第二子处理
4702期间，如图16、21-24和26中所识别出的，wR个未编码位的位置以其自然次序被一次考
虑。如果wR个未编码位的位置中的每一个的可靠性不小于阈值可靠性3804并且如果未通过
速率匹配冻结，那么将该位置确定为信息位或CRC位，否则将其确定为冻结位。以这种方式，在整个第二子处理4702中的时间3409处生成位模式wR位，其识别每个未编码位是信息位还
是CRC位，或者它是否是冻结位。同时，位模式可以用于以其自然次序一次交错101或解交错
112wR个未编码位。更具体而言，信息位和CRC位可以在整个第二子处理4702中与冻结位交
错，以便在极化编码期间实现冻结位插入101。同样，在整个第二子处理4702中，可以从冻结位解交错信息位和CRC位，以便在极化解码期间实现冻结位移除112。
[0199] 在图16的示意图中详细描述了用于冻结位插入和移除的所提出的硬件实施方式的一些示例，其中上半部分和下半部分分别与第一子处理4701和第二子处理4702对应。这
个示意图包括四个ROM的集合4202、3801、4203、4204，如下面详细描述的。图16中所示的这些ROM的操作和逻辑由控制器4201协调，如下面详细描述的。
个示意图包括四个ROM的集合4202、3801、4203、4204，如下面详细描述的。图16中所示的这些ROM的操作和逻辑由控制器4201协调，如下面详细描述的。
[0200] 1)ROM
[0201] 具有最高可靠性的K个未编码位，而所有其它未编码位变得被冻结。但是，当采用速率匹配时，这要求独立于序列并在应用序列之前识别冻结位的集合。此后，通过使用序列
来识别具有最高可靠性的 个信息和CRC位而将其定位在其余的未编码位内，而
所有其它剩余的未编码位变得被冻结。
来识别具有最高可靠性的 个信息和CRC位而将其定位在其余的未编码位内，而
所有其它剩余的未编码位变得被冻结。
[0202] 本部分提出了硬件实施方式的示例，这些示例可以一次执行若干位的冻结位插入和移除处理，从而允许使用少量的时钟周期完成冻结位的插入和移除处理。更具体而言，这
允许在极化编码之前将冻结位与信息位和CRC位交错。同样，这允许在极化解码之后将冻结
位与信息位和CRC位解交错。所提出的方法的示例也可以适用于交错和解交错奇偶校验
(PC)位。所提出的硬件实施方式的示例不要求用于排序、交织或执行其它复杂操作的电路，
也不要求用于存储预先计算的冻结位的位置或中间变量的过量ROM。下面详细描述所提出
的硬件实施方式的一些预期示例。
允许在极化编码之前将冻结位与信息位和CRC位交错。同样，这允许在极化解码之后将冻结
位与信息位和CRC位解交错。所提出的方法的示例也可以适用于交错和解交错奇偶校验
(PC)位。所提出的硬件实施方式的示例不要求用于排序、交织或执行其它复杂操作的电路，
也不要求用于存储预先计算的冻结位的位置或中间变量的过量ROM。下面详细描述所提出
的硬件实施方式的一些预期示例。
[0203] 在第一子处理4701期间，如图16、21和25中所识别出的，所提出的硬件实施方式的一些示例按可靠性减小的次序一次考虑 个未编码位的位置，从而考虑是否通过速率匹
配来冻结每个相继的未编码位。继续进行该处理，直到找到未被速率匹配冻结的 个位
为止，随后确定第 个最可靠的非冻结位的可靠性并将其称为阈值可靠性3804。在第二
子处理4702期间，如图16、21-24和26中所识别出的， 个未编码位的位置以其自然次序
被一次考虑。如果 个未编码位的位置中的每一个的可靠性不小于阈值可靠性3804并且
如果未通过速率匹配冻结，那么将该位置确定为信息位或CRC位，否则将其确定为冻结位。
以这种方式，在整个第二子处理4702中的时间3409处生成位模式 位，其识别每个未编
码位是信息位还是CRC位，或者它是否是冻结位。同时，位模式可以用于以其自然次序一次
交错101或解交错112 个未编码位。更具体而言，信息位和CRC位可以在整个第二子处理
4702中与冻结位交错，以便在极化编码期间实现冻结位插入101。同样，在整个第二子处理
4702中，可以从冻结位解交错信息位和CRC位，以便在极化解码期间实现冻结位移除112。
配来冻结每个相继的未编码位。继续进行该处理，直到找到未被速率匹配冻结的 个位
为止，随后确定第 个最可靠的非冻结位的可靠性并将其称为阈值可靠性3804。在第二
子处理4702期间，如图16、21-24和26中所识别出的， 个未编码位的位置以其自然次序
被一次考虑。如果 个未编码位的位置中的每一个的可靠性不小于阈值可靠性3804并且
如果未通过速率匹配冻结，那么将该位置确定为信息位或CRC位，否则将其确定为冻结位。
以这种方式，在整个第二子处理4702中的时间3409处生成位模式 位，其识别每个未编
码位是信息位还是CRC位，或者它是否是冻结位。同时，位模式可以用于以其自然次序一次
交错101或解交错112 个未编码位。更具体而言，信息位和CRC位可以在整个第二子处理
4702中与冻结位交错，以便在极化编码期间实现冻结位插入101。同样，在整个第二子处理
4702中，可以从冻结位解交错信息位和CRC位，以便在极化解码期间实现冻结位移除112。
[0204] 在图16的示意图中详细描述了用于冻结位插入和移除的所提出的硬件实施方式的一些示例，其中上半部分和下半部分分别与第一子处理4701和第二子处理4702对应。这
个示意图包括四个ROM的集合4202、3801、4203、4204，如下面详细描述的。图16中所示的这些ROM的操作和逻辑由控制器4201协调，如下面详细描述的。
个示意图包括四个ROM的集合4202、3801、4203、4204，如下面详细描述的。图16中所示的这些ROM的操作和逻辑由控制器4201协调，如下面详细描述的。
[0205] 1)ROM
[0206] 如图16中所示，所提出的硬件实施方式的一些示例采用四个ROM集合，如下所示。
[0207] ·反转序列ROM4202的集合，存储反转序列的集合在此，反转序列 的每个相继元素
(其中u∈[0，N-1])指示极化码的下一个较不可靠的未编
码位的位置(在范围[0，N-1]中)，其中 和 分别给出最高可靠位和最
低可靠位的位置。
(其中u∈[0，N-1])指示极化码的下一个较不可靠的未编
码位的位置(在范围[0，N-1]中)，其中 和 分别给出最高可靠位和最
低可靠位的位置。
[0208] ·排名ROM3801的集合，存储排名序列的集合{R32，R64，R128，...，R1024}。在此，排名序列RN的每个元素RN[u](其中u∈[0，N-1])指示极化码的对应未编码位的可靠性排名(在范围[0，N-1]中)，其中越低的值RN[u]指示越高的可靠性。例如，RN[u1]＝0和RN[u2]＝N-1指示未编码位u1和u2分别是最可靠的位和最不可靠的位。反转序列 和排名序列RN之间的关
系使得
系使得
[0209] ·解 交 织 器 R O M 4 2 0 3 的 集 合 ，存 储 解 交 织 器 模 式 的 集 合在此，解交织器模式 的每个元素
(其中u∈[0，N-1])指示在位置u处的极化编码位在速率匹配期间要交织到的位置(在范围
[0 ，N- 1 ]中 ) 。解 交 织 器模 式 和交 织 器 模式π之间 的 关系 使 得
此外， 中被评估为
的相同值的所有元素 按升序出现在 内的连续位置中。
(其中u∈[0，N-1])指示在位置u处的极化编码位在速率匹配期间要交织到的位置(在范围
[0 ，N- 1 ]中 ) 。解 交 织 器模 式 和交 织 器 模式π之间 的 关系 使 得
此外， 中被评估为
的相同值的所有元素 按升序出现在 内的连续位置中。
[0210] ·交织序列ROM4204的集合，存储交织序列的集合在此，交织序列 的每个元素 作为
被获得。
被获得。
[0211] 每个反转序列ROM4202和每个交织序列ROM4204中的每个地址存储相应序列的wQ个元素，其中wQ是二的幂。更具体而言，每个反转序列 的wQ个连续元素的每个相继组被
存储在对应反转序列ROM4202的相继地址中，
存储在对应反转序列ROM4202的相继地址中，
[0212] 如图16中所示，所提出的硬件实施方式的一些示例采用四个ROM集合，如下所示。
[0213] · 反 转 序 列 R O M 4 2 0 2 的 集 合 ，存 储 反 转 序 列 的 集 合在 此 ，反 转 序 列 的 每 个 相 继 元 素
(其中 )指示极化码的下一个
较不可靠的未编码位的位置(在范围 中)，其中 和 分别
给出最高可靠位和最低可靠位的位置。
(其中 )指示极化码的下一个
较不可靠的未编码位的位置(在范围 中)，其中 和 分别
给出最高可靠位和最低可靠位的位置。
[0214] ·排名ROM 3801的集合，存储排名序列的集合在此，排名序列 的每个元素 (其中
) 指示极化码的 对应未编码位的可 靠性排名 (在范围
中)，其中越低的值 指示越高的可靠性。例如， 和
指示未编码位 和 分别是最可靠的位和最不可靠的位。反转序
列 和排名序列 之间的关系使得
) 指示极化码的 对应未编码位的可 靠性排名 (在范围
中)，其中越低的值 指示越高的可靠性。例如， 和
指示未编码位 和 分别是最可靠的位和最不可靠的位。反转序
列 和排名序列 之间的关系使得
[0215] ·解 交 织 器 R O M 4 2 0 3 的 集 合 ，存 储 解 交 织 器 模式 的 集 合在此，解交织器模式 的每个元素 (其中
)指示在位置 处的极化编码位在速率匹配期间要交织到的位
置(在范围 中)。解交织器模式 和交织器模式 之间的关系使得
此外， 中被评估为
的相同值的所有元素 按升序出现在 内的连续位置中。
)指示在位置 处的极化编码位在速率匹配期间要交织到的位
置(在范围 中)。解交织器模式 和交织器模式 之间的关系使得
此外， 中被评估为
的相同值的所有元素 按升序出现在 内的连续位置中。
[0216] · 交 织 序 列 R O M 4 2 0 4 的 集 合 ，存 储 交 织 序 列 的 集 合在此，交织序列 的每个元素 作为
被获得。
被获得。
[0217] 每个反转序列ROM 4202和每个交织序列ROM 4204中的每个地址存储相应序列的个元素，其中 是二的幂。更具体而言，每个反转序列 的 个连续元素的每个
相继组被存储在对应反转序列ROM 4202的相继地址中，如图17中针对N＝64和wQ＝8所例示
的。同样，每个交织序列 的wQ个连续元素的每个相继组存储在对应交织序列ROM 4204的
相继地址中，如图18中针对N＝64和wQ＝8例示的。更具体而言，这些ROM4202、4204中的每个元素是根据 和 获
得的，其中c∈[0，N/wQ-1]是对应的地址，并且i∈[0，wQ-1]是该地址内元素的索引。
相继组被存储在对应反转序列ROM 4202的相继地址中，如图17中针对N＝64和wQ＝8所例示
的。同样，每个交织序列 的wQ个连续元素的每个相继组存储在对应交织序列ROM 4204的
相继地址中，如图18中针对N＝64和wQ＝8例示的。更具体而言，这些ROM4202、4204中的每个元素是根据 和 获
得的，其中c∈[0，N/wQ-1]是对应的地址，并且i∈[0，wQ-1]是该地址内元素的索引。
[0218] 相反，每个解交织器ROM4203和每个排名ROM3801中的每个地址存储相应序列的wR个元素，其中wR是可以独立于wQ被选择的二的幂。更具体而言，每个解交织器模式 的wR
个连续元素的每个相继组存储在对应解交织器ROM4203的相继地址中，如图19中针对N＝64
和wR＝4所例示的。同样，每个排名序列RN的wR个连续元素的每个相继组存储在对应排名
ROM3801的相继地址中，如图20中针对N＝64和wR＝4所例示的。更具体而言，根据
和RN[c，i]＝RN[c·wR+i]获得这些ROM4203、3801中的
每个元素，其中c∈[0，N/wR-1]是对应的地址，并且i∈[0，wR-1]是该地址内元素的索引。
个连续元素的每个相继组存储在对应解交织器ROM4203的相继地址中，如图19中针对N＝64
和wR＝4所例示的。同样，每个排名序列RN的wR个连续元素的每个相继组存储在对应排名
ROM3801的相继地址中，如图20中针对N＝64和wR＝4所例示的。更具体而言，根据
和RN[c，i]＝RN[c·wR+i]获得这些ROM4203、3801中的
每个元素，其中c∈[0，N/wR-1]是对应的地址，并且i∈[0，wR-1]是该地址内元素的索引。
[0219] 应注意的是，在N＜wQ或N＜wR的情况下，存储在对应ROM4202、3801、4803、4204中的每个序列可以被追加wQ-N或wR-N个值为N-1的虚设元素，以便填充ROM的单个地址。应注意的是，代替将相同类型的序列存储在与N的每个支持的值对应的单独ROM中，可以将这些序列
存储在单个较大ROM的不同地址空间内。在这种情况下，N的值可以用于对查找表3803加索
引，其识别对应序列的起始地址。
存储在单个较大ROM的不同地址空间内。在这种情况下，N的值可以用于对查找表3803加索
引，其识别对应序列的起始地址。
[0220] 假设使用宽度为log2(Nmax)＝10位的定点数来存储ROM4202、3801、4203、4204中的所有条目，那么对于N∈{32，64，128，...，1024}，ROM存储所有序列 和RN所
需的总容量为78.75kbit。可替代地，如果使用不同的宽度log2(N)位来存储针对不同N值的
定点数，那么所需的总容量可以减少到71.62kbit。
需的总容量为78.75kbit。可替代地，如果使用不同的宽度log2(N)位来存储针对不同N值的
定点数，那么所需的总容量可以减少到71.62kbit。
[0221] 2)逻辑与控制器
[0222] 如图16中所示，用于冻结位插入和移除的所提出的硬件实施方式的一些示例包括四个ROM的集合4202、3801、4203、4204以及各种逻辑
[0223] 如图17中针对 和 所例示的。同样，每个交织序列 的 个连续元素的每个相继组存储在对应交织序列ROM 4204的相继地址中，如图18中针对 和
例示的。更具体而言，这些ROM 4202、4204中的每个元素是根据
和 获得的，其中
是对应的地址，并且 是该地址内元素
的索引。
例示的。更具体而言，这些ROM 4202、4204中的每个元素是根据
和 获得的，其中
是对应的地址，并且 是该地址内元素
的索引。
[0224] 相反，每个解交织器ROM 4203和每个排名ROM 3801中的每个地址存储相应序列的个元素，其中 是可以独立于 被选择的二的幂。更具体而言，每个解交织器
模式 的 个连续元素的每个相继组存储在对应解交织器ROM 4203的相继地址
中，如图19中针对 和 所例示的。同样，每个排名序列 的 个
连续元素的每个相继组存储在对应排名ROM 3801的相继地址中，如图20中针对 和
所例示的。更具体而言 ，根据 和
获得这些ROM 4203、3801中的每个元素，其中
是对应的地址，并且 是该地址内元素
的索引。
模式 的 个连续元素的每个相继组存储在对应解交织器ROM 4203的相继地址
中，如图19中针对 和 所例示的。同样，每个排名序列 的 个
连续元素的每个相继组存储在对应排名ROM 3801的相继地址中，如图20中针对 和
所例示的。更具体而言 ，根据 和
获得这些ROM 4203、3801中的每个元素，其中
是对应的地址，并且 是该地址内元素
的索引。
[0225] 应注意的是，在 或 的情况下，存储在对应ROM 4202、3801、4803、4204中的每个序列可以被追加 或 个值为 的
虚设元素，以便填充ROM的单个地址。应注意的是，代替将相同类型的序列存储在与 的每
个支持的值对应的单独ROM中，可以将这些序列存储在单个较大ROM的不同地址空间内。在
这种情况下， 的值可以用于对查找表3803加索引，其识别对应序列的起始地址。
虚设元素，以便填充ROM的单个地址。应注意的是，代替将相同类型的序列存储在与 的每
个支持的值对应的单独ROM中，可以将这些序列存储在单个较大ROM的不同地址空间内。在
这种情况下， 的值可以用于对查找表3803加索引，其识别对应序列的起始地址。
[0226] 假设使用宽度为 位的定点数来存储ROM4202、3801、4203、4204中的所有条目，那么对于 ROM存储所
有序列 和 所需的总容量为78.75kbit。可替代地，如果使用不同
的宽度 位来存储针对不同 值的定点数，那么所需的总容量可以减
少到71.62kbit。
有序列 和 所需的总容量为78.75kbit。可替代地，如果使用不同
的宽度 位来存储针对不同 值的定点数，那么所需的总容量可以减
少到71.62kbit。
[0227] 2)逻辑与控制器
[0228] 如图16中所示，用于冻结位插入和移除的所提出的硬件实施方式的一些示例包括四个ROM的集合4202、3801、4203、4204以及各种逻辑电路。根据图21的流程图，这些在图16中所示的控制器4201的协调下操作。如上所述，所提出的硬件实施方式的一些示例使用两
个子处理4701和4702来完成冻结位插入或移除的处理，这两个子处理与图21的左半部分和
右半部分对应。
个子处理4701和4702来完成冻结位插入或移除的处理，这两个子处理与图21的左半部分和
右半部分对应。
[0229] 在第一子处理4701开始时，图16的N逻辑4205用于计算母代码块尺寸N，它是信息位和CRC位的数量K以及速率匹配后剩余的极化编码位的数量M的函数。如图21中所示，如果
不满足M＜N4703，那么可以通过将排名阈值k设置为等于K4704来立即结束第一子处理
4701，其中k实现上面提到的可靠性阈值3804。否则，第一子处理4701必须使用进一步的计
算以便确定排名阈值k 3804。
不满足M＜N4703，那么可以通过将排名阈值k设置为等于K4704来立即结束第一子处理
4701，其中k实现上面提到的可靠性阈值3804。否则，第一子处理4701必须使用进一步的计
算以便确定排名阈值k 3804。
[0230] 在这种情况下，控制器4201将图16中所示的计数器c1和c2复位为零4705。在相继的时钟周期中，使用计数器c1对与N的特定值对应的交织序列ROM 4204和反转序列ROM4202的
相继地址加索引4206，该计数器在每个时钟周期中递增4706。如图16和图21中所示，反转序
列 和交织序列 的wQ个连续元素 至 和
至 分别从反转序列ROM4202和交织序列ROM4204中读取
4707、4708。
相继地址加索引4206，该计数器在每个时钟周期中递增4706。如图16和图21中所示，反转序
列 和交织序列 的wQ个连续元素 至 和
至 分别从反转序列ROM4202和交织序列ROM4204中读取
4707、4708。
[0231] 在每个相继的时钟周期中从反转序列ROM 4202和交织序列ROM 4204中读取的每个相继的元素集合被提供给图16中所示的f逻辑的第一集合4207。如图21中所示，该f逻辑
4207通过并行地针对i∈[0，wQ-1]的每个值计算
来获得wQ个二进制标志的集合，其中
4207通过并行地针对i∈[0，wQ-1]的每个值计算
来获得wQ个二进制标志的集合，其中
[0232]
[0233] 在每个时钟周期中获得的二进制标志b1[0]至b1[wQ-1]被提供给图16所示的累加器逻辑4208。如图21所示，它使用索引i，该索引最初被设置为0(4710)，并朝着wQ-1(4712)
递增(4711)，以便按从b1[0]到b1[wQ-1]的次序考虑二进制标志。同时，对于每个具有值“1”的二进制标志(4714)，计数器c2 4209递增一次(4713)。当计数器
递增(4711)，以便按从b1[0]到b1[wQ-1]的次序考虑二进制标志。同时，对于每个具有值“1”的二进制标志(4714)，计数器c2 4209递增一次(4713)。当计数器
[0234] 电路。根据图21的流程图，这些在图16中所示的控制器4201的协调下操作。如上所述，所提出的硬件实施方式的一些示例使用两个子处理4701和4702来完成冻结位插入或移
除的处理，这两个子处理与图21的左半部分和右半部分对应。
除的处理，这两个子处理与图21的左半部分和右半部分对应。
[0235] 在第一子处理4701开始时，图16的 逻辑4205用于计算母代码块尺寸 它是信息位和CRC位的数量 以及速率匹配后剩余的极化编码位的数量 的函数。如图
21中所示，如果不满足 4703，那么可以通过将排名阈值 设置为等于 4704来立即
结束第一子处理4701，其中 实现上面提到的可靠性阈值3804。否则，第一子处理4701必
须使用进一步的计算以便确定排名阈值 3804。
21中所示，如果不满足 4703，那么可以通过将排名阈值 设置为等于 4704来立即
结束第一子处理4701，其中 实现上面提到的可靠性阈值3804。否则，第一子处理4701必
须使用进一步的计算以便确定排名阈值 3804。
[0236] 在这种情况下，控制器4201将图16中所示的计数器 和 复位为零4705。在相继的时钟周期中，使用计数器 对与 的特定值对应的交织序列ROM 4204和反转序
列ROM 4202的相继地址加索引4206，该计数器在每个时钟周期中递增4706。如图16和图21
中所示，反转序列 和交织序列 的 个连续元素 至 和
至 分别从反转序列ROM 4202和交织序列ROM 4204
中读取4707、4708。
列ROM 4202的相继地址加索引4206，该计数器在每个时钟周期中递增4706。如图16和图21
中所示，反转序列 和交织序列 的 个连续元素 至 和
至 分别从反转序列ROM 4202和交织序列ROM 4204
中读取4707、4708。
[0237] 在每个相继的时钟周期中从反转序列ROM 4202和交织序列ROM 4204中读取的每个相继的元素集合被提供给图16中所示的 逻辑的第一集合4207。如图21中所示，该
逻辑4207通过并行地针对 的每个值计算
来获得 个二进制标志的集
合，其中
逻辑4207通过并行地针对 的每个值计算
来获得 个二进制标志的集
合，其中
[0238]
[0239] 在每个时钟周期中获得的二进制标志 至 被提供给图16所示的累加器逻辑4208。如图21所示，它使用索引 该索引最初被设置为0(4710)，并朝着
(4712)递增(4711)，以便按从 到 的次序考虑二进制标
志。同时，对于每个具有值“1”的二进制标志(4714)，计数器 4209递增一次(4713)。当计
数器c2达到值K时(4715)，阈值排名k3804被设置为等于c1wQ+i+1(4716)，随后第一子处理
4701完成。更具体而言，第一子处理4701继续经过相继的时钟周期，直到满足c2≥K为止
(4717)，这将通常发生在c1到达反转序列ROM 4202和交织序列ROM 4204的最后一个地址的
索引之前。
(4712)递增(4711)，以便按从 到 的次序考虑二进制标
志。同时，对于每个具有值“1”的二进制标志(4714)，计数器 4209递增一次(4713)。当计
数器c2达到值K时(4715)，阈值排名k3804被设置为等于c1wQ+i+1(4716)，随后第一子处理
4701完成。更具体而言，第一子处理4701继续经过相继的时钟周期，直到满足c2≥K为止
(4717)，这将通常发生在c1到达反转序列ROM 4202和交织序列ROM 4204的最后一个地址的
索引之前。
[0240] 如图16和图21中所示，阈值排名k3804被存储在寄存器4210中，从而可以在第二子处理4702的整个处理中使用。在第二子处理4702的开始，控制器4201将图16中所示的计数
器c3 4203复位为零4718。在相继的时钟周期中，使用在每个时钟周期中递增的计数器c3
4721对与N的特定值对应的解交织器ROM4203和排名ROM3801的相继地址加索引，直到满足
c3＞N/wR-1为止4729。如图16和图21中所示，解交织器模式 和排名序列RN的wR个连续元
素 至 和RN[c3，0]至RN[c3，wR-1]分别从解交织器
ROM4203和排名ROM3801中读取(4719、4720)。
器c3 4203复位为零4718。在相继的时钟周期中，使用在每个时钟周期中递增的计数器c3
4721对与N的特定值对应的解交织器ROM4203和排名ROM3801的相继地址加索引，直到满足
c3＞N/wR-1为止4729。如图16和图21中所示，解交织器模式 和排名序列RN的wR个连续元
素 至 和RN[c3，0]至RN[c3，wR-1]分别从解交织器
ROM4203和排名ROM3801中读取(4719、4720)。
[0241] 在每个相继的时钟周期中从解交织器ROM4203中读取的每个相继的元素集被提供给图16中所示的f逻辑的第二集合4211。应注意的是，由于f逻辑的第一集合和第二集合未
被同时使用，因此它们可以通过在第一子处理4701中提供的输入与在第二子处理4702中提
供的输入之间进行多路复用来共享相同的硬件。如图21在所示，f逻辑通过针对i∈[0，wR-
1]的每个值(4726、4727、4728)并行地计算(1)的
4722来获得wR个二进制标志的集
合。同时，在每个相继的时钟周期中从排名ROM3801中读取的每个相继的元素集合被提供给
图16中所示的wR个比较器3802的集合。如图21中所示，这些比较器通过针对i∈[0，wR-1]的
每个值并行地计算b3[i]＝RN[c3，i]＜k4723来获得wR个二进制标志的集合4204。然后，将二进制标志b2[0]至b2[wR-1]和b3[0]至b3[wR-1]提供给wR个与(AND)门4212的集合，其通过针对i
∈[0，wR-1]的每个值并行地计算b4[i]＝(b2[i]AND b3[i])4724来获得wR个二进制标志的集
合3409，如图21中所示。表22至表24示出了在第二子处理4702的每个时钟周期中生成的位
模式b4[0]至b4[wR-1]3409，其中使用例如重复、缩短和删余。
被同时使用，因此它们可以通过在第一子处理4701中提供的输入与在第二子处理4702中提
供的输入之间进行多路复用来共享相同的硬件。如图21在所示，f逻辑通过针对i∈[0，wR-
1]的每个值(4726、4727、4728)并行地计算(1)的
4722来获得wR个二进制标志的集
合。同时，在每个相继的时钟周期中从排名ROM3801中读取的每个相继的元素集合被提供给
图16中所示的wR个比较器3802的集合。如图21中所示，这些比较器通过针对i∈[0，wR-1]的
每个值并行地计算b3[i]＝RN[c3，i]＜k4723来获得wR个二进制标志的集合4204。然后，将二进制标志b2[0]至b2[wR-1]和b3[0]至b3[wR-1]提供给wR个与(AND)门4212的集合，其通过针对i
∈[0，wR-1]的每个值并行地计算b4[i]＝(b2[i]AND b3[i])4724来获得wR个二进制标志的集
合3409，如图21中所示。表22至表24示出了在第二子处理4702的每个时钟周期中生成的位
模式b4[0]至b4[wR-1]3409，其中使用例如重复、缩短和删余。
[0242] 在第二子处理4702的每个相继的时钟周期中，位模式b4[0]至b4[wR-1]可以用于并行地交错101或解交错112wR个未编码位的每个相继集合4725，
[0243] 达到值 时(4715)，阈值排名 3804被设置为等于(4716)，随后第一子处理4701完成。更具体而言，第一子处理4701继续经过相继的时钟周
期，直到满足 为止(4717)，这将通常发生在 到达反转序列ROM 4202和交
织序列ROM 4204的最后一个地址的索引之前。
期，直到满足 为止(4717)，这将通常发生在 到达反转序列ROM 4202和交
织序列ROM 4204的最后一个地址的索引之前。
[0244] 如图16和图21中所示，阈值排名 3804被存储在寄存器4210中，从而可以在第二子处理4702的整个处理中使用。在第二子处理4702的开始，控制器4201将图16中所示的
计数器 4203复位为零4718。在相继的时钟周期中，使用在每个时钟周期中递增的计数
器 4721对与 的特定值对应的解交织器ROM 4203和排名ROM 3801的相继地址加索
引，直到满足 为止4729。如图16和图21中所示，解交织器模式
和排名序列 的 个连续元素 至 和
至 分别从解交织器ROM 4203和排名ROM
3801中读取(4719、4720)。
计数器 4203复位为零4718。在相继的时钟周期中，使用在每个时钟周期中递增的计数
器 4721对与 的特定值对应的解交织器ROM 4203和排名ROM 3801的相继地址加索
引，直到满足 为止4729。如图16和图21中所示，解交织器模式
和排名序列 的 个连续元素 至 和
至 分别从解交织器ROM 4203和排名ROM
3801中读取(4719、4720)。
[0245] 在每个相继的时钟周期中从解交织器ROM 4203中读取的每个相继的元素集被提供给图16中所示的 逻辑的第二集合4211。应注意的是，由于 逻辑的第一集合和第二
集合未被同时使用，因此它们可以通过在第一子处理4701中提供的输入与在第二子处理
4702中提供的输入之间进行多路复用来共享相同的硬件。如图21在所示， 逻辑通过针对
的每个值 (4726、4727、4728) 并行地计算 (1)的
4722来获得 个二进制标
志的集合。同时，在每个相继的时钟周期中从排名ROM 3801中读取的每个相继的元素集合
被提供给图16中所示的 个比较器3802的集合。如图21中所示，这些比较器通过针对
的每个值并行地计算 4723来获得
个二进制标志的集合4204。然后，将二进制标志 至 和 至
提供给 个与(AND)门4212的集合，其通过针对 的
每个值并行地计算 4724来获得 个二进制标志
的集合3409，如图21中所示。表22至表24示出了在第二子处理4702的每个时钟周期中生成
的位模式 至 409，其中使用例如重复、缩短和删余。
集合未被同时使用，因此它们可以通过在第一子处理4701中提供的输入与在第二子处理
4702中提供的输入之间进行多路复用来共享相同的硬件。如图21在所示， 逻辑通过针对
的每个值 (4726、4727、4728) 并行地计算 (1)的
4722来获得 个二进制标
志的集合。同时，在每个相继的时钟周期中从排名ROM 3801中读取的每个相继的元素集合
被提供给图16中所示的 个比较器3802的集合。如图21中所示，这些比较器通过针对
的每个值并行地计算 4723来获得
个二进制标志的集合4204。然后，将二进制标志 至 和 至
提供给 个与(AND)门4212的集合，其通过针对 的
每个值并行地计算 4724来获得 个二进制标志
的集合3409，如图21中所示。表22至表24示出了在第二子处理4702的每个时钟周期中生成
的位模式 至 409，其中使用例如重复、缩短和删余。
[0246] 在第二子处理4702的每个相继的时钟周期中，位模式 至可以用于并行地交错101或解交错11 个未编码位的每个相继集合
4725，如图16和图21中所示。位模式b4[0]至b4[wR-1]中具有值“1”的每个位指示对应的未编码位是由信息位或CRC位提供的。同样，具有值0的每个位模式位指示对应的未编码位是冻
结位，其可以由UE-ID加扰。在极化编码期间，图16的交错器基于先进先出(FIFO)缓冲进行
操作。在每个时钟周期中，输入FIFO缓冲器供应与对应位模式中的1的数量相等数量的信息
位和CRC位。同时，第二输入FIFO缓冲器供应与位模式中的0的数量相等数量的UE-ID加扰冻
结位。可替代地，如果不使用UE-ID加扰并且所有冻结位都采用值“0”，那么第二FIFO缓冲器可以用供应对应数量的0值位的电路代替。然后，图16的交错器101可以在第二子处理4702
的每个时钟周期中根据对应的位模式来对信息位、CRC位和冻结位进行交错，从而并行地产
生wR个未编码位。同样，在极化解码期间，图16的解交错器112可以在每个时钟周期中对数
量为wR的未编码位执行反转的操作，其中信息位和CRC位被提供给输出FIFO缓冲器。
4725，如图16和图21中所示。位模式b4[0]至b4[wR-1]中具有值“1”的每个位指示对应的未编码位是由信息位或CRC位提供的。同样，具有值0的每个位模式位指示对应的未编码位是冻
结位，其可以由UE-ID加扰。在极化编码期间，图16的交错器基于先进先出(FIFO)缓冲进行
操作。在每个时钟周期中，输入FIFO缓冲器供应与对应位模式中的1的数量相等数量的信息
位和CRC位。同时，第二输入FIFO缓冲器供应与位模式中的0的数量相等数量的UE-ID加扰冻
结位。可替代地，如果不使用UE-ID加扰并且所有冻结位都采用值“0”，那么第二FIFO缓冲器可以用供应对应数量的0值位的电路代替。然后，图16的交错器101可以在第二子处理4702
的每个时钟周期中根据对应的位模式来对信息位、CRC位和冻结位进行交错，从而并行地产
生wR个未编码位。同样，在极化解码期间，图16的解交错器112可以在每个时钟周期中对数
量为wR的未编码位执行反转的操作，其中信息位和CRC位被提供给输出FIFO缓冲器。
[0247] 通过在第一子处理4701和第二子处理4702中的每一个中使用的数量的总和来给出完成冻结位插入和移除处理所需的时钟周期的总数。图25将完成第一子处理4701所需的
时钟周期的数量表征为K和M的函数，最坏的情况是wQ＝1。当wQ采用二的较高次幂的值时，所需的时钟周期的数量可以通过线性缩小图25的值并向上取整来获得。可以观察到，在采用
缩短的情况下，在K/M>7/16的编码速率下，需要更多数量的时钟周期。这是因为缩短针对冻
结位使用了最可靠的未编码位的位置中的一些。当采用删余时，需要较少数量的时钟周期，
因为这通常将最不可靠的位的位置用于冻结位。更具体而言，在缩短或删余的情况下，对于
wQ＝1，在第一子处理4701中使用的时钟周期的数量等于k3804。相反，如上所述，当采用重
复时，不需要时钟周期。但是，应注意的是，第一子处理4701可以在极化编码期间与CRC生成和交织并行完成，并且在极化解码期间与信道交织并行完成。因此，第一子处理4701不一定
强加附加的延时。对于最坏的情况wR＝1，如图26中所表征的，完成第二子处理4702所需的
时钟周期的数量由 给出。当wR采用二的较高次幂的值时，所需的时钟周期的数量可
以通过线性缩小图26的值并向上取整来获得。第二子处理4702可以将未编码位流式传输到
极化编码器内核，或者将未编码位从极化解码器内核中与其操作一起流式传输出来，而无
需强加附加的延时。
时钟周期的数量表征为K和M的函数，最坏的情况是wQ＝1。当wQ采用二的较高次幂的值时，所需的时钟周期的数量可以通过线性缩小图25的值并向上取整来获得。可以观察到，在采用
缩短的情况下，在K/M>7/16的编码速率下，需要更多数量的时钟周期。这是因为缩短针对冻
结位使用了最可靠的未编码位的位置中的一些。当采用删余时，需要较少数量的时钟周期，
因为这通常将最不可靠的位的位置用于冻结位。更具体而言，在缩短或删余的情况下，对于
wQ＝1，在第一子处理4701中使用的时钟周期的数量等于k3804。相反，如上所述，当采用重
复时，不需要时钟周期。但是，应注意的是，第一子处理4701可以在极化编码期间与CRC生成和交织并行完成，并且在极化解码期间与信道交织并行完成。因此，第一子处理4701不一定
强加附加的延时。对于最坏的情况wR＝1，如图26中所表征的，完成第二子处理4702所需的
时钟周期的数量由 给出。当wR采用二的较高次幂的值时，所需的时钟周期的数量可
以通过线性缩小图26的值并向上取整来获得。第二子处理4702可以将未编码位流式传输到
极化编码器内核，或者将未编码位从极化解码器内核中与其操作一起流式传输出来，而无
需强加附加的延时。
[0248] 本部分提出了硬件实施方式的一些示例，这些示例可以一次执行若干位的冻结位插入和移除处理，从而允许它们
[0249] 如图16和图21中所示。位模式 至 中具有值“1”的每个位指示对应的未编码位是由信息位或CRC位提供的。同样，具有值0的每个位模式位指示对应的未编
码位是冻结位，其可以由UE-ID加扰。在极化编码期间，图16的交错器基于先进先出(FIFO)
缓冲进行操作。在每个时钟周期中，输入FIFO缓冲器供应与对应位模式中的1的数量相等数
量的信息位和CRC位。同时，第二输入FIFO缓冲器供应与位模式中的0的数量相等数量的UE-
ID加扰冻结位。可替代地，如果不使用UE-ID加扰并且所有冻结位都采用值“0”，那么第二
FIFO缓冲器可以用供应对应数量的0值位的电路代替。然后，图16的交错器101可以在第二
子处理4702的每个时钟周期中根据对应的位模式来对信息位、CRC位和冻结位进行交错，从
而并行地产生 个未编码位。同样，在极化解码期间，图16的解交错器112可以在每个时
钟周期中对数量为 的未编码位执行反转的操作，其中信息位和CRC位被提供给输出
FIFO缓冲器。
码位是冻结位，其可以由UE-ID加扰。在极化编码期间，图16的交错器基于先进先出(FIFO)
缓冲进行操作。在每个时钟周期中，输入FIFO缓冲器供应与对应位模式中的1的数量相等数
量的信息位和CRC位。同时，第二输入FIFO缓冲器供应与位模式中的0的数量相等数量的UE-
ID加扰冻结位。可替代地，如果不使用UE-ID加扰并且所有冻结位都采用值“0”，那么第二
FIFO缓冲器可以用供应对应数量的0值位的电路代替。然后，图16的交错器101可以在第二
子处理4702的每个时钟周期中根据对应的位模式来对信息位、CRC位和冻结位进行交错，从
而并行地产生 个未编码位。同样，在极化解码期间，图16的解交错器112可以在每个时
钟周期中对数量为 的未编码位执行反转的操作，其中信息位和CRC位被提供给输出
FIFO缓冲器。
[0250] 通过在第一子处理4701和第二子处理4702中的每一个中使用的数量的总和来给出完成冻结位插入和移除处理所需的时钟周期的总数。图25将完成第一子处理4701所需的
时钟周期的数量表征为 和 的函数，最坏的情况是 当 采用二的较高
次幂的值时，所需的时钟周期的数量可以通过线性缩小图25的值并向上取整来获得。可以
观察到，在采用缩短的情况下，在 的编码速率下，需要更多数量的时钟周期。
这是因为缩短针对冻结位使用了最可靠的未编码位的位置中的一些。当采用删余时，需要
较少数量的时钟周期，因为这通常将最不可靠的位的位置用于冻结位。更具体而言，在缩短
或删余的情况下，对于 在第一子处理4701中使用的时钟周期的数量等于
3804。相反，如上所述，当采用重复时，不需要时钟周期。但是，应注意的是，第一子处理4701可以在极化编码期间与CRC生成和交织并行完成，并且在极化解码期间与信道交织并行完
成。因此，第一子处理4701不一定强加附加的延时。对于最坏的情况 如图26中所表
征的，完成第二子处理4702所需的时钟周期的数量由 给出。当 采用二的较高
次幂的值时，所需的时钟周期的数量可以通过线性缩小图26的值并向上取整来获得。第二
子处理4702可以将未编码位流式传输到极化编码器内核，或者将未编码位从极化解码器内
核中与其操作一起流式传输出来，而无需强加附加的延时。
时钟周期的数量表征为 和 的函数，最坏的情况是 当 采用二的较高
次幂的值时，所需的时钟周期的数量可以通过线性缩小图25的值并向上取整来获得。可以
观察到，在采用缩短的情况下，在 的编码速率下，需要更多数量的时钟周期。
这是因为缩短针对冻结位使用了最可靠的未编码位的位置中的一些。当采用删余时，需要
较少数量的时钟周期，因为这通常将最不可靠的位的位置用于冻结位。更具体而言，在缩短
或删余的情况下，对于 在第一子处理4701中使用的时钟周期的数量等于
3804。相反，如上所述，当采用重复时，不需要时钟周期。但是，应注意的是，第一子处理4701可以在极化编码期间与CRC生成和交织并行完成，并且在极化解码期间与信道交织并行完
成。因此，第一子处理4701不一定强加附加的延时。对于最坏的情况 如图26中所表
征的，完成第二子处理4702所需的时钟周期的数量由 给出。当 采用二的较高
次幂的值时，所需的时钟周期的数量可以通过线性缩小图26的值并向上取整来获得。第二
子处理4702可以将未编码位流式传输到极化编码器内核，或者将未编码位从极化解码器内
核中与其操作一起流式传输出来，而无需强加附加的延时。
[0251] 本部分提出了硬件实施方式的一些示例，这些示例可以一次执行若干位的冻结位插入和移除处理，从而允许它们使用少量的时钟周期完成。更具体而言，这允许在极化编码
之前将冻结位(可以使用UE-ID位加扰)与信息位位和CRC位交错。同样，这允许在极化解码
之后将冻结位从信息位和CRC位解交错。所提出的硬件实施方式的一些示例不需要用于分
类、交织或执行其它复杂操作的电路，也不要求用于存储预先计算的冻结位的位置或中间
变量的过量ROM。所提出的硬件实施方式的一些操作(并且在一些情况下是全部操作)可以
与其它极化编码或解码操作一起执行，因此它们不强加任何附加的延时。
之前将冻结位(可以使用UE-ID位加扰)与信息位位和CRC位交错。同样，这允许在极化解码
之后将冻结位从信息位和CRC位解交错。所提出的硬件实施方式的一些示例不需要用于分
类、交织或执行其它复杂操作的电路，也不要求用于存储预先计算的冻结位的位置或中间
变量的过量ROM。所提出的硬件实施方式的一些操作(并且在一些情况下是全部操作)可以
与其它极化编码或解码操作一起执行，因此它们不强加任何附加的延时。
[0252] 现在参考图14，图示了根据本发明一些示例实施例的由位模式生成器执行的极化编码器操作的高级流程图1400。该流程图包括在1402处由位模式生成器(3403)在一系列(
)个时钟周期上相继地执行位模式生成处理。在1404处，该流程图移至对这一系
列( )个时钟周期上的相继的位模式生成子处理的数量进行计数。在1406处，在
每个相继的 个时钟周期中提供来自位模式向量(bk，n)的(w)位的相继子集；其中
位模式向量包括“n”个位，其中“k”个位采用第一二进制值，而n-k个位采用补码二进制值。
)个时钟周期上相继地执行位模式生成处理。在1404处，该流程图移至对这一系
列( )个时钟周期上的相继的位模式生成子处理的数量进行计数。在1406处，在
每个相继的 个时钟周期中提供来自位模式向量(bk，n)的(w)位的相继子集；其中
位模式向量包括“n”个位，其中“k”个位采用第一二进制值，而n-k个位采用补码二进制值。
[0253] 现在参考图15，图示了根据本发明一些示例实施例的可以用来实现极化编码的典型计算系统1500。这种类型的计算系统可以用在无线通信单元中。相关领域的技术人员还
将认识到如何使用其它计算机系统或体系架构来实现本发明。计算系统1500可以表示例如
台式计算机、膝上型计算机或笔记本计算机、手持式计算设备(PDA、电话、掌上电脑等)、大型机、服务器、客户端或对于给定的应用或环境可能是期望或适当的任何其它类型的专用
或通用计算设备。计算系统1500可以包括一个或多个处理器，诸如处理器1504。处理器1504
可以使用诸如例如微处理器、微控制器或其它控制逻辑的通用或专用处理引擎来实现。在
这个示例中，处理器1504连接到总线1502或其它通信介质。在一些示例中，计算系统1500可
以是包括存储在其中的用于实现极化编码的可执行代码的非暂态有形计算机程序产品。
将认识到如何使用其它计算机系统或体系架构来实现本发明。计算系统1500可以表示例如
台式计算机、膝上型计算机或笔记本计算机、手持式计算设备(PDA、电话、掌上电脑等)、大型机、服务器、客户端或对于给定的应用或环境可能是期望或适当的任何其它类型的专用
或通用计算设备。计算系统1500可以包括一个或多个处理器，诸如处理器1504。处理器1504
可以使用诸如例如微处理器、微控制器或其它控制逻辑的通用或专用处理引擎来实现。在
这个示例中，处理器1504连接到总线1502或其它通信介质。在一些示例中，计算系统1500可
以是包括存储在其中的用于实现极化编码的可执行代码的非暂态有形计算机程序产品。
[0254] 计算系统1500还可以包括主存储器1508，诸如随机存取存储器(RAM)或其它动态存储器，用于存储将由处理器1504执行的信息和指令。主存储器1508还可以用于在执行要
由处理器1504执行的指令期间存储临时变量或其它中间信息。计算系统1500同样可以包括
耦合到总线1502的只读存储器(ROM)或其它静态存储设备，用于存储用于处理器1504的静
态信息和指令。
由处理器1504执行的指令期间存储临时变量或其它中间信息。计算系统1500同样可以包括
耦合到总线1502的只读存储器(ROM)或其它静态存储设备，用于存储用于处理器1504的静
态信息和指令。
[0255] 计算系统1500还可以包括信息存储系统1510，其可以包括例如介质驱动器1512和可移除存储接口1520。介质驱动器1512可以包括支持固定或可移除存储介质的驱动器或其
它机制，诸如硬盘驱动器、软盘驱动器、磁带驱动器、光盘驱动器、光盘(CD)或数字视频驱动器(DVD)读写驱动器(R或RW)或者其它可移除或固定介质驱动器。存储介质1518可以包括例
如硬盘、软盘、磁带、光盘、CD或DVD、或者由介质驱动器1512读取和写入的其它固定或可移除介质。如这些示例所示，存储介质1518可以包括其中存储有特定计算机软件或数据的计
算机可读存储介质。
它机制，诸如硬盘驱动器、软盘驱动器、磁带驱动器、光盘驱动器、光盘(CD)或数字视频驱动器(DVD)读写驱动器(R或RW)或者其它可移除或固定介质驱动器。存储介质1518可以包括例
如硬盘、软盘、磁带、光盘、CD或DVD、或者由介质驱动器1512读取和写入的其它固定或可移除介质。如这些示例所示，存储介质1518可以包括其中存储有特定计算机软件或数据的计
算机可读存储介质。
[0256] 在替代实施例中，信息存储系统1510可以包括用于允许将计算机程序或其它指令或数据加载到计算系统1500中的其它类似部件。此类部件可以包括例如可移除存储单元
1522和接口1520，诸如程序盒和盒接口、可移除存储器(例如，闪存或其它可移除存储器模
块)和存储槽、以及允许将软件和数据从可移除存储单元1518传送到计算系统1500的其它
可移除存储单元1522和接口1520。
1522和接口1520，诸如程序盒和盒接口、可移除存储器(例如，闪存或其它可移除存储器模
块)和存储槽、以及允许将软件和数据从可移除存储单元1518传送到计算系统1500的其它
可移除存储单元1522和接口1520。
[0257] 计算系统1500还可以包括通信接口1524。通信接口1524可以用于允许软件和数据在计算系统1500与外部设备之间传送。通信接口1524的示例可以包括调制解调器、网络接
口(诸如以太网或其它NIC卡)、通信端口(诸如例如通用串行总线(USB)端口)、PCMCIA槽和
卡等。经由通信接口1524传送的软件和数据的形式为信号，该信号可以是电子信号、电磁信
号、光信号或能够被通信接口1524接收的其它信号。这些信号经由信道1528被提供给通信
接口1524。这个信道1528可以携带信号，并且可以使用无线介质、电线或线缆、光纤或其它
通信介质来实现。信道的一些示例包括电话线、蜂窝电话链路、RF链路、网络接口、局域网或广域网、以及其它通信信道。
口(诸如以太网或其它NIC卡)、通信端口(诸如例如通用串行总线(USB)端口)、PCMCIA槽和
卡等。经由通信接口1524传送的软件和数据的形式为信号，该信号可以是电子信号、电磁信
号、光信号或能够被通信接口1524接收的其它信号。这些信号经由信道1528被提供给通信
接口1524。这个信道1528可以携带信号，并且可以使用无线介质、电线或线缆、光纤或其它
通信介质来实现。信道的一些示例包括电话线、蜂窝电话链路、RF链路、网络接口、局域网或广域网、以及其它通信信道。
[0258] 在本文档中，术语“计算机程序产品”、“计算机可读介质”等一般可以用来指代诸如例如存储器1508、存储设备1518或存储单元1522的介质。这些形式和其它形式的计算机可读介质可以存储一个或多个指令以供处理器1504使用，以使处理器执行指定的操作。这
些指令(一般被称为“计算机程序代码”(可以以计算机程序或其它分组的形式进行分组))
在被执行时，使得计算机系统1500能够执行本发明的实施例的功能。应注意的是，代码可以
直接使处理器执行指定的操作、被编译为执行指定的操作，和/或与其它软件、硬件和/或固
件元素(例如，用于执行标准函数的库)组合以执行指定的操作。
些指令(一般被称为“计算机程序代码”(可以以计算机程序或其它分组的形式进行分组))
在被执行时，使得计算机系统1500能够执行本发明的实施例的功能。应注意的是，代码可以
直接使处理器执行指定的操作、被编译为执行指定的操作，和/或与其它软件、硬件和/或固
件元素(例如，用于执行标准函数的库)组合以执行指定的操作。
[0259] 在使用软件实现元素的实施例中，可以使用例如可移除存储驱动器1522、驱动器1512或通信接口1524将软件存储在计算机可读介质中并加载到计算系统1500中。控制逻辑
(在这个示例中为软件指令或计算机程序代码)在被处理器1504执行时，使处理器1504执行
本文所述的本发明的功能。
(在这个示例中为软件指令或计算机程序代码)在被处理器1504执行时，使处理器1504执行
本文所述的本发明的功能。
[0260] 在前述说明书中，已经参考本发明的实施例的具体示例描述了本发明。但是，将显而易见的是，在不脱离所附权利要求书阐述的本发明的范围的情况下，可以在其中进行各
种修改和改变，并且权利要求书不限于上述具体示例。
种修改和改变，并且权利要求书不限于上述具体示例。
[0261] 如本文讨论的连接可以是适于例如经由中间设备从相应节点、单元或设备或向相应节点、单元或设备传送信号的任何类型的连接。因而，除非另有暗示或说明，否则连接可
以例如是直接连接或间接连接。可以参考单个连接、多个连接、单向连接或双向连接来图示
或描述连接。但是，不同的实施例可以改变连接的实施方式。例如，可以使用分开的单向连
接而不是双向连接，反之亦然。而且，多个连接可以被单个连接代替，该单个连接串行地或
以时分复用的方式传送多个信号。同样，可以将承载多个信号的单个连接分离为承载这些
信号的子集的各种不同的连接。因此，存在许多用于传送信号的选项。
以例如是直接连接或间接连接。可以参考单个连接、多个连接、单向连接或双向连接来图示
或描述连接。但是，不同的实施例可以改变连接的实施方式。例如，可以使用分开的单向连
接而不是双向连接，反之亦然。而且，多个连接可以被单个连接代替，该单个连接串行地或
以时分复用的方式传送多个信号。同样，可以将承载多个信号的单个连接分离为承载这些
信号的子集的各种不同的连接。因此，存在许多用于传送信号的选项。
[0262] 本领域技术人员将认识到，本文描述的体系架构仅仅是示例性的，并且实际上可以实施实现相同功能的许多其它体系架构。
[0263] 有效地“关联”用于实现相同功能的部件的任何布置，从而实现期望的功能。因此，本文中被组合以实现特定功能的任何两个部件可以被视为彼此“关联”，使得实现期望的功能，而不管体系架构或中间部件如何。同样，如此关联的任何两个部件也可以被视为彼此
“可操作地连接”或“可操作地耦合”以实现期望的功能。
“可操作地连接”或“可操作地耦合”以实现期望的功能。
[0264] 此外，本领域技术人员将认识到，上述操作之间的边界仅仅是示例性的。可以将多个操作组合成单个操作，可以将单个操作分布在附加操作中，并且可以在时间上至少部分
重叠地执行操作。而且，替代实施例可以包括特定操作的多个实例，并且在各种其它实施例
中可以改变操作的次序。
重叠地执行操作。而且，替代实施例可以包括特定操作的多个实例，并且在各种其它实施例
中可以改变操作的次序。
[0265] 本文参考包括例如被配置为执行极化解码器的功能的微处理器的集成电路设备来描述本发明。但是，将认识到的是，本发明不限于这样的集成电路设备，并且可以等同地
应用于包括任何替代类型的操作功能的集成电路设备。仅仅作为示例，包括替代类型的操
作功能的这种集成电路设备的示例可以包括专用集成电路(ASIC)设备、现场可编程门阵列
(FPGA)设备或与其它部件集成等。此外，因为本发明的所示实施例大部分可以使用本领域
技术人员已知的电子部件和电路来实现，因此没有比认为对于理解和认识本发明的底层概
念所需的程度更大的程度来解释细节，以便不混淆或分散本发明的教导。可替代地，电路
和/或部件示例可以被实现为以合适的方式彼此互连的任何数量的单独的集成电路或单独
的设备。
应用于包括任何替代类型的操作功能的集成电路设备。仅仅作为示例，包括替代类型的操
作功能的这种集成电路设备的示例可以包括专用集成电路(ASIC)设备、现场可编程门阵列
(FPGA)设备或与其它部件集成等。此外，因为本发明的所示实施例大部分可以使用本领域
技术人员已知的电子部件和电路来实现，因此没有比认为对于理解和认识本发明的底层概
念所需的程度更大的程度来解释细节，以便不混淆或分散本发明的教导。可替代地，电路
和/或部件示例可以被实现为以合适的方式彼此互连的任何数量的单独的集成电路或单独
的设备。
[0266] 再例如，示例或其部分可以被实现为物理电路系统的软件或代码表示、或者可转换成物理电路系统的逻辑表示，诸如任何适当类型的硬件描述语言。
[0267] 而且，本发明不限于以非可编程硬件实现的物理设备或单元，而是还可以应用于能够通过根据合适的程序代码进行操作来执行期望的极化编码的可编程设备或单元，诸如
小型计算机、个人计算机、记事本、个人数字助理、电子游戏、汽车和其它嵌入式系统、电话以及其它各种无线设备，在本申请中通常称为“计算机系统”。
小型计算机、个人计算机、记事本、个人数字助理、电子游戏、汽车和其它嵌入式系统、电话以及其它各种无线设备，在本申请中通常称为“计算机系统”。
[0268] 但是，其它修改、变化和替代也是可能的。因而，说明书和附图应被认为是说明性的而不是限制性的。
[0269] 在权利要求中，放在括号之间的任何参考符号不应当被解释为对权利要求进行限制。词语“包括”并不排除权利要求中列出的元素或步骤之外的其它元素或步骤的存在。此
外，如本文所使用的，术语“一”或“一个”被定义为一个或多个。而且，在权利要求中使用诸如“至少一个”和“一个或多个”之类的介绍性短语不应当被解释为暗示由不定冠词“一”或“一个”介绍的另一个权利要求元素将包含这样介绍的权利要求元素的任何特定权利要求
限制为仅包含一个这样的元素的发明，即使同一个权利要求包括介绍性短语“一个或多个”
或“至少一个”以及不定冠词(诸如“一”或“一个”)也是如此。对于定冠词的使用也同样适用。除非另有说明，否则诸如“第一”和“第二”之类的术语用于任意区分此类术语描述的元素。因此，这些术语不一定旨在指示此类元素的时间或其它优先顺序。在互不相同的权利要
求中记载某些措施的事实并不表示不能有利地使用这些措施的组合。
外，如本文所使用的，术语“一”或“一个”被定义为一个或多个。而且，在权利要求中使用诸如“至少一个”和“一个或多个”之类的介绍性短语不应当被解释为暗示由不定冠词“一”或“一个”介绍的另一个权利要求元素将包含这样介绍的权利要求元素的任何特定权利要求
限制为仅包含一个这样的元素的发明，即使同一个权利要求包括介绍性短语“一个或多个”
或“至少一个”以及不定冠词(诸如“一”或“一个”)也是如此。对于定冠词的使用也同样适用。除非另有说明，否则诸如“第一”和“第二”之类的术语用于任意区分此类术语描述的元素。因此，这些术语不一定旨在指示此类元素的时间或其它优先顺序。在互不相同的权利要
求中记载某些措施的事实并不表示不能有利地使用这些措施的组合。
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