技术领域
[0001] 与示例实施方式一致的器件和方法涉及具有自旋轨道转矩(SOT)线的半导体器件、操作该半导体器件的方法以及形成该半导体器件的方法。
背景技术
[0002] 已经对有利于高集成
密度和高速操作的半导体
存储器件进行了研究。由于这些需要，已经提出了利用与
磁性材料的极化改变有关的电
阻变化的磁阻
随机存取存储器(MRAM)。切换磁性材料极性的技术面临各种困难。
发明内容
[0003] 本发明构思的示例实施方式涉及可以有利于提高集成密度并改善电特性的半导体器件、操作半导体器件的方法以及制造半导体器件的方法。
[0004] 根据一些示例实施方式，一种半导体器件包括：存储层，包括至少一个第一磁性层；以及参考层，面对存储层并包括至少一个第二磁性层。隧道势垒层设置在存储层和参考层之间。该器件还包括与存储层相邻的至少一个自旋轨道转矩线。
[0005] 根据另一些示例实施方式，一种半导体器件包括在衬底上的
开关元件、在衬底上并电连接到开关元件的第一
电极、在第一电极上的
缓冲层、以及在缓冲层上的
磁隧道结。磁隧道结包括存储层、面对存储层的参考层、以及在存储层和参考层之间的隧道势垒层。该器件还包括在磁隧道结上的盖层、在盖层上的第二电极、以及与存储层的侧面相邻的至少一个自旋轨道转矩线。
[0006] 根据又一些示例实施方式，一种半导体器件包括在衬底上的第一电极和在第一电极上的磁隧道结。磁隧道结包括存储层、面对存储层的参考层、以及在存储层和参考层之间的隧道势垒层。该器件还包括在磁隧道结上的第二电极、以及与存储层的侧面相邻的至少一个自旋轨道转矩线。
附图说明
[0007] 图1是示出根据本发明构思的一些实施方式的半导体器件的透视图。
[0008] 图2至4是示出根据本发明构思的一些实施方式的操作半导体器件的方法的示意图。
[0009] 图5至8是示出根据本发明构思的一些实施方式的半导体器件的剖视图。
[0010] 图9至13是示出根据本发明构思的一些实施方式的半导体器件的主要部件的布局。
[0011] 图14至17是示出根据本发明构思的一些实施方式的形成半导体器件的方法的剖视图。
具体实施方式
[0012] 图1是示出根据本发明构思的一些实施方式的半导体器件的透视图。根据本发明构思的一些实施方式的半导体器件可以包括诸如
磁阻随机存取存储器(MRAM)或交叉点(X点)存储器的
非易失性存储器件。在一些实施方式中，半导体器件可以包括嵌入式MRAM(eMRAM)。在一些实施方式中，半导体器件可以包括垂直磁隧道结(pMTJ)-MRAM。
[0013] 参照图1，根据本发明构思的一些实施方式的半导体器件可以包括磁隧道结(MTJ)69和自旋轨道转矩(SOT)线85。MTJ 69可以包括存储层65、隧道势垒层67和参考层68。存储层65可以包括自由层。存储层65可以包括含钴
铁硼(CoFeB)的至少一个第一磁性层。参考层
68可以包括钉扎层、固定层或其组合。参考层68可以包括含CoFeB的至少一个第二磁性层。
存储层65可以面对参考层68。隧道势垒层67可以插置在参考层68和存储层65之间。
[0014] SOT线85可以设置在MTJ 69的侧表面上。SOT线85可以与存储层65的至少一个侧表面相邻设置。SOT线85可以与存储层65的所述至少一个侧表面相交。SOT线85可以与存储层65的所述至少一个侧表面直接
接触。SOT线85可以包括具有高自旋轨道耦合的普通金属。
SOT线85可以包含例如铂(Pt)、钨(W)、钽(Ta)、铱(Ir)、铪(Hf)、铪/钨(Hf/W)、
钛/钴铁硼(Ti/CoFeB)、铋硒化物(Bi2Se3)或其组合。SOT线85可以包含具有比存储层65低的
电阻的材料。所述普通金属指的是非磁性金属或非磁性材料层。
[0015] MTJ 69和SOT线85可以布置成各种形状。在一些实施方式中，隧道势垒层67可以堆叠在存储层65上。参考层68可以堆叠在隧道势垒层67上。存储层65、隧道势垒层67和参考层68的侧表面可以垂直对准。存储层65、隧道势垒层67和参考层68的侧表面可以基本上共面。
[0016] 参考层68和存储层65的每个可以包括垂直磁性层。参考层68的磁极化可以被固定在第一垂直方向上。第一垂直方向可以对应于从存储层65朝向参考层68的方向或从参考层68朝向存储层65的方向。存储层65的磁极化可以由于流过SOT线85的切换
电流而切换到第一垂直方向或与第一垂直方向相反的第二垂直方向。
[0017] 当参考层68和存储层65具有平行的磁极化时，MTJ 69可以呈现低电阻状态。低电阻状态可以对应于数据“0”。当参考层68和存储层65具有反平行的磁极化时，MTJ 69可以呈现高电阻状态。高电阻状态可以对应于数据“1”。非易失性存储器件可以利用MTJ 69的自旋极化电流来实现。
[0018] SOT线85可以与参考层68和隧道势垒层67间隔开。SOT线85可以设置在与参考层68和隧道势垒层67不同的
水平处。SOT线85的顶表面可以设置在比存储层65的顶端低的水平处。SOT线85的顶表面可以设置在比存储层65和隧道势垒层67之间的界面低的水平处。
[0019] 流过SOT线85的电流可以由于自旋霍尔效应(SHE)而与晶格的自旋相互作用，从而可以在与电流方向垂直的方向上发生自旋极化。存储层65的磁极化可以由于SOT线85的SHE而被切换。当电流在第一横向方向上流过设置在存储层65的侧表面上的SOT线85时，存储层65可以由于SHE而在第一垂直方向上收到自旋转矩，并且存储层65的磁极化可以切换到第一垂直方向。第一横向方向可以与第一垂直方向相交。例如，第一横向方向可以垂直于第一垂直方向。当电流在与第一横向方向相反的第二横向方向上流过SOT线85时，存储层65可以由于SHE而在与第一垂直方向相反的第二垂直方向上收到自旋转矩。存储层65的磁极化可以切换到与第一垂直方向相反的第二垂直方向。
[0020] 虽然根据本发明构思的一些实施方式的半导体器件可以不使用自旋隧穿转矩(STT)切换，但是该半导体器件可以使用SOT线85的SHE来切换存储层65的磁极化。因为可以显著增加隧道势垒层67的厚度的工艺余量，所以具有MTJ 69和SOT线85的半导体器件可以有利于提高隧道磁阻(TMR)、耐久性和集成密度。
[0021] 图2至4是示出根据本发明构思的一些实施方式的半导体器件的操作的示意图。参照图2，参考层68可以连接到位线BL。存储层65可以通过第一开关元件TR1连接到源极线SL。SOT线85可以包括第一端T1和面对第一端T1的第二端T2。第一端T1和第二端T2可以设置在基本相同的水平处。SOT线85的侧表面的至少一部分可以与在第一端T1和第二端T2之间的存储层65的侧表面的一部分接触。SOT线85的第一端可以通过第二开关元件TR2连接到位线BL。SOT线85的第二端T2可以通过第三开关元件TR3连接到源极线SL。
[0022] 第一开关元件TR1、第二开关元件TR2和第三开关元件TR3的每个可以包括晶体管。第一开关元件TR1的栅电极可以连接到读取字线RWL。第一开关元件TR1可以通过读取字线RWL导通或截止。第二开关元件TR2的栅电极可以连接到写入字线WWL。第三开关元件TR3的栅电极可以连接到写入字线WWL。第二开关元件TR2和第三开关元件TR3的每个可以通过写入字线WWL导通或截止。
[0023] 表1
[0024] WWL RWL BL SL
写入0 VDD GND VDD GND
写入1 VDD GND GND VDD
读取 GND VDD Vread GND
[0025] 参照表1，在写入“0”操作中，漏极
电压VDD可以施加到写入字线WWL，地GND可以连接到读取字线RWL，漏极电压VDD可以施加到位线BL，并且源极线SL可以连接到地GND。电流可以在第一横向方向上在第一端T1和第二端T2之间流动，存储层65可以由于SHE而在第一垂直方向上收到自旋转矩，并且存储层65的磁极化可以切换到第一垂直方向。
[0026] 在写入“1”操作中，漏极电压VDD可以施加到写入字线WWL，读取字线RWL可以连接到地GND，位线BL可以连接到地GND，并且漏极电压VDD可以施加到源极线SL。电流可以在与第一横向方向相反的第二横向方向上在第一端T1和第二端T2之间流动，存储层65可以由于SHE而在与第一垂直方向相反的第二垂直方向上收到自旋转矩，并且存储层65的磁极化可以切换到与第一垂直方向相反的第二垂直方向。
[0027] 在读取操作中，写入字线WWL可以连接到地GND，漏极电压VDD可以施加到读取字线RWL，读取电压Vread可以施加到位线BL，并且源极线SL可以连接到地GND。取决于存储层65的磁极化是具有第一垂直方向还是具有第二垂直方向，MTJ 69可以呈现低电阻状态或高电阻状态。数据“0”或“1”可以依据MTJ 69的低电阻状态或高电阻状态被读取。
[0028] 参照图3，SOT线85的第一端T1可以通过第二开关元件TR2连接到位线BL。SOT线85的侧表面的一部分可以与第一端T1和第二端T2之间的存储层65的侧表面的一部分接触。
[0029] 表2
[0030] WWL RWL BL SL
写入0 VDD VDD VDD GND
写入1 VDD VDD GND VDD
读取 GND VDD Vread GND
[0031] 参照表2，在写入“0”操作中，漏极电压VDD可以施加到写入字线WWL，漏极电压VDD可以施加到读取字线RWL，漏极电压VDD可以施加到位线BL，并且源极线SL可以连接到地GND。电流可以在第一横向方向上在第一端T1和第二端T2之间流动，存储层65可以由于SHE而在第一垂直方向上收到自旋转矩，并且存储层65的磁极化可以切换到第一垂直方向。
[0032] 在写入“1”操作中，漏极电压VDD可以施加到写入字线WWL，漏极电压VDD可以施加到读取字线RWL，位线BL可以施加到地GND，并且漏极电压VDD可以施加到源极线SL。电流可以在与第一横向方向相反的第二横向方向上在第一端T1和第二端T2之间流动，并且存储层65可以由于SHE而在与第一垂直方向相反的第二垂直方向上收到自旋转矩。存储层65的磁极化可以切换到与第一垂直方向相反的第二垂直方向。
[0033] 在读取操作中，写入字线WWL可以连接到地GND，漏极电压VDD可以施加到读取字线RWL，读取电压Vread可以施加到位线BL，并且源极线SL可以连接到地GND。数据“0”或“1”可以依据MTJ 69的低电阻状态或高电阻状态被读取。
[0034] 参照图4，SOT线85的第二端T2可以连接在存储层65和第一开关元件TR1之间。第二端T2和存储层65可以通过第一开关元件TR1连接到源极线SL。将数据“0”或“1”写入MTJ 69的操作或者读取数据“0”或“1”的操作可以使用与参照图3和表2描述的方法类似的方法来执行。
[0035] 图5至8是示出根据本发明构思的一些实施方式的半导体器件的剖视图。
[0036] 参照图5，MTJ 69可以设置在缓冲层63上。盖层71可以设置在MTJ 69上。MTJ 69可以包括存储层65、隧道势垒层67和参考层68。SOT线85可以设置在存储层65的侧表面上。存储层65的底表面可以与缓冲层63的顶表面接触。参考层68的顶表面可以与盖层71的底表面接触。
[0037] SOT线85可以与存储层65的侧表面直接接触。SOT线85可以与隧道势垒层67和参考层68间隔开。SOT线85的顶表面可以设置在比隧道势垒层67的底表面低的水平处。SOT线85和存储层65之间的界面的延长线可以与存储层65和隧道势垒层67之间的界面相交。
[0038] SOT线85可以与缓冲层63间隔开。SOT线85的底表面可以设置在比缓冲层63的顶表面高的水平处。
[0039] 参照图6，SOT线85的顶表面可以设置在与存储层65的顶表面相同的水平处。SOT线85和存储层65之间的界面可以与存储层65和隧道势垒层67之间的界面相交。
[0040] 参照图7，间隔物83可以插置在SOT线85和存储层65之间。间隔物83可以包含与SOT线85和存储层65不同的材料。间隔物83可以包含例如包括
硅氧化物、硅氮化物、硅氮氧化物或其组合的绝缘层。
[0041] 参照图8，MTJ 69可以包括顺序堆叠的参考层68、隧道势垒层67和存储层65。参考层68的底表面可以与缓冲层63的顶表面接触。存储层65的顶表面可以与盖层71的底表面接触。SOT线85可以设置在存储层65的侧表面上。存储层65的底表面可以设置在比隧道势垒层67的顶表面高的水平处。
[0042] 图9至13是示出根据本发明构思的一些实施方式的半导体器件的部件的布局。
[0043] 参照图9，SOT线85可以与存储层65的侧表面相邻设置。SOT线85可以与存储层65的侧表面直接接触。SOT线85可以与存储层65的侧表面相交。SOT线85可以具有比存储层65大的横向宽度。
[0044] 参照图10，存储层65可以具有四个侧表面。SOT线85可以设置在存储层65的四个侧表面中的三个侧表面上，部分围绕存储层65。
[0045] 参照图11，SOT线85可以设置在存储层65的四个侧表面中的三个侧表面上，并且在存储层65的第四侧表面上部分地延伸。
[0046] 参照图12，存储层65可以具有圆化的横截面。SOT线85可以部分围绕存储层65。SOT线85的端部可以间隔开。
[0047] 参照图13，存储层65可以设置在第一SOT线85A和第二SOT线85B之间，第一SOT线85A和第二SOT线85B可以彼此面对。第一SOT线85A和第二SOT线85B可以间隔开。第一横向电流可以施加到第一SOT线85A，而第二横向电流可以施加到第二SOT线85B。第一横向电流和第二横向电流可以在相反的方向上流动。
[0048] 图14至17是示出根据本发明构思的一些实施方式的用于形成半导体器件的操作的剖视图。
[0049] 参照图14，开关元件31、下绝缘层37、层间绝缘层38、源极插塞41和源极线43可以在衬底21上形成。开关元件31可以包括有源区23、源极和漏极区25、栅极
电介质层26和栅电极29。栅电极29可以包括
功函数导电层27和栅极导电层28。栅极间隔物33可以在栅电极29的侧表面上形成。栅极盖图案35可以在栅电极29上形成。
[0050] 在一些实施方式中，有源区23可以包括鳍式有源区，并且开关元件31可以对应于鳍式
场效应晶体管(finFET)。在一些实施方式中，开关元件31可以包括平面晶体管、凹陷
沟道阵列晶体管(RCAT)、垂直晶体管、
纳米线晶体管、多桥沟道(MBC)晶体管、三维(3D)晶体管、
二极管或其组合。
[0051] 衬底21可以包括半导体衬底，诸如硅晶片或绝缘体上硅(SOI)晶片。有源区23可以被限定在衬底21的一个表面内。在一些实施方式中，有源区23可以包括含有P型杂质的
单晶硅层。源极和漏极区25可以与栅电极29的相应侧相邻形成。源极和漏极区25可以具有与有源区23的导电类型不同的导电类型。例如，源极和漏极区25可以包括含有N型杂质的半导体层，该半导体层可以使用选择性
外延生长(SEG)方法形成。源极和漏极区25的顶端可以突出到比栅电极29的底表面高的水平。
[0052] 栅电极29可以对应于字线。栅电极29可以包含金属、金属氮化物、金属硅化物、导电
碳、
多晶硅或其组合。在一些实施方式中，栅电极29可以对应于替换栅极。栅电极29可以
覆盖有源区23的顶表面和侧表面。
栅极电介质层26可以插置在栅电极29和有源区23之间。栅极电介质层26可以覆盖栅电极29的底表面和侧表面。栅极电介质层26可以包括硅氧化物、硅氮化物、硅氮氧化物、高k电介质或其组合。
[0053] 栅极间隔物33可以覆盖栅电极29的侧表面和栅极盖图案35的侧表面。栅极间隔物33可以包括硅氧化物、硅氮化物、硅氮氧化物、低k电介质或其组合。栅极盖图案35可以设置在栅电极29上并与栅电极29对准。栅极盖图案35可以包括硅氧化物、硅氮化物、硅氮氧化物、低k电介质或其组合。在一些实施方式中，栅极间隔物33和栅极盖图案35可以包含硅氮化物。
[0054] 下绝缘层37可以覆盖源极和漏极区25。下绝缘层37、栅极盖图案35和栅极间隔物33的顶表面可以基本上共面。层间绝缘层38可以覆盖下绝缘层37、栅极盖图案35和栅极间隔物33。下绝缘层37和层间绝缘层38可以包括硅氧化物、硅氮化物、硅氮氧化物、低k电介质或其组合。
[0055] 源极插塞41可以穿过下绝缘层37并连接到源极和漏极区25中相对应的源极和漏极区。源极线43可以设置在层间绝缘层38中并连接到源极插塞41。源极插塞41和源极线43可以包含金属、金属氮化物、金属硅化物、导电碳、多晶硅或其组合。
[0056] 参照图15，下插塞51可以被形成以穿过层间绝缘层38和下绝缘层37，并连接到源极和漏极区25中相对应的源极和漏极区。下插塞51可以包含金属、金属氮化物、金属硅化物、导电碳、多晶硅或其组合。层间绝缘层38的顶表面和下插塞51的顶表面可以被暴露并且基本上共面。
[0057] 参照图16，上绝缘层75可以在层间绝缘层38和下插塞51上形成。第一电极61、缓冲层63、MTJ 69、盖层71、第二电极73和SOT线85可以在上绝缘层75中形成。
[0058] 第一电极61可以与下插塞51直接接触。第一电极61可以包含钛(Ti)、钛氮化物(TiN)、钽(Ta)、钽氮化物(TaN)、钨(W)、钨氮化物(WN)或其组合。例如，第一电极61可以包括TiN层。缓冲层63可以形成在第一电极61上。缓冲层63可以包括多层结构。缓冲层63可以包括籽晶层。缓冲层63的至少一部分可以用于匹配多个层中的
晶体结构。缓冲层63可以包含钽(Ta)、钌(Ru)、铂(Pt)、钯(Pd)或其组合。
[0059] MTJ 69可以包括顺序堆叠的存储层65、隧道势垒层67和参考层68。存储层65可以包括含CoFeB的至少一个第一磁性层。存储层65可以包括自由层。存储层65可以包括至少一个合成反铁磁(SAF)结构。SAF结构可以包括两个磁性层和插置在这两个磁性层之间的间隔物层。例如，SAF结构可以包括顺序堆叠的钴铁硼(CoFeB)层、钌(Ru)层和钴铁(CoFe)层。
[0060] 隧道势垒层67可以形成在存储层65和参考层68之间。隧道势垒层67可以包含金属氧化物，诸如镁氧化物(MgO)、钌氧化物(RuO)、
钒氧化物(VO)、钨氧化物(WO)、钽氧化物(TaO)、铪氧化物(HfO)、钼氧化物(MoO)或其组合。例如，隧道势垒层67可以是MgO层。参考层68可以包括含CoFeB的至少一个第二磁性层。参考层68可以包括钉扎层、固定层或其组合。
在一些实施方式中，参考层68可以包括至少一个SAF结构。SAF结构可以包括两个磁性层和插置在这两个磁性层之间的间隔物层。
[0061] 盖层71可以包含金属氧化物，例如RuO、MgO、VO、WO、TaO、HfO、MoO或其组合。例如，盖层71可以包括RuO层。第二电极73可以对应于上电极。第二电极73可以包含Ti、TiN、Ta、TaN、W、WN或其组合。例如，第二电极73可以包括TiN层。
[0062] SOT线85可以在上绝缘层75中与存储层65的侧表面相邻形成。SOT线85和存储层65的构造可以具有与参照图1至13描述的形状相似的各种形状。上绝缘层75的顶表面和第二电极73的顶表面可以基本上共面。上绝缘层75可以包含硅氧化物、硅氮化物、硅氮氧化物、低k电介质或其组合。
[0063] 参照图17，上互连77可以在上绝缘层75和第二电极73上形成。上互连77可以包含，例如，金属、金属氮化物、金属硅化物、导电碳或其组合。上互连77可以与第二电极73接触。上互连77可以对应于位线。
[0064] 根据本发明构思的一些示例实施方式，可以提供设置在存储层的侧表面上的SOT线。存储层的磁极化可以利用自旋轨道转矩线的SHE被切换。可以实现有利于提高集成密度并具有优异电特性的半导体器件。
[0065] 虽然已经参照附图描述了本发明构思的实施方式，但是本领域技术人员应理解，在不脱离本发明构思的范围且不改变其实质特征的情况下，可以进行各种
修改。因此，上述实施方式应仅被认为是描述性的，而不是为了限制的目的。
[0066] 本
申请要求享有2018年9月12日向韩国知识产权局(KIPO)提交的韩国
专利申请第10-2018-0108943号的优先权，其公开通过引用全文合并于此。
