優先権の請求 本出願は、参照により内容全体が本明細書に明確に組み込まれる、2016年8月8日に出願の「INTERPOSER DEVICE INCLUDING AT LEAST ONE TRANSISTOR AND AT LEAST ONE THROUGH−SUBSTRATE VIA」と題する米国特許出願第15/231,512号の優先権を主張する。

本開示は、一般に、少なくとも1つのトランジスタと少なくとも1つの基板貫通ビアとを含むインターポーザーデバイスに関する。

技術の進歩は、より小型で、より強力なコンピューティングデバイスをもたらした。たとえば、モバイルフォンおよびスマートフォンなどのワイヤレス電話、タブレット、ならびにラップトップコンピュータを含む様々なポータブルパーソナルコンピューティングデバイスは、小型軽量であり、ユーザによる持ち運びが容易である。これらのデバイスは、ワイヤレスネットワークを介して音声およびデータパケットを通信し得る。さらに、多くのそのようなデバイスは、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダ、オーディオファイルプレーヤなどの追加の機能を組み込む。さらに、そのようなデバイスは、インターネットにアクセスするために使用され得る、ウェブブラウザアプリケーションなどのソフトウェアアプリケーションを含む実行可能命令を処理し得る。したがって、これらのデバイスは、著しいコンピューティングおよびネットワーキング機能を含み得る。

無線周波数(RF)信号を送信または受信するモバイルデバイスおよび他のデバイスなど、いくつかの半導体デバイスは、相補型金属酸化物半導体(CMOS)に加えてRF回路(たとえば、送信機、受信機、低雑音増幅器、電力増幅器など)を含む。いくつかの実装形態では、電力増幅器(または他のRFデバイス)によって使用されるCMOSトランジスタは、半導体ダイ上の電力増幅器(または他のRFデバイス)に隣接または近接して位置する。半導体ダイ上のそのような配置は、半導体ダイ(またはそれの一部)が大きい占有面積(たとえば、表面領域)を有することをもたらす。半導体層は、チップレベルプロセスを使用してインターポーザーを形成するために基板に接合され得る。チップレベルプロセスは、インターポーザーデバイスの一部を形成するために基板をダイシングすることと、インターポーザーデバイスを形成するためにすでにダイシングされている半導体層を基板に接合することとを含み得る。基板と半導体層とは個別に処理されるので、ビアは、接合の前に半導体層および基板の中に別々に形成され得る。ビアはすでに形成されているので、ビアは接合プロセスの前(または間)に整合され、ビア不整合を招く可能性がある。

特定の態様では、デバイスは、少なくとも1つの基板貫通ビアを含む基板を含む。金属構造が、基板の表面上に配設される。デバイスは、基板に接合された半導体層をさらに含む。半導体層は、少なくとも1つの相補型金属酸化物半導体(CMOS)トランジスタと第2のビア内部に配設された金属とを含む。金属は、金属構造と直接接触する。

別の特定の態様では、方法は、基板の表面上に金属構造を配設するステップを含む。金属構造の少なくとも一部は、基板内部の少なくとも1つの基板貫通ビアの真上に形成される。方法は、半導体層を基板に接合するステップを含む。半導体層は、少なくとも1つの相補型金属酸化物半導体(CMOS)トランジスタを含む。方法は、半導体層内部にキャビティを形成するステップを含む。キャビティは、金属構造の少なくとも一部の真上に形成される。方法は、第2のビアを形成するためにキャビティ内部に金属を堆積させるステップをさらに含む。金属は、金属構造と直接接触する。

別の特定の実施形態では、装置は、1つまたは複数の半導体デバイス層を構造的に支持するための手段を含む。構造的に指示するための手段は、構造的に支持するための手段を通して延びる第1の伝導するための手段を含む。第2の伝導するための手段は、構造的に支持するための手段の第1の表面上に配設される。装置は、切り替えるための手段をさらに含む。切り替えるための手段は、構造的に支持するための手段に接合された半導体層内に含まれる。半導体層は、半導体層内部に第3の伝導するための手段を含む。第3の伝導するための手段内に配設された金属は、第2の伝導するための手段と直接接触する。

別の特定の態様では、デバイスは、インターポーザーデバイスを含む。インターポーザーデバイスは、少なくとも1つの相補型金属酸化物半導体(CMOS)トランジスタを含む。インターポーザーデバイスは、無線周波数信号をフィルタ処理するように構成されたフィルタをさらに含む。フィルタは、少なくとも1つのキャパシタとインダクタとを含む。インダクタは、基板の1つまたは複数の表面上に配設された複数の金属構造と基板内部の複数の基板貫通ビアとを含む。

以下のセクション、すなわち図面の簡単な説明、発明を実施するための形態、および特許請求の範囲を含む本願全体を検討した後、本開示の他の態様、利点、および特徴が明らかとなるであろう。

少なくとも1つのトランジスタを有する半導体層と少なくとも1つの基板貫通ビアを有する基板とを含むインターポーザーデバイスを含むデバイスの特定の例示的な態様のブロック図である。

半導体層を基板に接合することによってインターポーザーデバイスを形成するための例示的なプロセスの段階を示す図である。

半導体層を基板に接合することによってインターポーザーデバイスを形成するための例示的なプロセスの段階を示す図である。

半導体層を基板に接合することによってインターポーザーデバイスを形成するための例示的なプロセスの段階を示す図である。

半導体層を基板に接合することによってインターポーザーデバイスを形成するための例示的なプロセスの段階を示す図である。

半導体層を基板に接合することによってインターポーザーデバイスを形成するための例示的なプロセスの段階を示す図である。

半導体層を基板に接合することによってインターポーザーデバイスを形成するための例示的なプロセスの段階を示す図である。

半導体層を基板に接合することによってインターポーザーデバイスを形成するための例示的なプロセスの段階を示す図である。

少なくとも1つのトランジスタを有する半導体層を含みかつ少なくとも1つの基板貫通ビアを有する基板を含むインターポーザーデバイスを形成する第1の例示的な方法を示すフローチャートである。

少なくとも1つのトランジスタを有する半導体層を含みかつ少なくとも1つの基板貫通ビアを有する基板を含むインターポーザーデバイスを形成する第2の例示的な方法を示すフローチャートである。

少なくとも1つのトランジスタを有する半導体層と少なくとも1つの基板貫通ビアを有する基板とを含むインターポーザーデバイスを含むワイヤレスデバイスのブロック図である。

図1のインターポーザーデバイスを製作するための製造プロセスの例示的な態様のデータフロー図である。

本開示の特定の態様が、図面を参照しながら以下で説明される。説明において、共通の特徴が、図面を通じて共通の参照番号によって指定される。本明細書で使用される様々な用語は、特定の実装形態を記述するために使用されるにすぎず、制限するものではない。たとえば、単数形「a」、「an」、および「the」は、文脈が別段に明確に示さない限り複数形を含むことを意図する。「備える」(「comprise」、「comprises」および「comprising」)という用語は、「含む」(「include」、「includes」または「including」)と互換的に使用され得ることがさらに理解され得る。加えて、「wherein」という用語は、「where」と互換的に使用され得ることが理解されよう。本明細書で使用される「例示的」は、例、実装形態、および/または態様を示す場合があるが、選好または好適な実装形態を限定するものとして、または示すものとして解釈されるべきではない。本明細書で使用される、構造、構成要素、動作などの要素を修飾するために使用される順序を示す用語(たとえば、「第1の」、「第2の」、「第3の」など)は、それ自体、別の要素に関する要素の優先順位または順序を示しておらず、要素を、(順序を示す用語の使用を別にすれば)同じ名前を有する別の要素から区別しているだけである。本明細書で使用される「セット」という用語は、1つまたは複数の要素のグループ化を指し、「複数」という用語は、複数の要素を指す。

本開示は、少なくとも1つのトランジスタを含みかつ少なくとも1つの基板貫通ビアを含むインターポーザーデバイスを含むデバイスについて説明する。インターポーザーデバイスは、2つ以上の半導体ダイの間で結合されてもよく、かつ半導体ダイと追加の機能との間の相互接続を提供してもよい。たとえば、インターポーザーデバイスは、2つの半導体ダイの間で垂直に配設されてもよく、それによりダイ積層(たとえば、積層型ダイ構成)が可能になる。インターポーザーデバイスは、少なくとも1つの基板貫通ビアを含む基板を含む。インターポーザーデバイスはまた、少なくとも1つのトランジスタを含む半導体層を含む。少なくとも1つのトランジスタは、インターポーザーにおける切り替え機能を可能にし、少なくとも1つの基板貫通ビアは、インターポーザーデバイスの片側に結合された半導体デバイスがインターポーザーの反対側に結合された半導体デバイスに電気的に結合されることを可能にする。基板は、非限定的な例として、ガラス、シリコンまたはラミネートなど、様々な材料のうちの1つまたは複数から形成され得る。

半導体層は、基板とは別に形成されてもよく、ウェハレベル層転写プロセスの一部として基板に接合され得る。半導体層を基板に接合する前に、少なくとも1つの金属構造(たとえば、1つまたは複数の接合パッドまたは金属線)が、基板の第1の表面上に形成される。誘電体層が、第1の表面上および少なくとも1つの金属構造上に形成されてもよく、平坦化プロセスが、少なくとも1つの金属構造を露出させるために実行されてもよい。平坦化プロセスが完了した後、半導体層は、基板に(たとえば、基板上の誘電体層に)接合される。半導体層は、半導体層の一部と金属構造との間に配設された金属の「バンプ」または「ボール」を使用することなく、基板に接合される。したがって、半導体層と基板(たとえば、基板上の誘電体層)との間の間隙は、金属のバンプまたはボールを使用して2層を接合することによって形成される半導体構造と比較して低減または排除され得る。

半導体層が誘電体に接合された後、キャビティが、少なくとも1つの金属構造の上方の(above)半導体層内に形成されてもよく、金属が、ビアを形成するためにキャビティ内に堆積されてもよい。半導体層と基板との間にバンプ(またはボール)がないので、ビア内部の金属の少なくとも一部は、少なくとも1つの金属構造(たとえば、ボンディングパッド)と直接かつ緊密に接触する。加えて、ボンディングパッドの下方の(beneath)基板貫通ビア内部に配設された金属は、ボンディングパッドと(たとえば、ボンディングパッドの反対側から)直接かつ緊密に接触し得る。

特定の実装形態では、半導体層は、基板上の誘電体層に直接接合される。例示のために、半導体層は、誘電体層に対して(たとえば、介在層なしに)「押下され」てもよく、それにより、半導体層および誘電体層の原子間に共有結合が形成される。共有結合は、半導体層を誘電体層に付着させる。この実装形態では、誘電体層および半導体層は二酸化ケイ素を含み、共有結合は、二酸化ケイ素の原子間に形成される。代替実装形態では、接着剤層が、誘電体層上に形成される。この実装形態では、半導体層は、接着剤層に添付される。

半導体層が基板に(たとえば、誘電体層に)接合された後、ビア形成などの後処理が、半導体層および基板に対して実行され得る。たとえば、ビアは、キャビティを形成してキャビティ内に金属を堆積させることによって、少なくとも1つの金属構造の上方に形成され得る。半導体層はビア形成の前に基板に接合されるので、半導体と基板とは、ビア形成の前に整合される。したがって、後処理の間に形成されるビアは、半導体層と基板の両方を通して形成される。ビアは接合後に両層を通して形成されるので、ビアは、チップレベル接合プロセスに関連する潜在的な不整合問題を持たない。後処理が完了した後、基板および半導体層は、インターポーザーを形成するためにダイシングされる。

特定の実装形態では、インターポーザーデバイス内部の複数の基板貫通ビアが、インダクタを形成する。たとえば、ボンディングパッド(たとえば、金属構造)のセットが、基板の各側に形成されて複数の基板貫通ビアに結合されてもよく、ボンディングパッドおよび複数の基板貫通ビアのセットが、トロイダルインダクタなどのインダクタを形成し得る。少なくとも1つのキャパシタ(たとえば、金属絶縁体金属キャパシタ)が基板の表面上に形成されて、インダクタに結合されてもよい。少なくとも1つのキャパシタおよびインダクタが、インターポーザー内部に誘導性−容量性(LC)フィルタを形成し得る。1つまたは複数のビアが、LCフィルタ(たとえば、インダクタおよび/または少なくとも1つのキャパシタ)と半導体層内部の少なくとも1つのトランジスタとを、誘電体層の表面(たとえば、誘電体層上に配設された絶縁層の表面)上の1つまたは複数のボンディングパッドに結合してもよく、半導体ダイが、1つまたは複数のボンディングパッドに電気的に結合されてもよい。金属バンプ(またはボール)は、インターポーザーデバイスの層間の接続を形成するために使用されないけれども、金属バンプ(またはボール)は、インターポーザーデバイスと1つまたは複数の半導体ダイとの間の接続を形成するために使用され得る。たとえば、1つまたは複数の金属バンプ(またはボール)が、1つまたは複数のボンディングパッド上に形成されてもよく、半導体ダイは、1つまたは複数のバンプ(またはボール)に電気的に結合されてもよい。半導体ダイは、電力増幅器などの無線周波数(RF)回路を含み得る。

インターポーザーデバイスは、半導体層を基板上の誘電体層に結合するために、金属バンプ(またはボール)を使用することなく形成されるので、半導体層と誘電体層との間の間隙は、基板と別の層との間に金属バンプ(またはボール)を有するインターポーザーと比較して低減または排除され得る。半導体層と誘電体層との間の間隙を低減(または排除)することで、インターポーザーデバイスのサイズが低減され、インターポーザーの層間の接続が改善され得る。半導体層および基板はウェハレベル接合プロセスを使用して接合されるので、ビアは、2層を一緒に接合した後、両層を通して同時に形成され得る。2層を一緒に接合した後、両層を通してビアを形成することで、各層内に個別にビアを形成して、層を一緒に接合するときにビアを整合させようとするチップレベルプロセスに関連するビア不整合が低減(または排除)される。加えて、切り替え機能が、インターポーザーの層(たとえば、半導体層)内部の少なくとも1つのトランジスタによって提供されるので、場合によっては半導体ダイ(たとえば、電力増幅器)内に含まれることになる1つまたは複数のトランジスタは存在しない。いくつかの実装形態では、インターポーザーデバイスは、基板貫通ビアを含むインダクタを含む。これらの実装形態では、場合によっては半導体ダイ内に含まれることになる少なくともいくつかのフィルタ処理回路(たとえば、インダクタ)は存在しない。半導体ダイ内に存在するトランジスタ、インダクタまたは両方の数を低減することで、半導体ダイの占有面積(たとえば、表面積)が低減される。したがって、本発明のインターポーザーデバイスは、少なくともいくつかの切り替え機能およびフィルタ処理をインターポーザーにオフロードすることによって、RF回路を含む半導体ダイのサイズの低減を可能にする。加えて、インターポーザーデバイスは、複数のデバイスの3次元(3D)統合を(たとえば、複数のデバイス間または半導体ダイ間にインターポーザーを含む積層デバイスを形成することによって)可能にする。

図1を参照すると、少なくとも1つのトランジスタを有する半導体層と少なくとも1つの基板貫通ビアを有する基板とを含むインターポーザーデバイスを含むデバイスの特定の例示的な態様が示され、全体的に100と指定される。デバイス100は、基板102と、誘電体層104と、半導体層106と、随意の絶縁層108と、半導体デバイス112(たとえば、半導体ダイ)とを含む。基板102、誘電体層104、半導体層106および絶縁層108は、インターポーザーデバイス110と呼ばれる場合がある。インターポーザーデバイス110は、2つ以上のデバイスの接続を容易にし得る。たとえば、インターポーザーデバイス110は第1のデバイスと第2のデバイスとに結合されてもよく、第1のデバイスと第2のデバイスとの間の接続を可能にし得る。一例として、半導体デバイス112は、図1に示され、本明細書でさらに説明されるように、インターポーザーデバイス110(たとえば、ビア、少なくとも1つのボンディングパッド)に電気的に結合され得る。2つ以上のデバイスは、半導体ダイ、回路板、集積回路、他の電気デバイス、またはそれらの組合せを含む場合がある。インターポーザーデバイス110は、2つ以上のデバイスの3次元(3D)統合を可能にし得る。たとえば、インターポーザーデバイス110は、2つ以上のデバイス間で垂直に配設され得る。このようにして、複数のデバイスが積層されてもよく、それにより、複数のデバイスを互いに隣接して水平に配設することと比較して、複数のデバイスによって占有される表面積が低減される。

インターポーザーデバイス110は、基板102を含む。基板102は、第1の表面140と、基板102の、第1の表面140の反対側にある第2の表面142とを有する。基板102は、基板の第1の表面140から基板の第2の表面142まで延びる少なくとも1つの基板貫通ビアを含む。図1に示すように、基板102は、第1の基板貫通ビア113と、第2の基板貫通ビア114と、第3の基板貫通ビア115と、他の基板貫通ビアとを含み得る。図1に6つの基板貫通ビアを含むように示されているが、他の実装形態では、基板102は、6つより多くの基板貫通ビアを含んでもよく、または6つより少ない基板貫通ビアを含んでもよい。基板102は、1つまたは複数の材料から形成され得る。特定の実装形態では、基板102はガラス基板を含み、基板貫通ビア113〜115は少なくとも1つのスルーガラスビア(TGV)を含む。別の特定の実装形態では、基板102はシリコン基板を含み、基板貫通ビア113〜115は少なくとも1つのスルーシリコンビア(TSV)を含む。別の特定の実装形態では、基板102はラミネート基板を含み、基板貫通ビア113〜115は少なくとも1つのスルーラミネートビアを含む。他の実装形態では、基板102は他の材料から形成されてもよい。

少なくとも1つの金属構造は、基板102の第1の表面140上に配設され得る。少なくとも1つの金属構造は、ボンディングパッド、金属線、または別の金属構造を含む場合がある。たとえば、第1の金属構造126(たとえば、第1のボンディングパッド)および第2の金属構造127(たとえば、第2のボンディングパッド)は、基板102の第1の表面140上に配設され得る。図1において4つの金属構造が基板102の第1の表面140上に配設されているが、他の実装形態では、4つより多いかまたは4つより少ない金属構造が、基板102の第1の表面140上に配設されてもよい。加えて、1つまたは複数の金属構造(たとえば、ボンディングパッド、金属線など)が、基板102の第2の表面142上に配設されてもよい。たとえば、第3の金属構造128(たとえば、第3のボンディングパッド)および第4の金属構造129(たとえば、第4のボンディングパッド)。

図1に示す向きにおいて、第1の表面140上に配設される各金属構造の少なくとも一部は、少なくとも1つの基板貫通ビアの真上に配設され得る。たとえば、第1の金属構造126の少なくとも一部は、第1の基板貫通ビア113の真上に配設されてもよく、第2の金属構造127の少なくとも一部は、第2の基板貫通ビア114および第3の基板貫通ビア115の真上に配設されてもよい。図1に示す向きにおいて、第2の表面142上に配設される各金属構造の少なくとも一部は、少なくとも1つの基板貫通ビアの下方に(beneath)(たとえば、真下に(under))配設され得る。たとえば、第3の金属構造128の少なくとも一部は、第1の基板貫通ビア113および第2の基板貫通ビア114の下方に配設されてもよく、第4の金属構造129の少なくとも一部は、第3の基板貫通ビア115の下方に配設されてもよい。金属構造126〜129および基板貫通ビア113〜115の相対位置は、基板102の向きに依存する。

複数の金属構造は、基板貫通ビアによって一緒に電気的に結合されてもよい。たとえば、第1の金属構造126は第1の基板貫通ビア113によって第3の金属構造128に結合されてもよく、第3の金属構造128は第2の基板貫通ビア114によって第2の金属構造127に結合されてもよく、第2の金属構造127は、第3の基板貫通ビア115によって第4の金属構造129に結合されてもよい。基板貫通ビアの各々の内部に配設された金属は、直接かつ緊密に接触し得る。たとえば、第1の基板貫通ビア113内部に配設された金属は、第1の金属構造126および第3の金属構造128と直接接触し、第2の基板貫通ビア114内部に配設された金属は、第2の金属構造127および第3の金属構造128と直接接触し、第3の基板貫通ビア115内部に配設された金属は、第2の金属構造127および第4の金属構造129と直接接触し得る。本明細書で使用する2つの構成要素が互いに接触して介在層または(空気以外の)他の構成要素が存在しない場合、2つの構成要素は「直接かつ緊密に接触」する。本明細書で使用するように、2つの構成要素間は接続されているが、介在層または構成要素が存在する場合、2つの構成要素は一緒に「結合され」ている。

基板102は、誘電体層104を含み得る。誘電体層104は、基板102の第1の表面140上に配設され得る。特定の実装形態では、誘電体層104は、第1の酸化物を含む。例示的な非限定的な例として、誘電層104は二酸化ケイ素を含み得る。他の実装形態では、誘電体層104は他の材料を含む場合がある。誘電体層104の部分は、第1の表面140上に配設された金属構造間に位置してもよい。たとえば、図1に示すように、誘電体層の部分は、第1の金属構造126と第2の金属構造127との間に位置してもよい。誘電体層104は、第1の金属構造126および第2の金属構造127など、第1の表面140上に配設された金属構造を電気的に絶縁するように構成され得る。誘電体層104を形成するために、図2A〜図2Gを参照しながらさらに説明するように、誘電体材料は、基板102の第1の表面140上および金属構造上に配設されてもよく、平坦化プロセスが、金属構造の表面を露出させるために実行されてもよい。平坦化プロセスによって、誘電体層104の厚さは、金属構造126、127の厚さと同じに(または実質的に等しく)なり得る。本明細書で使用するように、実質的に等しいは、等しいか、あるいは設計公差、製作もしくは製造公差、または測定公差などの公差内にある測定値を指す。

インターポーザーデバイス110は、基板102に(たとえば、基板102上の誘電体層104に)接合された半導体層106を含む。半導体層106は、少なくとも1つの相補型金属酸化物半導体(CMOS)トランジスタを含む。たとえば、半導体層106は、例示的なトランジスタ116を含み得る。図1に示すように、半導体層106は、複数のトランジスタを含み得る。他の実装形態では、半導体層106は、単一のトランジスタまたは3つ以上のトランジスタを含む場合がある。本明細書ではCMOSトランジスタとして説明しているが、他の実装形態では、半導体層106は、少なくとも1つのCMOSトランジスタの代わりに少なくとも1つのスイッチを含む場合がある。たとえば、半導体層は、少なくとも1つの電界効果トランジスタ、少なくとも1つのバイポーラ接合トランジスタ(BJT)、または(たとえば、入力に基づいて少なくとも2つの出力の間で切り替え機能を実行するために)入力に基づいて少なくとも2つの出力のうちの1つを選択的に出力するように構成された別の構成要素を含む場合がある。このようにして、半導体層106は、(たとえば、少なくとも1つのCMOSトランジスタまたは他のスイッチによって)切り替え機能を可能にするように構成され得る。

半導体層106は、基板102に(たとえば、基板102上の誘電体層104に)接合される。特定の実装形態では、半導体層106の第1の表面144の少なくとも一部は、1つまたは複数の誘電体部分(たとえば、誘電体層104の部分)と直接接触する。この実装形態では、半導体層106は、第2の酸化物を含む。例示的な非限定的な例として、半導体層106は二酸化ケイ素を含み得る。図2A〜図2Gを参照しながらさらに説明するように、半導体層106が接合プロセスの間に誘電体層104に対して押下されるとき、共有結合が、誘電体層(たとえば、第1の酸化物)の原子と半導体層(たとえば、第2の酸化物)の原子との間で形成され得る。共有結合は、半導体層106を誘電体層104に付着させ、それにより、半導体層106を基板102に接合させ得る。別の特定の実装形態では、接着剤層(図示せず)は、基板102(たとえば、誘電体層104)と半導体層106との間に配設される場合がある。接着剤層は、グルーまたは別の接着剤を含んでもよく、半導体層106を誘電体層104に付着させるように構成されてもよい。他の実装形態では、半導体層106は、金属間接合または他の接合技法など、他の技法を使用して基板102に接合されてもよい。半導体層106は、トランジスタ116(たとえば、第1のCMOSトランジスタ)のソース接点130がソース/ドレイン領域132と基板102との間に位置する向きにおいて、基板102に接合され得る。半導体層106のそのような向きは、トランジスタを含む層の従来の向きと比較して、アップサイドダウンと呼ばれる場合がある。

いくつかの実装形態では、インターポーザーデバイス110は、絶縁層108を含む。絶縁層は、半導体層106の第2の表面146上に配設され得る。絶縁層108は、埋込み酸化物(BOx)層を含み得る。絶縁層108は、トランジスタまたは他の金属構造など、半導体層106の構成要素を、他の構成要素から電気的に絶縁するように構成され得る。絶縁層108は随意であり、少なくともいくつかの実装形態においては存在しない場合がある。

インターポーザーデバイス110は、半導体層106の少なくとも一部、(絶縁層108が存在する場合)絶縁層108の少なくとも一部、または両方を通して延びる1つまたは複数のビアを含み得る。たとえば、インターポーザーデバイスは、第2のビア122と第1のビア120とを含み得る。図1に示すように、第2のビア122は、絶縁層108の全体および半導体層106の全体を通して延びてもよく、第1のビア120は、絶縁層108の全体および半導体層106の一部を通して延びてもよい。少なくとも1つのビアは、図1に示す向きにおいて、基板102の第1の表面140上に配設された金属構造の上方に(above)(または真上に(over))位置してもよい。たとえば、第2のビア122は、第1の金属構造126の上方に位置してもよい。いくつかの実装形態では、少なくとも1つのビアが、半導体層106内部のトランジスタの上方に(または真上に)位置してもよい。たとえば、第1のビア120は、図1に示す向きにおいて、トランジスタ116の上方に位置してもよい。

半導体層106は、基板102上の誘電体層104に直接接合されるので、金属バンプ(またはボール)は、半導体層106の構成要素を金属構造126および127など、基板102の構成要素に接合するために使用されない。金属バンプ(たとえば、バンプアタッチメント)は層を接合するために使用されないので、半導体層106と誘電体層104(たとえば、基板102)との間の間隙は、金属バンプ(またはボール)を使用して層を接合することによって形成される半導体デバイスと比較して、低減または排除され得る。加えて、半導体層106内部のビア内に配設された金属は、基板102の第1の表面140上に配設された金属構造と直接かつ緊密に接触し得る。たとえば、第2のビア122内部に配設された金属は、第1の金属構造126(たとえば、第1のボンディングパッド)と直接接触し得る。半導体層106と誘電体層104との間の間隙を低減(または排除)すること、ならびに金属構造(たとえば、ボンディングパッド)と直接接触しているビア内に金属を有することで、インターポーザーデバイス110の寸法(たとえば、高さまたは厚さ)が低減され、半導体層106および基板102の構成要素間の電気的接続が改善され得る。

インターポーザーデバイス110は、半導体層106(または絶縁層108が存在する場合は絶縁層108)上に配設された少なくとも1つのボンディングパッドを含み得る。たとえば、少なくとも1つのボンディングパッドは、絶縁層108上に配設されたボンディングパッド124を含み得る。図1に示すように、絶縁層108は、半導体層106と少なくとも1つのボンディングパッド(たとえば、ボンディングパッド124)との間に配設され得る。他の実装形態では、絶縁層108は存在せず、ボンディングパッド124は、半導体層106上に配設される。半導体層106は、少なくとも1つのボンディングパッドと基板102との間に位置してもよく、少なくとも1つのボンディングパッドは、半導体デバイス112などのデバイスに電気的に結合されるように構成され得る。例示のために、1つまたは複数の金属バンプ(またはボール)は、少なくとも1つのボンディングパッド上に配設されてもよく、半導体デバイス112は、1つまたは複数の金属バンプ(またはボール)を使用してインターポーザーデバイス110に結合されてもよい。半導体デバイス112およびインターポーザーデバイス110は、(たとえば、半導体層106および誘電体層104を参照しながら上記で説明したように、面対面接合または接着剤を使用して)直接接合されるのではないので、金属バンプ(またはボール)が、インターポーザーデバイス110を半導体デバイス112に結合するために使用され得る。

絶縁層108(または絶縁層108が存在しない場合は半導体層106)上に配設された少なくとも1つのボンディングパッドは、1つまたは複数のビアによって基板102の構成要素に、および半導体層106の構成要素に結合され得る。たとえば、ボンディングパッド124は、第2のビア122によって第1の金属構造126に結合されてもよく、ボンディングパッド124は、第1のビア120によってトランジスタ116に結合されてもよい。図1に示すように、第2のビア122は、ボンディングパッド124から絶縁層108および半導体層106を通して第1の金属構造126まで延びてもよい。いくつかの実装形態では、少なくとも1つのボンディングパッドは、基板102の第2の表面142上の金属構造に(および第2の半導体デバイスが基板102の第2の表面142に結合されている場合は第2の半導体デバイスに)電気的に接続されてもよい。例示のために、第2のビア122内部に配設された金属は、第1の金属構造126の第1の表面と直接接触してもよく、第1の基板貫通ビア113内部に配設された第2の金属は、第1の金属構造126の第2の表面と直接接触してもよく、ボンディングパッド124は、第2のビア122、第1の金属構造126、および第1の基板貫通ビア113によって第3の金属構造128に結合されてもよい。特定の実装形態では、金属構造(たとえば、第1の金属構造126)は、第1のビア(たとえば、第1の基板貫通ビア113)によって少なくとも1つのボンディングパッドのうちの第1のボンディングパッド(たとえば、ボンディングパッド124)に結合されてもよく、第1のボンディングパッドは、第2のビア(たとえば、第2のビア122)によって金属構造に結合されてもよく、第1のボンディングパッドは、第3のビア(たとえば、第1のビア120)によって少なくとも1つのCMOSトランジスタに結合されてもよい。

特定の実装形態では、インターポーザーデバイス110は、インダクタを含み得る。たとえば、インダクタは、基板102上に配設された1つまたは複数の金属構造と基板102内部の複数の基板貫通ビアとを含み得る。特定の実装形態では、インダクタは、金属構造126〜129と基板貫通ビア113〜115とを含む。インダクタは、トロイダルインダクタまたは別のタイプのインダクタを含み得る。インターポーザーデバイス110はまた、基板102の表面上に配設されかつインダクタに結合された、1つまたは複数のキャパシタを含み得る。たとえば、インターポーザーデバイス110は、基板102の第1の表面140上に配設されたキャパシタ118を含み得る。1つまたは複数のキャパシタは、金属絶縁体金属(MIM)キャパシタまたは他のタイプのキャパシタを含み得る。

フィルタ(たとえば、誘導性−容量性(LC)フィルタ)は、インダクタ(たとえば、金属構造126〜129および基板貫通ビア113〜115)とキャパシタ118とを含み得る。フィルタは、半導体デバイス112からの信号をフィルタ処理するように構成され得る。特定の実装形態では、半導体デバイス112は、電力増幅器など、無線周波数(RF)回路または1つもしくは複数のRFデバイスを含む。インターポーザーデバイス110内部のフィルタは、半導体デバイス112内の電力増幅器による増幅の前に(または増幅に続いて)RF信号をフィルタ処理するように構成され得る。他の実装形態では、半導体デバイス112は低雑音増幅器を含んでもよく、インターポーザーデバイス110内部のフィルタは、半導体デバイス112内の低雑音増幅器による増幅の前に(または増幅に続いて)RF信号をフィルタ処理するように構成されてもよい。特定の実装形態では、デバイス100(たとえば、半導体デバイス112およびインターポーザーデバイス110)は、送信機内、受信機内、またはトランシーバ内に含まれてもよい。送信機、受信機、またはトランシーバは、モバイルフォン、ポータブルコンピューティングデバイス、ラップトップコンピュータ、タブレットコンピュータ、コンピュータ化時計、全地球測位システム、エンターテイメントシステム、車両(または車両の構成要素)、または別のデバイスなどのモバイルデバイス内に含まれてもよい。追加または代替として、送信機、受信機、またはトランシーバは、モバイル通信システムの基地局内に含まれてもよい。

特定の実装形態では、インターポーザーデバイス110は、少なくとも1つのCMOSトランジスタと、無線周波数信号をフィルタ処理するように構成されたフィルタとを含む。少なくとも1つのCMOSトランジスタは、トランジスタ116を含み得る。フィルタは、少なくとも1つのキャパシタとインダクタとを含む。例示のために、少なくとも1つのキャパシタはキャパシタ118を含んでもよく、インダクタは、基板102の1つまたは複数の表面上に配設された複数の金属構造(たとえば、金属構造126〜129)と、基板102内部の複数の基板貫通ビア(たとえば、基板貫通ビア113〜115)とによって形成されたインダクタを含んでもよい。インターポーザーデバイス110は、インターポーザーデバイス110の表面上に配設されたボンディングパッド(たとえば、ボンディングパッド124)をさらに含んでもよい。ボンディングパッド124は、インターポーザーデバイス110内部のビア(たとえば、第2のビア122)によってフィルタに結合されてもよく、ビア内部に配設された金属は、複数の金属構造のうちの少なくとも1つ(たとえば、第1の金属構造126)と直接接触し得る。

動作中、半導体デバイス112は、送信機の一部としてRF信号を受信し得る。たとえば、RF信号は、ベースバンドプロセッサまたは送信チェーンの別の構成要素から受信されてもよく、別の構成要素は、半導体デバイス112とは異なる半導体ダイ上に位置してもよい。RF信号は、ボンディングパッド124を介してインターポーザーデバイス110に供給されてもよく、RF信号は、第2のビア122によってフィルタ(たとえば、キャパシタ118と、金属構造126〜129および基板貫通ビア113〜115から形成されたインダクタ)に供給されてもよい。インターポーザーデバイス110内部のフィルタはRF信号をフィルタ処理してもよく、フィルタ処理されたRF信号は、別のビア(図示せず)によって半導体デバイス112に返されてもよい。追加または代替として、1つまたは複数の入力が、第1のビア120を使用してトランジスタ116に供給されてもよい。トランジスタ116は、入力信号に基づいて複数の出力信号のうちの1つを選択的に供給してもよく、選択された出力信号は、別のビア(図示せず)によって半導体デバイス112に返されてもよい。したがって、フィルタ処理(たとえば、インターポーザーデバイス110内部のフィルタを使用する)および切り替え機能(たとえば、半導体層106内部の少なくとも1つのCMOSキャパシタを使用する)は、半導体デバイス112からインターポーザーデバイス110にオフロードされ得る。

インターポーザーデバイス110は、半導体層106を基板102上の誘電体層104に結合するために金属バンプ(またはボール)を使用することなく形成されるので、半導体層106と誘電体層104との間の間隙は、基板と別の層との間に金属バンプ(またはボール)を有するインターポーザーと比較して低減または排除され得る。半導体層106と誘電体層104との間の間隙を低減(または排除)することで、インターポーザーデバイス110のサイズ(たとえば、厚さ)が低減され、インターポーザーデバイス110の層間の接続が改善され得る。半導体層106および基板102(たとえば、誘電体層104)はウェハレベル接合プロセスを使用して接合されるので、ビアは、2層を一緒に接合した後、両層を通して同時に形成され得る。2層を一緒に接合した後、両層を通してビアを形成することで、各層内に個別にビアを形成して、層を一緒に接合するときにビアを整合させようとするチップレベルプロセスに関連するビア不整合が低減(または排除)される。加えて、切り替え機能が、インターポーザーデバイス110の層(たとえば、半導体層106)内部の少なくとも1つのCMOSトランジスタによって提供されるので、場合によっては半導体デバイス112内に含まれることになる1つまたは複数のトランジスタは存在しない。いくつかの実装形態では、インターポーザーデバイス110は、基板貫通ビア113〜115を含むインダクタを含む。これらの実装形態では、場合によっては半導体デバイス112内に含まれることになる少なくともいくつかのフィルタ処理回路(たとえば、インダクタおよびキャパシタ)は、半導体デバイス112内に存在しない。半導体デバイス112内のトランジスタ、インダクタまたは両方の数を低減することで、半導体デバイス112の占有面積(たとえば、表面積)が低減される。したがって、インターポーザーデバイス110は、少なくともいくつかの切り替え機能およびフィルタ処理をインターポーザーデバイス110にオフロードすることによって、半導体デバイス112のサイズの低減を可能にする。加えて、インターポーザーデバイス110は、複数のデバイスの3−D統合を(たとえば、複数のデバイス間もしくは半導体ダイ間、または半導体デバイスとパッケージとの間に配設されたインターポーザーデバイス110を含む積層デバイスを形成することによって)可能にする。

図2A〜図2Gは、半導体層を基板の接合することによってインターポーザーデバイスを形成するための例示的なプロセスの段階を示す。インターポーザーデバイスは、少なくとも1つのCMOSトランジスタを含む半導体層と少なくとも1つの基板貫通ビアを含む基板とを含む。インターポーザーデバイスは、図1のインターポーザーデバイス110であり得る。特定の実装形態では、プロセスのステップは、図6を参照しながら説明する1つまたは複数のデバイスによって開始および/または実行され得る。

図2Aを参照すると、半導体層を基板の接合することによってインターポーザーデバイスを形成するための例示的なプロセスの少なくとも1つの段階の第1の例示的な図が示される。図2Aに示すように、プロセスは、基板202に対して開始する。基板202は、図1の基板102を含んでもよく、またはそれに対応してもよい。基板202は、ガラス基板、シリコン基板、ラミネート基板、または別のタイプの基板を含んでもよい。

図2Bを参照すると、インターポーザーデバイスを形成するためのプロセスの少なくとも1つの段階の第2の例示的な図が示される。図2Bに示すように、基板貫通ビア213〜215は、基板202内部に形成され得る。基板貫通ビア213〜215は、図1の基板貫通ビア113〜115を含んでもよく、またはそれに対応してもよい。基板貫通ビア213〜215は、基板202内部にキャビティを形成することによって、およびキャビティ内部に金属を堆積させることによって形成され得る。キャビティは、基板202を通して延びるキャビティを形成するために、ドリル加工によって、エッチングによって、レーザーを使用することによって、または別の技法によって形成され得る。基板貫通ビア213〜215が形成された後、1つまたは複数の金属構造が、基板202の第1の表面240上に形成されてもよく、または添付されてもよい。たとえば、金属構造226および227は、基板202の第1の表面240に形成(または添付)され得る。金属構造226および227は、図1の金属構造126および127を含んでもよく、またはそれらに対応してもよい。特定の非限定的な例として、金属構造226および227は、ボンディングパッドであり得る。

金属構造226および227の少なくとも一部は、基板貫通ビア113〜115のうちの少なくとも1つの真上の(たとえば、上方の)第1の表面240に形成(または添付)され得る。たとえば、第1の金属構造226の少なくとも一部は、第1の基板貫通ビア213の真上に形成(または添付)されてもよく、第2の金属構造227の少なくとも一部は、第2の基板貫通ビア214の真上に形成(または添付)されてもよく、かつ第2の金属構造227の少なくとも一部は、第3の基板貫通ビア215の真上に形成(または添付)されてもよい。金属構造226および227が形成(または添付)された後、金属構造226および227は、少なくとも1つの基板貫通ビア内に堆積された金属と直接かつ緊密に接触し得る。たとえば、第1の基板貫通ビア213内部に配設された金属は、第1の金属構造226と直接接触し得る。

加えて、金属構造は、基板202の第2の表面242(たとえば、基板202の、第1の表面240と反対側の表面)に形成(または添付)され得る。たとえば、第3の金属構造228の少なくとも一部は、第1の基板貫通ビア213の下方に(たとえば、真下に)形成(または添付)されてもよく、第3の金属構造228の少なくとも一部は、第2の基板貫通ビア214の下方に形成(または添付)されてもよく、かつ第4の金属構造229の少なくとも一部は、第3の基板貫通ビア215の下方に形成(または添付)されてもよい。加えて、例示的なキャパシタ218など、1つまたは複数のキャパシタは、基板202の第1の表面240に形成(または添付)され得る。キャパシタ218は、図1のキャパシタ118を含んでもよく、またはそれに対応してもよい。

金属構造が形成された後、誘電体材料が、誘電体層204を形成するために、金属構造および基板の第1の表面240の真上に堆積され得る。誘電体層204は、図1の誘電体層104を含んでもよく、またはそれに対応してもよい。特定の実装形態では、誘電体材料は、第1の酸化物を含む。第1の酸化物は、二酸化ケイ素であり得る。

図2Cを参照すると、インターポーザーデバイスを形成するためのプロセスの少なくとも1つの段階の第3の例示的な図が示される。図2Cに示すように、平坦化プロセスが、金属構造226および227の表面を露出させるために誘電体層204に対して実行され得る。平坦化プロセスは、誘電体層204の一部を、下方の金属構造226および227の表面まで除去してもよい。たとえば、平坦化プロセスが実行された後、誘電体層204(またはそれの一部)の厚さは、金属構造226および227厚さに実質的に等しい。加えて、平坦化プロセスは、誘電体層204の表面を研磨し得る。たとえば、平坦化プロセスが完了した後、誘電体層204の露出された表面は滑らかであり得る。

図2Dを参照すると、インターポーザーデバイスを形成するためのプロセスの少なくとも1つの段階の第4の例示的な図が示される。図2Dに示すように、半導体層206は、基板202の誘電体層204に接合され得る。半導体層206を基板202の誘電体層204に接合することは、半導体層206を基板202に接合することを指す場合がある。図2に示すように、半導体層206の第1の表面244は、誘電体層204に接合され得る。半導体層206は、例示的なトランジスタ216など、少なくとも1つのCMOSトランジスタを含み得る。半導体層206は、図1の半導体層106を含んでもよく、またはそれに対応してもよく、トランジスタ216は、図1のトランジスタ116を含んでもよく、またはそれに対応してもよい。半導体層206は事前成形されかつ事前パッケージ化されてもよく、または半導体層206(および半導体層206内部に含まれる少なくとも1つのトランジスタ)は基板202とは別個に形成されてもよい。半導体層206は、ソース接点230がソース/ドレイン領域232と基板202との間に位置する向きにおいて、基板202に接合され得る。

半導体層206は、ウェハレベル接合プロセスを使用して基板202に接合され得る。ウェハレベルプロセスは、少なくとも1つの層(たとえば、基板202)が未だウェハの一部である間に集積回路層に対して実行される、半導体製作またはパッケージングプロセスを指す。チップレベルプロセスは、ウェハが、個別の集積回路ダイにダイシングされた(たとえば、スライスされた)後に、集積回路層に対して実行される半導体製作またはパッケージングプロセスを指す。

特定の実装形態では、半導体層206は、半導体層206を誘電体層204に対して直接押下することによって基板202に接合され得る。この実装形態では、半導体層206は、二酸化ケイ素または別の酸化物であってもよい第2の酸化物を含む。半導体層206を誘電体層204に対して押下することで、共有結合が、半導体層206の酸化物内部の原子と誘電体層204の酸化物内部の原子との間に形成され得る。共有結合は、半導体層206を誘電体層204に付着させ得る。いくつかの実装形態では、層(たとえば、誘電体層204および半導体層206)の表面は、接合する前に活性化され得る。たとえば、表面は、プラズマ活性化ツールまたは他の活性化ツールを用いて活性化され得る。

別の特定の実装形態では、半導体層206を基板202に接合する前に、接着剤層(図示せず)を形成するために、接着材料が、誘電体層204上に堆積され得る。この実装形態では、半導体層206を基板202に接合するために、半導体層206が、接着剤層に添付され得る。他の実装形態では、メタルオンメタル接合プロセスなど、他の接合プロセスが使用される場合がある。

半導体層206は誘電体層204に直接接合されるので、金属バンプ(またはボール)は、基板202の構成要素を半導体層206の構成要素に接合するために使用されない。金属バンプ(またはボール)は使用されないので、半導体層と誘電体層204(たとえば、基板202)との間の間隙は、2層間の接続のために金属バンプ(またはボール)を使用する接合プロセスと比較して、低減または排除され得る。2層間の間隙を低減(または排除)することで、インターポーザーデバイスの寸法(たとえば、厚さ)が低減され、2層内部の構成要素間の接続が改善される。

図2Eを参照すると、インターポーザーデバイスを形成するためのプロセスの少なくとも1つの段階の第5の例示的な図が示される。図2Eに示すように、絶縁材料208を形成するために、絶縁材料が半導体層206上に堆積され得る。絶縁材料は、半導体層206の第2の表面246(たとえば、半導体層206の、誘電体層204と接触している第1の表面244と反対側の表面)上に堆積され得る。絶縁層208は、図1の絶縁層108を含んでもよく、またはそれに対応してもよい。特定の実装形態では、絶縁層208は、埋込み酸化物(BOx)層であり得る。絶縁層208は随意であり、いくつかの実装形態では含まれない場合がある。

図2Fを参照すると、インターポーザーデバイスを形成するためのプロセスの少なくとも1つの段階の第6の例示的な図が示される。この段階において、インターポーザーデバイス210が形成され得る。インターポーザーデバイス210は、図1のインターポーザーデバイス110を含んでもよく、またはそれに対応してもよい。インターポーザーデバイス210は、基板202と、誘電体層204と、半導体層206と、随意の絶縁層208と、トランジスタ216と、金属構造226〜229と、基板貫通ビア213〜215とを含み得る。

図2Fに示すプロセスの段階の間、1つまたは複数のビアが、インターポーザーデバイス210内に形成され得る。ビアは、絶縁層208(またはそれの一部)を通して、半導体層206(またはそれの一部)を通して、または両方を通して延びてもよい。実例となる例として、第2のビア222および第1のビア220が形成され得る。第2のビア222および第1のビア220は、図1の第2のビア122または第1のビア120を含んでもよく、またはそれに対応してもよい。ビアは、インターポーザーデバイス210の後処理の間に形成され得る。図2Fに示すように、第2のビア222は、絶縁層208を通してかつ半導体層206を通して延びてもよく、第1のビア220は、絶縁層208を通してかつ半導体層206の一部を通して延びてもよい。ビア220および222は、インターポーザーデバイス210の層(たとえば、絶縁層208および半導体層206)内部にキャビティを形成することによって、ならびにビア220および222を形成するためにキャビティ内部に金属を堆積させることによって形成され得る。キャビティは、インターポーザーデバイス210の1つまたは複数の層のうちの1つまたは複数の部分を通して延びるキャビティを形成するために、ドリル加工によって、エッチングによって、レーザーを使用することによって、または別の技法によって形成され得る。ビアのうちの少なくとも1つは、基板202上に配設された金属構造のうちの少なくとも1つの一部の真上に(たとえば、上方に)形成され得る。たとえば、第2のビア222は、第1の金属構造226の一部の真上に形成されてもよく、第2のビア222内部に配設された金属は、第1の金属構造226と直接接触し得る。

ビアが形成された後、1つまたは複数のボンディングパッドが、インターポーザーデバイス210の表面上に配設され得る。たとえば、ボンディングパッド224を含む1つまたは複数のボンディングパッドは、絶縁層208の表面(または絶縁層208が省略される実装形態では、半導体層206の表面)上に配設(たとえば、形成または添付)され得る。ボンディングパッド224は、図1のボンディングパッド124を含んでもよく、またはそれに対応してもよい。1つまたは複数のボンディングパッドは、インターポーザーデバイス210の外部にある半導体デバイスまたはダイなど、別のデバイスに電気的に結合されるように構成され得る。1つまたは複数のボンディングパッドは、基板202の1つまたは複数の構成要素に結合され得る。たとえば、ボンディングパッド224は、第2のビア222によって第1の金属構造226に結合され得る(たとえば、第2のビア222は、ボンディングパッド224と第1の金属構造226との間に位置してもよく、第2のビア222内部に配設された金属は、ボンディングパッド224と第1の金属構造226とに直接接触し得る)。第1の金属構造226は、少なくとも1つの基板貫通ビア(たとえば、第1の基板貫通ビア213)によって基板202の反対側の金属構造に結合されるので、ボンディングパッド224は、インターポーザーデバイス210の第1の表面(たとえば、絶縁層208の表面)とインターポーザーデバイスの第2の表面(たとえば、基板202の第2の表面242)との間の接続を提供し得る。

1つまたは複数のボンディングパッドが絶縁層208(または絶縁層208が省略される実装形態では、半導体層206)上に配設された後、層202、204、206および208は、インターポーザーデバイス210を形成するためにダイシングされ得る。たとえば、層202、204、206および208は、目標寸法を有するインターポーザーデバイス210を形成するために、設計仕様に基づいてダイシング(たとえば、切断)され得る。例示のために、ダイシングの後、半導体層206および基板202は同じ設計仕様に基づいて同時にダイシングされるので、半導体層206および基板202は、実質的に等しい少なくとも2つの寸法(たとえば、長さおよび幅)を有し得る。

図2Gを参照すると、インターポーザーデバイスを形成するためのプロセスの少なくとも1つの段階の第7の例示的な図が示される。図2Gに示す段階は、インターポーザーデバイス210の形成の後に発生し得る。図2Gに示すように、半導体デバイス212は、インターポーザーデバイス210に電気的に結合され得る。半導体デバイス212は、図1の半導体デバイス112を含んでよく、またはそれに対応してよい。特定の実装形態では、半導体デバイス212は、増幅器(たとえば、電力増幅器または低雑音増幅器)を含む。半導体デバイス212は、1つまたは複数のボンディングパッド(たとえば、ボンディングパッド224)に添付された1つまたは複数の金属バンプ(またはボール)を使用してインターポーザーデバイス210に結合され得る。追加または代替として、インターポーザーデバイス210は、第2の半導体デバイス250に結合され得る。第2の半導体デバイス250は、半導体ダイまたは半導体パッケージを含み得る。第2の半導体デバイス250は、基板202の第2の表面242上に配設された1つまたは複数の金属構造(たとえば、第3の金属構造228および第4の金属構造229)に添付された1つまたは複数の金属バンプ(またはボール)を使用してインターポーザーデバイス210に結合され得る。インターポーザーデバイス210は、半導体デバイス212と第2の半導体デバイス250との間の1つまたは複数の電気的接続を可能にするように構成され得る。たとえば、1つまたは複数のビア、1つまたは複数の金属構造、および1つまたは複数の基板貫通ビアは、半導体デバイス212と第2の半導体デバイス250との間の電気的接続を可能にし得る。

したがって、図2A〜図2Gを参照しながら説明したインターポーザーデバイスを形成するプロセスは、インターポーザーデバイス210を形成する。そのプロセスは、基板202および半導体層206の構成要素を接続させるために金属バンプ(またはボール)を使用することなく、半導体層206を誘電体層204に接合することによって、半導体層206と誘電体層204との間の間隙を低減(または排除)する。間隙を低減(または排除)することで、インターポーザーデバイス210の厚さが低減され、層間の接続が改善される。加えて、インターポーザーデバイス210はウェハレベルプロセスを使用して形成されるので、層は、インターポーザーデバイス210がダイシングされる前に接合され、それにより、層の少なくとも2つの寸法(たとえば、長さおよび幅)が同じになる。加えて、少なくともいくつかのビア(たとえば、第2のビア222および第1のビア220)は、半導体層206が基板202に接合された後に形成されるので、ビア不整合は、ビアを個別に層内に形成し、それにより層を一緒に接合する前にビアを整合させようとすることと比較して、低減(または排除)される。

図3を参照すると、少なくとも1つのトランジスタを有する半導体層を含みかつ少なくとも1つの基板貫通ビアを有する基板を含むインターポーザーデバイスを形成する第1の例示的な方法のフローチャートが示され、全体的に300と指定される。特定の実装形態では、方法300は、図6を参照しながら説明する1つまたは複数のデバイスによって開始および/または実行され得る。

方法300は、302において、基板内に少なくとも1つのキャビティを形成するステップと、304において、基板内部に少なくとも1つの基板貫通ビアを形成するために少なくとも1つのキャビティ内部に第1の金属を堆積させるステップとを含む。たとえば、図2Bを参照すると、キャビティは基板202内部に形成されてもよく、金属は、第1の基板貫通ビアを形成するためにキャビティ内部に堆積されてもよい。キャビティは、エッチングによって、ドリル加工によって、レーザーを使用することによって、または別のビア形成技法によって形成され得る。金属は、銅、合金、または電気を伝導するように構成された別の金属であり得る。キャビティ内に金属を堆積させることで、第1の基板貫通ビア213が形成され得る。

方法300は、306において、基板の表面上に金属構造を配設するステップを含む。金属構造は、少なくとも1つの基板貫通ビアのうちの1つまたは複数の真上に(たとえば、上方に)配設(たとえば、形成または添付)され、金属構造は、第1の金属と直接接触する。たとえば、図2Bを参照すると、第1の金属構造226は、基板202の第1の表面240上の第1の基板貫通ビア213の真上に配設され得る。

方法300は、308において、誘電体層を形成するために基板の表面上でかつ金属構造の真上に誘電体材料を堆積させるステップを含む。たとえば、図2Bを参照すると、誘電体材料は、誘電体層204を形成するために基板202の第1の表面240ならびに金属構造226および227(およびキャパシタ218)の真上に堆積され得る。

方法300は、310において、金属構造を露出させるために誘電体層に対して平坦化プロセスを実行するステップを含む。たとえば、図2Cを参照すると、平坦化プロセスは、金属構造226および227の表面を露出させるために誘電体層204に対して実行され得る。平坦化プロセスの後、誘電体層204ならびに金属構造226および227の特定の寸法(たとえば、厚さ)は、実質的に同じになり得る。

方法300は、312において、半導体層を基板に接合するステップを含む。半導体層は、少なくとも1つのCMOSトランジスタを含み得る。特定の実装形態では、接合するステップは、314において、直接接合するプロセスを含む。たとえば、図2Dを参照すると、半導体層206は誘電体層204に対して押下されてもよく、共有結合が、誘電体層204(たとえば、第1の酸化物)および半導体層206(たとえば、第2の酸化物)の原子間に形成され得る。共有結合は、半導体層206を誘電体層204に付着させ得る。別の特定の実装形態では、接合するステップは、316において、接着剤を基板の誘電体層上に堆積させるステップと、半導体層を接着剤に添付するステップとを含む。

方法300は、318において、半導体層内にキャビティを形成するステップと、320において、第2のビアを形成するためにキャビティ内部に第2の金属を堆積させるステップとを含む。キャビティは、金属構造のセットのうちの少なくとも1つの金属構造の真上に形成されてもよく、第2の金属は、金属構造と直接接触し得る。たとえば、図2Fを参照すると、キャビティは第1の金属構造226の真上に形成されてもよく、第2の金属(たとえば、銅)は、第2のビア222を形成するためにキャビティ内部に堆積されてもよい。第2の金属は、第1の金属構造226と直接接触し得る。

方法300は、322において、インターポーザーデバイスを形成するために半導体層と基板とをダイシングするステップをさらに含む。たとえば、図2Fを参照すると、半導体層206および基板202は、インターポーザーデバイス210を形成するためにダイシングされ得る。

したがって、図3の方法300は、基板の構成要素を半導体層の構成要素に接続するために金属バンプ(またはボール)を使用することなく半導体層を基板に接合することによって、インターポーザーデバイスの半導体層と基板(たとえば、基板の誘電体層)との間の間隙を低減(または排除)する。間隙を低減(または排除)することで、インターポーザーデバイスの厚さが低減され、層間の接続が改善される。加えて、半導体層は少なくとも1つのCMOSトランジスタを含むので、少なくともいくつかの切り替え機能は、半導体デバイス(インターポーザーデバイスに結合されている)からインターポーザーデバイスにオフロードされ、それにより、半導体デバイスは低減された占有面積(たとえば、表面積)を有することが可能になる。

図4を参照すると、少なくとも1つのトランジスタを有する半導体層を含みかつ少なくとも1つの基板貫通ビアを有する基板を含むインターポーザーデバイスを形成する第2の例示的な方法のフローチャートが示され、全体的に400と指定される。特定の実装形態では、方法400は、半導体製作の方法を含み、図6を参照しながら説明する1つまたは複数のデバイスによって開始および/または実行され得る。

方法400は、402において、基板の表面上に金属構造を堆積させるステップを含む。金属構造の少なくとも一部は、基板内部の少なくとも1つの基板貫通ビアの真上に配設される。たとえば、図2Bを参照すると、第1の金属構造226は、基板202の第1の表面240上に配設(たとえば、形成または添付)されてもよく、第1の基板貫通ビア213の真上に位置してもよい。

方法400は、404において、半導体層を基板に接合するステップを含む。半導体層は、少なくとも1つの相補型金属酸化物半導体(CMOS)トランジスタを含み得る。たとえば、図2Dを参照すると、半導体層206は、半導体層206を基板202の誘電体層204に接合することによって基板202に接合され得る。半導体層206は、トランジスタ216(たとえば、少なくとも1つのCMOSトランジスタ)を含む。特定の実装形態では、半導体層206は、(チップレベル層転写プロセスと比較して)ウェハレベル層転写プロセスを使用して基板202に接合される。

方法400は、406において、半導体層内部にキャビティを形成するステップと、408において、第2のビアを形成するためにキャビティ内部に第2の金属を堆積させるステップとをさらに含む。キャビティは、金属構造の少なくとも一部の真上に形成されてもよく、金属は、金属構造と直接接触し得る。たとえば、図2Fを参照すると、キャビティは第1の金属構造226の真上に形成されてもよく、金属(たとえば、銅)は、第2のビア222を形成するためにキャビティ内部に堆積されてもよい。第2のビア222内部の金属は、第1の金属構造226と直接接触し得る。

特定の実装形態では、方法400は、半導体層を基板に接合する前に、金属構造の真上に誘電体層を形成するために基板の表面上に誘電体材料を堆積させるステップと、金属構造を露出させるために誘電体層を平坦化するステップとを含む。たとえば、図2Cを参照すると、平坦化プロセスは、金属構造226および227の表面を露出させるために誘電体層204に対して実行され得る。この実装形態では、図2Dを参照しながら説明したように、誘電体層は第1の酸化物を含んでもよく、半導体層は第2の酸化物を含んでもよく、半導体層は、半導体層および誘電体層の原子間に共有結合を形成するプロセスによって誘電体層に接合され得る。方法400は、金属構造を配設する前に、基板内部に少なくとも1つのキャビティを形成するステップと、少なくとも1つの基板貫通ビアを形成するために少なくとも1つのキャビティ内部に第2の金属を堆積させるステップとをさらに含み得る。金属構造を配設した後、金属構造は、第2の金属と直接接触し得る。たとえば、図2Bを参照すると、キャビティは基板202内部に形成されてもよく、金属は、第1の基板貫通ビア213を形成するためにキャビティ内部に堆積されてもよい。キャビティ内に金属を堆積させることで、第1の基板貫通ビア213が形成されてもよく、第1の金属構造226は第1の基板貫通ビア213の真上に配設されてもよく、それにより、第1の基板貫通ビア213内部に配設された金属は、第1の金属構造226と直接接触する。

別の特定の実装形態では、方法400は、基板の少なくとも一部の上に接着剤層を形成するステップと、接着剤層を半導体層に添付するステップとを含む。たとえば、図2Dを参照すると、接着剤は、接着剤層(図示せず)を形成するために誘電体層204上に堆積されてもよく、接着剤層は、半導体層206に添付されてもよい。

別の特定の実装形態では、方法400は、インターポーザーデバイスを形成するために基板と半導体層とをダイシングするステップを含む。たとえば、図2Fを参照すると、半導体層206および基板202は、インターポーザーデバイス210を形成するためにダイシングされ得る。半導体層206と基板202とがダイシングされた後、半導体層206の2つの寸法(たとえば、長さおよび幅)は、基板202の2つの寸法(たとえば、長さおよび幅)と同じになり得る。

したがって、図4の方法400は、基板の構成要素を半導体層の構成要素に接続するために金属バンプ(またはボール)を使用することなく半導体層を基板に接合することによって、インターポーザーデバイスの半導体層と基板(たとえば、基板の誘電体層)との間の間隙を低減(または排除)する。間隙を低減(または排除)することで、インターポーザーデバイスの厚さが低減され、層間の接続が改善される。加えて、半導体層は少なくとも1つのCMOSトランジスタを含むので、少なくともいくつかの切り替え機能は、半導体デバイス(インターポーザーデバイスに結合されている)からインターポーザーデバイスにオフロードされ、それにより、半導体デバイスは低減された占有面積(たとえば、表面積)を有することが可能になる。

図5を参照すると、デバイス(たとえば、ワイヤレス通信デバイス)の特定の説明のための実装形態のブロック図が示されており、全体的に500と指定される。様々な実装形態では、デバイス500は、図5に示されるものよりも多数または少数の構成要素を有し得る。

特定の実装形態では、デバイス500は、メモリ532に結合された、中央処理装置(CPU)またはデジタル信号プロセッサ(DSP)などのプロセッサ510を含む。メモリ532は、コンピュータ可読命令またはプロセッサ可読命令などの命令568(たとえば、実行可能命令)を含む。命令568は、プロセッサ510などのコンピュータによって実行可能である1つまたは複数の命令を含み得る。

図5はまた、プロセッサ510およびディスプレイ528に結合されるディスプレイコントローラ526を示す。コーダ/デコーダ(コーデック)534も、プロセッサ510に結合されてもよい。スピーカー536およびマイクロフォン538がコーデック534に結合されてもよい。

図5はまた、ワイヤレスコントローラなどのワイヤレスインターフェース540と、トランシーバ546とがプロセッサ510およびアンテナ542に結合され得、したがって、アンテナ542、トランシーバ546、およびワイヤレスインターフェース540を介して受信されたワイヤレスデータがプロセッサ510に供給され得ることを示す。トランシーバ546は、図1のインターポーザーデバイス110を含み得る。例示のために、トランシーバ546は、基板と、基板に接合された半導体層とを含むインターポーザーデバイスを含み得る。基板は、少なくとも1つの基板貫通ビアと、基板の第1の表面上に配設された金属構造とを含み得る。半導体層は、少なくとも1つのCMOSトランジスタとビア内部に配設された金属とを含み得る。金属は、金属構造と直接接触し得る。

いくつかの実装形態では、プロセッサ510、ディスプレイコントローラ526、メモリ532、コーデック534、インターポーザーデバイス110、ワイヤレスインターフェース540、およびトランシーバ546が、システムインパッケージまたはシステムオンチップデバイス522内に含まれる。いくつかの実装形態では、入力デバイス530および電源544は、システムオンチップデバイス522に結合される。その上、特定の実装形態では、図5に示されたように、ディスプレイ528、入力デバイス530、スピーカー536、マイクロフォン538、アンテナ542、および電源544は、システムオンチップデバイス522の外部にある。特定の実装形態では、ディスプレイ528、入力デバイス530、スピーカー536、マイクロフォン538、アンテナ542、および電源544の各々は、インターフェースまたはコントローラなどの、システムオンチップデバイス522の構成要素に結合され得る。

デバイス500は、ヘッドセット、モバイル通信デバイス、スマートフォン、セルラー電話、ラップトップコンピュータ、コンピュータ、タブレット、携帯情報端末、ディスプレイデバイス、テレビジョン、ゲームコンソール、音楽プレーヤ、ラジオ、デジタルビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、チューナ、カメラ、ナビゲーションデバイス、車両、車両の構成要素、またはそれらの任意の組合せを含み得る。

例示的な実装形態では、メモリ532は、コンピュータ可読命令またはプロセッサ可読命令などの命令568(たとえば、実行可能命令)を含むかまたは記憶する。たとえば、メモリ532は、命令568を記憶する非一時的コンピュータ可読媒体を含んでもよく、またはそれに対応してもよい。命令568は、プロセッサ510などのコンピュータによって実行可能である1つまたは複数の命令を含み得る。

説明する態様と併せて、装置は、1つまたは複数の半導体デバイス層を構造的に支持するための手段を含む。構造的に支持するための手段は、図1の基板102、図2A〜図2Gの基板202、1つまたは複数の半導体デバイス層を構造的に支持するように構成された1つまたは複数の他の構造もしくは回路、またはそれらの任意の組合せを含んでもよく、またはそれに対応してもよい。構造的に支持するための手段は、構造的に支持するための手段を通して延びる第1の伝導するための手段を含んでもよく、第2の伝導するための手段は、構造的に支持するための手段の表面上に配設されてもよい。第1の伝導するための手段は、図1の第1の基板貫通ビア113、図2B〜図2Gの第1の基板貫通ビア213、電気を伝導するように構成されかつ構造的に支持するための手段を通して延びる1つもしくは複数の他の構造もしくは回路、またはそれらの任意の組合せを含んでもよく、またはそれに対応してもよい。第2の伝導するための手段は、図1の第1の金属構造126、第1の部分126、図2B〜図2Gの第1の金属構造226、電気を伝導するように構成された1つもしくは複数の他の構造もしくは回路、またはそれらの任意の組合せを含んでもよく、またはそれに対応してもよい。

装置は、切り替えるための手段をさらに含み、切り替えるための手段は、構造的に支持するための手段に接合された半導体層内に含まれる。切り替えるための手段は、図1のトランジスタ116、図2D〜図2Gのトランジスタ216、切り替え機能を可能にするように構成された1つもしくは複数の他の構造もしくは回路、またはそれらの任意の組合せを含んでもよく、またはそれに対応してもよい。半導体層は、半導体層内部に第3の伝導するための手段を含んでもよく、第3の伝導するための手段内に配設された金属は、第2の伝導するための手段と直接接触し得る。第3の伝導するための手段は、図1の第2のビア122、図2F〜図2Gの第2のビア222、電気を伝導するように構成された1つもしくは複数の他の構造もしくは回路、またはそれらの任意の組合せを含んでもよく、またはそれに対応してもよい。

特定の実装形態では、装置は、第2の伝導するための手段を絶縁するための手段をさらに含む。絶縁するための手段は、図1の誘電体層104、図2B〜図2Gの誘電体層204、第2の伝導するための手段を絶縁するように構成された1つもしくは複数の他の構造もしくは回路、またはそれらの任意の組合せを含んでもよく、またはそれに対応してもよい。絶縁するための手段は、構造的に支持するための手段の表面の少なくとも一部の上に配設され得る。絶縁するための手段は、第2の伝導するための手段と実質的に同じ厚さを有し得る。別の特定の実装形態では、装置は、半導体層を絶縁するための手段に付着させるための手段をさらに含む。付着させるための手段は、接着剤層、半導体層を絶縁するための手段に付着させるように構成された1つもしくは複数の他の構造もしくは他の回路、またはそれらの任意の組合せを含んでもよく、またはそれに対応してもよい。

開示した態様の1つまたは複数が、通信デバイス、固定位置データユニット、モバイル位置データユニット、モバイルフォン、セルラー電話、衛星電話、コンピュータ、タブレット、ポータブルコンピュータ、ディスプレイデバイス、メディアプレーヤ、またはデスクトップコンピュータを含み得る、デバイス500のようなシステムまたは装置において実装され得る。代替または追加として、デバイス500は、セットトップボックス、エンターテイメントユニット、ナビゲーションデバイス、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビジョン、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、ビデオプレーヤ、デジタルビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、ポータブルデジタルビデオプレーヤ、衛星、車両、車両内部に統合された構成要素、プロセッサを含むかまたはデータもしくはコンピュータ命令を記憶もしくは検索する任意の他のデバイス、あるいはそれらの組合せを含み得る。別の説明に役立つ非限定的な例として、システムまたは装置は、ハンドヘルドパーソナル通信システム(PCS)ユニットなどの遠隔ユニット、全地球測位システム(GPS)対応デバイスなどのポータブルデータユニット、メータ読取り機器、または、プロセッサを含むかもしくはデータもしくはコンピュータ命令を記憶するかもしくは取り出す任意の他のデバイス、あるいはそれらの任意の組合せを含み得る。

図5はトランジスタ546がインターポーザーデバイス110を含むとして示しているが、デバイス500など、デバイスの任意の構成要素がインターポーザーデバイス110を含んでもよい。たとえば、ワイヤレスコントローラ540、プロセッサ510、メモリ532、入力デバイス530、ディスプレイ528、ディスプレイコントローラ526、または任意の他の電子デバイスが、インターポーザーデバイス110を含んでもよい。

図5は、インターポーザーデバイスを含むワイヤレス通信デバイスを示すが、インターポーザーデバイスは、様々な他の電子デバイス内に含まれてもよい。たとえば、図1〜図4を参照しながら説明したインターポーザーデバイスは、基地局の1つまたは複数の構成要素内に含まれてもよい。

基地局は、ワイヤレス通信システムの一部であってもよい。ワイヤレス通信システムは、複数の基地局および複数のワイヤレスデバイスを含み得る。ワイヤレス通信システムは、ロングタームエボリューション(LTE)システム、符号分割多元接続(CDMA)システム、モバイル通信用グローバルシステム(GSM:Global System for Mobile Communications)システム、ワイヤレスローカルエリアネットワーク(WLAN)システム、または何らかの他のワイヤレスシステムであり得る。CDMAシステムは、広帯域CDMA(WCDMA)、CDMA 1X、エボリューションデータオプティマイズド(EVDO)、時分割同期CDMA(TD−SCDMA)、またはCDMAの何らかの他のバージョンを実装し得る。

メッセージおよびデータ(たとえば、オーディオデータ)を送受信することなどの様々な機能は、基地局の1つまたは複数の構成要素によって実行され得る。基地局の1つまたは複数の構成要素は、プロセッサ(たとえば、CPU)、トランスコーダ、メモリ、ネットワーク接続、メディアゲートウェイ、復調器、送信データプロセッサ、受信機データプロセッサ、送信多入力多出力(MIMO)プロセッサ、送信機および受信機(たとえば、トランシーバ)、アンテナアレイ、またはそれらの組合せを含み得る。基地局の構成要素のうちの1つまたは複数は、図1〜図4を参照しながら上記で説明したインターポーザーデバイスを含み得る。

基地局の動作中、基地局の1つまたは複数のアンテナは、ワイヤレスデバイスからデータストリームを受信し得る。トランシーバは、1つまたは複数のアンテナからデータストリームを受信し、データストリームを復調器に供給し得る。特定の実装形態では、トランシーバは、図1〜図4を参照しながら上記で説明したインターポーザーデバイスを含み得る。復調器は、データストリームの変調された信号を復調し、復調されたデータを受信機データプロセッサに供給し得る。受信機データプロセッサは、復調されたデータからオーディオデータを抽出し、抽出されたオーディオデータをプロセッサに供給し得る。

プロセッサは、オーディオデータをトランスコーディングのためにトランスコーダに供給し得る。トランスコーダのデコーダは、第1のフォーマットからのオーディオデータを復号されたオーディオデータに復号し、エンコーダは、復号されたオーディオデータを第2のフォーマットに符号化し得る。いくつかの実装形態では、エンコーダはオーディオデータを、ワイヤレスデバイスから受信されるよりも高いデータレートを使用して符号化(たとえば、アップコンバート)するか、または低いデータレートを使用して符号化(たとえば、ダウンコンバート)し得る。他の実装形態では、オーディオデータは、トランスコーディングされない場合がある。トランスコーディング動作(たとえば、復号および符号化)は、基地局の複数の構成要素によって実行され得る。たとえば、復号は受信機データプロセッサによって実行され、符号化は送信データプロセッサによって実行され得る。他の実装形態では、プロセッサは、別の伝送プロトコル、コーディング方式、または両方への変換のために、メディアゲートウェイにオーディオデータを提供し得る。メディアゲートウェイは、変換されたデータを、ネットワーク接続を介して別の基地局またはコアネットワークに提供し得る。

上記で開示されたデバイスおよび機能は、コンピュータ可読媒体上に記憶されたコンピュータファイル(たとえば、RTL、GDSII、GERBERなど)に設計および構成される場合がある。いくつかまたはすべてのそのようなファイルは、そのようなファイルに基づいてデバイスを製造する製造ハンドラに提供される場合がある。得られる製品としては、次いで半導体ダイに切断されて半導体チップへパッケージングされる半導体ウェハが含まれる。そして、この半導体チップが、上述のデバイスで利用される。図6は、電子デバイス製造プロセス600の特定の例示的実装を示す。

物理デバイス情報602が、製造プロセス600において、研究用コンピュータ606などにおいて受信される。物理的デバイス情報602は、図1のインターポーザーデバイス110などの半導体デバイスの少なくとも1つの物理的性質を表す設計情報を含み得る。たとえば、物理デバイス情報602は、研究用コンピュータ606に結合されたユーザインターフェース604を介して入力される物理パラメータ、材料特性、および構造情報を含んでもよい。調査コンピュータ606は、メモリ610などのコンピュータ可読媒体(たとえば、非一時的コンピュータ可読媒体)に結合された1つまたは複数の処理コアなどのプロセッサ608を含む。メモリ610は、ファイルフォーマットに準拠し、ライブラリファイル612を生成するように物理デバイス情報602をプロセッサ608に変換させるために実行可能なコンピュータ可読命令を記憶してもよい。

特定の実装では、ライブラリファイル612は、変換された設計情報を含む少なくとも1つのデータファイルを含む。たとえば、ライブラリファイル612は、電子設計オートメーション(EDA)ツール620とともに使用するために提供されている図1のインターポーザーデバイス110を含む半導体デバイスのライブラリを含み得る。

ライブラリファイル612は、メモリ618に結合された、1つまたは複数の処理コアのようなプロセッサ616を含む設計用コンピュータ614において、EDAツール620とともに使用されてもよい。EDAツール620は、設計用コンピュータ614のユーザがライブラリファイル612の図1のインターポーザーデバイス110を含む回路を設計するのを可能にするためにメモリ618にプロセッサ実行可能命令として記憶されてもよい。たとえば、設計用コンピュータ614のユーザが、設計用コンピュータ614に結合されたユーザインターフェース624を介して回路設計情報622を入力してもよい。回路設計情報622は、図1のインターポーザーデバイス110などの、半導体デバイスの少なくとも1つの物理的特性を表す設計情報を含む場合がある。例示のために、回路設計特性は、回路設計における特定の回路と他の素子に対する関係との識別、位置情報、フィーチャサイズ情報、相互接続情報、または半導体デバイスの物理的特性を表す他の情報を含み得る。

設計用コンピュータ614は、回路設計情報622を含む設計情報をファイルフォーマットに準拠するように変換するように構成し得る。例示すると、ファイル形成は、平面幾何形状、テキストラベル、および回路レイアウトについての他の情報を、グラフィックデータシステム(GDSII)ファイルフォーマットなどの階層フォーマットで表すデータベースバイナリファイルフォーマットを含む場合がある。設計用コンピュータ614は、図1のインターポーザーデバイス110を表す情報を、他の回路または情報に加えて含むGDSIIファイル626のような変換された設計情報を含むデータファイルを生成するように構成されてもよい。例示のために、データファイルは、図1のインターポーザーデバイス110を含みかつシステムオンチップ(SOC)内部にさらなる電子回路および構成要素をも含む、SOCに対応する情報を含んでもよい。

GDSIIファイル626は、GDSIIファイル626内の変換された情報に従って図1のインターポーザーデバイス110を製造するための製作プロセス628において受け取られる場合がある。たとえば、デバイス製造プロセスは、マスク製造業者630にGDSIIファイル626を提供し、代表的マスク632として示されるフォトリソグラフィ処理とともに使用されるマスクなどの1つまたは複数のマスクを作成することを含んでもよい。マスク632は、1つまたは複数のウェハ633を生成するために製作プロセスの間に用いられてもよく、ウェハ633は検査されて、代表的なダイ636のようなダイに分割されてもよい。ダイ636は、図1のインターポーザーデバイス110を含む回路を含む。

たとえば、製作プロセス628は、製作プロセス628を開始しおよび/または制御するための、プロセッサ634およびメモリ635を含んでもよい。メモリ635は、コンピュータ可読命令またはプロセッサ可読命令などの実行可能命令を含んでもよい。実行可能命令は、プロセッサ634などのコンピュータによって実行可能な1つまたは複数の命令を含んでもよい。

製作プロセス628は、完全に自動化されまたは部分的に自動化された製作システムによって実施されてもよい。たとえば、製作プロセス628は、スケジュールに従って自動化され得る。製作システムは、半導体デバイスを形成するために1つまたは複数の動作を実行するための製作機器(たとえば、加工ツール)を含み得る。たとえば、製作機器は、1つまたは複数の材料を堆積すること、1つまたは複数の材料をエピタキシャル成長すること、1つまたは複数の材料をコンフォーマルに堆積すること、ハードマスクを塗布すること、エッチングマスクを塗布すること、エッチングを実行すること、平坦化を実行すること、ダミーゲート積層体を形成すること、ゲート積層体を形成すること、標準的なクリーン1タイプを実行することなどを行うように構成され得る。

製作システム(たとえば、製作プロセス628を実行する自動化システム)は、分散型アーキテクチャ(たとえば、階層)を有してもよい。たとえば、製作システムは、分散型アーキテクチャに従って分散された、プロセッサ634などの1つもしくは複数のプロセッサ、メモリ635などの1つもしくは複数のメモリ、および/またはコントローラを含んでもよい。分散型アーキテクチャは、1つまたは複数の低レベルシステムの動作を制御または開始する高レベルプロセッサを含んでもよい。たとえば、製作プロセス628の高レベル部分が、プロセッサ634などの1つまたは複数のプロセッサを含み得、低レベルシステムがそれぞれ、1つまたは複数の対応するコントローラを含み得、またはそれによって制御され得る。特定の低レベルシステムの特定のコントローラは、高レベルシステムから1つまたは複数の命令(たとえば、コマンド)を受信する場合があり、サブコマンドを下位のモジュールまたはプロセスツールに発行する場合があり、高レベルシステムに状態データを再び通信する場合がある。1つまたは複数の低レベルシステムの各々は、製作機器の1つまたは複数の対応する部分(たとえば、処理ツール)と関連付けられる場合がある。特定の態様では、製作システムは、製作システム内に分散された複数のプロセッサを含む場合がある。たとえば、製作システムの低レベルシステム構成要素のコントローラは、プロセッサ634などのプロセッサを含む場合がある。

代替的に、プロセッサ634は、製作システムの高レベルシステム、サブシステムまたは構成要素の一部であってもよい。別の態様では、プロセッサ634は、製作システムの様々なレベルおよび構成要素における分散処理を含む。

したがって、プロセッサ634は、プロセッサ634によって実行されるとき、プロセッサ634にインターポーザーデバイスの形成を開始または制御させるプロセッサ実行可能命令を含み得る。特定の態様では、プロセッサ634は、基板の第1の表面に対して第1の金属構造の堆積を開始することを含む動作を実行し得る。金属構造の少なくとも一部は、基板内部の少なくとも1つの基板貫通ビアの真上(over)に形成される。動作は、半導体層を基板に接合することを含み得る。半導体層は、少なくとも1つの相補型金属酸化物半導体(CMOS)トランジスタを含み得る。動作は、金属構造の真上の、半導体層内部へのキャビティの形成を開始することを含み得る。動作は、ビアを形成するためにキャビティ内部への金属の堆積を開始することをさらに含み得る。金属は、金属構造と直接接触し得る。動作のうちの1つまたは複数は、分子線エピタキシャル成長ツール、流動性化学気相堆積(FCVD)ツール、共形堆積ツールもしくはスピンオン堆積ツールなどの1つもしくは複数の堆積ツール、化学除去ツール、反応性ガス除去ツール、水素反応除去ツールもしくは標準クリーン1タイプ除去ツールなどの1つもしくは複数の除去ツール、ウェットエッチャ、ドライエッチャもしくはプラズマエッチャなどの1つもしくは複数のエッチャ、現像液もしくは現像ツールなどの1つもしくは複数の溶解ツール、プラズマ活性化ツールもしくは他の活性化ツールなどの1つもしくは複数の層転写ツール、1つもしくは複数の他のツール、またはそれらの組合せを制御することによって実施され得る。

メモリ635内に含まれる実行可能命令は、プロセッサ634が図1のインターポーザーデバイス110などの半導体デバイスの形成を開始することを可能にし得る。特定の実装では、メモリ635は、プロセッサ634に前述の動作を実施させるようにプロセッサ634によって実行可能であるプロセッサ実行可能命令を記憶する非一時的コンピュータ可読媒体である。

ダイ636がパッケージングプロセス638に提供されてもよく、パッケージングプロセス638において、ダイ636は代表的パッケージ640に組み込まれる。たとえば、パッケージ640は、単一のダイ636、またはシステムインパッケージ(SiP)構成などの複数のダイを含んでもよい。パッケージ640は、Joint Electron Device Engineering Council(JEDEC)規格などの1つまたは複数の規格または仕様に準拠するように構成されてもよい。

パッケージ640に関する情報が、コンピュータ646に記憶された構成要素ライブラリなどを介して様々な製品設計者に配布されてもよい。コンピュータ646は、メモリ650に結合される1つまたは複数のプロセシングコアなどのプロセッサ648を含んでもよい。プリント回路基板(PCB)ツールをメモリ650にプロセッサ実行可能命令として記憶し、ユーザインターフェース644を介してコンピュータ646のユーザから受け取られたPCB設計情報642を処理してもよい。PCB設計情報642は、回路板上のパッケージ化半導体デバイスの物理的位置決め情報、図1のインターポーザーデバイス110を含むパッケージ640に対応するパッケージ化半導体デバイスを含み得る。

コンピュータ646は、PCB設計情報642を変換して、回路板上のパッケージ化半導体デバイスの物理的位置決め情報、ならびにトレースおよびバイアなどの電気的接続のレイアウトを含むデータとともに、GERBERファイル652などのデータファイルを生成するように構成され得、パッケージ化半導体デバイスは、図1のインターポーザーデバイス110を含むパッケージ640に対応する。他の実装形態では、変換されたPCB設計情報によって生成されたデータファイルは、GERBERフォーマット以外のフォーマットを有し得る。

GERBERファイル652は、基板組立プロセス654において受け取られて、GERBERファイル652内に記憶されている設計情報に従って製造される代表的なPCB656などのPCBを作成するために使用され得る。たとえば、GERBERファイル652は、PCB製造プロセスの様々なステップを実行するために1つまたは複数のマシンにアップロードされてもよい。PCB656には、代表的なプリント回路アセンブリ(PCA)658を形成するために、パッケージ640を含む電子部品が搭載されてもよい。

PCA658は、製品製造プロセス660において受け取られ、第1の代表的な電子デバイス662および第2の代表的な電子デバイス664などの1つまたは複数の電子デバイスに組み込まれてもよい。たとえば、第1の代表的電子デバイス662、第2の代表的電子デバイス664、またはその両方は、図5のワイヤレス通信デバイス500を含み、またはそれに対応し得る。例示的、非限定的な例として、第1の代表的電子デバイス662、第2の代表的電子デバイス664、またはその両方は、通信デバイス、固定位置データユニット、モバイル位置データユニット、携帯電話、セルラーフォン、衛星電話、コンピュータ、タブレット、ポータブルコンピュータ、またはデスクトップコンピュータを含み、またはそれに対応し得る。代替または追加として、第1の代表的電子デバイス662、第2の代表的電子デバイス664、またはその両方は、図1のインターポーザーデバイス110がその中に統合される、セットトップボックス、エンターテイメントユニット、ナビゲーションデバイス、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビジョン、同調器、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、ビデオプレーヤ、デジタルビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、ポータブルデジタルビデオプレーヤ、車両(またはそれの構成要素)、データもしくはコンピュータ命令を記憶もしくは検索する任意の他のデバイス、またはそれらの組合せを含み得る。別の説明のための非限定的な例として、電子デバイス662および664の1つまたは複数は、携帯電話、ハンドヘルドパーソナル通信システム(PCS)ユニット、携帯情報端末などのポータブルデータユニット、全地球測位システム(GPS)対応デバイス、ナビゲーションデバイス、メータ検針機器などの固定位置データユニット、または、データもしくはコンピュータ命令を記憶するかもしくは取り出す任意の他のデバイス、またはそれらの任意の組合せなどの、遠隔ユニットを含んでもよい。図6は、本開示の教示による遠隔ユニットを示すが、本開示は、これらの例示されるユニットに限定されない。本開示の態様は、メモリおよびオンチップ回路を含む能動集積回路を含む任意のデバイスにおいて適切に利用することができる。

図1のインターポーザーデバイス110を含むデバイスは、例示的プロセス600に示されるように、製作され、処理されて電子デバイス内に組み込まれ得る。図1〜図5に関して開示される1つまたは複数の態様は、様々な処理ステージにおいて、ライブラリファイル612、GDSIIファイル626、およびGERBERファイル652などの中に含まれ得、ならびに調査コンピュータ606のメモリ610、設計コンピュータ614のメモリ618、コンピュータ646のメモリ650、ボード組立てプロセス654などの様々なステージにおいて使用される1つまたは複数の他のコンピュータまたはプロセッサ(図示せず)のメモリに記憶され得、マスク632、ダイ636、パッケージ640、PCA658、プロトタイプ回路もしくはデバイス(図示せず)などの他の製品、またはそれらの任意の組合せなどの1つまたは複数の他の物理的実装内にさらに組み込まれ得る。図1〜図6を参照しながら様々な代表的ステージが示されるが、他の実装では、より少ないステージが使用され得、または追加のステージが含まれ得る。同様に、図6のプロセス600は、プロセス600の様々な段階を実行する、単一のエンティティによって、または1つもしくは複数のエンティティによって実行され得る。

図1〜図6のうちの1つまたは複数は、本開示の教示によるシステム、装置、および/または方法を示し得るが、本開示は、これらの図示されるシステム、装置、および/または方法に限定されない。本明細書で例示または説明したような、図1〜図6のいずれかの図の1つまたは複数の機能または構成要素は、図1〜図6の別の図の1つまたは複数の他の部分と組み合わされてもよい。たとえば、図3の方法300の1つまたは複数のステップは、図4の方法400と組み合わせて実行されてもよい。したがって、本明細書で説明されるどんな実装形態も限定と解釈されるべきではなく、本開示の教示から逸脱することなく、本開示の実装形態は適切に組み合わされてもよい。一例として、図3および図4を参照しながら説明した1つまたは複数の動作は、任意選択であってもよく、少なくとも部分的に同時に実行されてもよく、かつ/または、示されたかはもしくは説明された順序とは異なる順序で実行されてもよい。

当業者は、本明細書において開示される実装形態に関して説明した様々な例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、プロセッサによって実行されるコンピュータソフトウェア、または両方の組合せとして実装されてもよいことをさらに理解されよう。様々な説明のための構成要素、ブロック、構成、モジュール、回路、およびステップが、全般にそれらの機能に関して上で説明された。そのような機能がハードウェアとして実装されるかまたはプロセッサ実行可能命令として実装されるかは、システム全体に課される具体的な用途および設計制約に依存する。当業者は、特定の適用例ごとに様々な方式で記載の機能を実装してもよいが、そのような実装の決定が、本開示の範囲からの逸脱を引き起こすと解釈されるべきではない。

本明細書の開示に関連して説明した方法またはアルゴリズムのステップは、ハードウェアで直接的に、プロセッサによって実行されるソフトウェアモジュールで、またはその2つの組合せで実装され得る。ソフトウェアモジュールは、ランダムアクセスメモリ(RAM)、フラッシュメモリ、読取り専用メモリ(ROM)、プログラマブル読取り専用メモリ(PROM)、消去可能プログラマブル読取り専用メモリ(EPROM)、電気消去可能プログラマブル読取り専用メモリ(EEPROM)、レジスタ、ハードディスク、取外し可能ディスク、コンパクトディスク読取り専用メモリ(CD−ROM)、または当技術分野で周知の任意の他の形態の非一時的記憶媒体内に常駐し得る。例示的記憶媒体が、プロセッサが記憶媒体から情報を読み取り、かつ記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替的に、記憶媒体はプロセッサと一体であり得る。プロセッサおよび記憶媒体は、特定用途向け集積回路(ASIC)の中に存在し得る。ASICは、コンピューティングデバイスまたはユーザ端末内に存在することができる。代替では、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末内に個別の構成要素として存在することができる。

上の説明は、開示された実装形態を当業者が作成または使用できるようにするために提供される。これらの実装形態に対する様々な修正は、当業者には容易に明らかであり、本明細書で定義された原理は、本開示の範囲から逸脱することなく、他の実装形態に適用されることがある。したがって、本開示は、本明細書に示された実装形態に限定されるものではなく、以下の特許請求の範囲によって定義される原理および新規の特徴と一致する、考えられる最も広い範囲を与えられるべきである。

100 デバイス 102 基板 104 誘電体層 106 半導体層 108 絶縁層 110 インターポーザーデバイス 112 半導体デバイス 113 第1の基板貫通ビア 114 第2の基板貫通ビア 115 第3の基板貫通ビア 116 トランジスタ 118 キャパシタ 120 第1のビア 122 第2のビア 124 ボンディングパッド 126 第1の金属構造 127 第2の金属構造 128 第3の金属構造 129 第4の金属構造 130 ソース接点 132 ソース/ドレイン領域 140 基板の第1の表面 142 基板の第2の表面 144 半導体層の第1の表面 146 半導体層の第2の表面 202 基板 204 誘電体層 206 半導体層 208 絶縁層 210 インターポーザーデバイス 212 半導体デバイス 213 第1の基板貫通ビア 214 第2の基板貫通ビア 215 第3の基板貫通ビア 216 トランジスタ 218 キャパシタ 220 第1のビア 222 第2のビア 224 ボンディングパッド 226 第1の金属構造 227 第2の金属構造 228 第3の金属構造 229 第4の金属構造 230 ソース接点 232 ソース/ドレイン領域 240 基板の第1の表面 242 基板の第2の表面 244 半導体層の第1の表面 246 半導体層の第2の表面 250 第2の半導体デバイス 500 デバイス 510 プロセッサ 522 システムインパッケージまたはシステムオンチップデバイス 526 ディスプレイコントローラ 528 ディスプレイ 530 入力デバイス 532 メモリ 534 コーデック 536 スピーカー 538 マイクロフォン 540 ワイヤレスインターフェース 542 アンテナ 544 電源 546 トランシーバ 568 命令 600 電子デバイス製造プロセス 602 物理デバイス情報 604 ユーザインターフェース 606 研究用コンピュータ 608 プロセッサ 610 メモリ 612 ライブラリファイル 614 設計用コンピュータ 616 プロセッサ 618 メモリ 620 電子設計オートメーション(EDA)ツール 622 回路設計情報 624 ユーザインターフェース 626 GDSIIファイル 628 製作プロセス 630 マスク製造業者 632 マスク 633 ウェハ 634 プロセッサ 635 メモリ 636 ダイ 638 パッケージングプロセス 640 パッケージ 642 プリント回路基板(PCB)設計情報 644 ユーザインターフェース 646 コンピュータ 648 プロセッサ 650 メモリ 652 GERBERファイル 654 基板組立プロセス 656 PCB 658 プリント回路アセンブリ(PCA) 660 製品製造プロセス 662 第1の代表的な電子デバイス 664 第2の代表的な電子デバイス