存储器件、垂直NAND闪速存储器件及固态硬盘
阅读：674发布：2020-05-11
专利汇可以提供存储器件、垂直NAND闪速存储器件及固态硬盘专利检索，专利查询，专利分析的服务。并且提供了 存储器 件、垂直NAND闪速存储器件及固态 硬盘 。一种 非易失性存储器 件，包括 半导体 衬底，所述半导体衬底包括页面缓冲区域、存储单元阵列、位线、第一垂直导 电路 径和第二垂直导电路径。所述存储单元阵列形成在所述半导体衬底上方的存储单元区域中，并且包括存储单元。所述位线在所述存储单元阵列上方沿列方向延伸。每一条位线被切割成一个第一位线段和一个第二位线段。所述第一垂直导电路径沿垂直方向延伸并且穿透所述存储单元区域的列方向中心区域。所述第一垂直导电路径连接所述第一位线段和所述页面缓冲区域。所述第二垂直导电路径沿所述垂直方向延伸并且穿透所述列方向中心区域。所述第二垂直导电路径连接所述第二位线段和所述页面缓冲区域。，下面是存储器件、垂直NAND闪速存储器件及固态硬盘专利的具体信息内容。
1.一种存储器件，包括：
半导体衬底，所述半导体衬底包括页面缓冲区域；
存储单元阵列，所述存储单元阵列形成在所述半导体衬底上方的存储单元区域中，并且包括多个存储单元；
多条位线，所述多条位线在所述存储单元阵列上方沿列方向延伸，所述列方向平行于所述半导体衬底的上表面，所述多条位线中的每一条位线被切割成多个第一位线段中的一个第一位线段和多个第二位线段中的一个第二位线段；
多个第一垂直导电路径，所述多个第一垂直导电路径沿垂直方向延伸并且穿透所述存储单元区域的列方向中心区域，所述垂直方向垂直于所述半导体衬底的所述上表面，并且所述多个第一垂直导电路径连接所述多个第一位线段和所述页面缓冲区域；以及多个第二垂直导电路径，所述多个第二垂直导电路径沿所述垂直方向延伸并且穿透所述列方向中心区域，并且所述多个第二垂直导电路径连接所述多个第二位线段和所述页面缓冲区域。
2.根据权利要求1所述的存储器件，其中，所述存储单元阵列具有单个衬砌结构，所述单个衬砌结构是编程操作、读取操作和擦除操作的单位。
3.根据权利要求1所述的存储器件，其中，在编程操作和读取操作期间，所述多个第一位线段和所述多个第二位线段中的一者电连接到包括在所述页面缓冲区域中的多个页面缓冲器。
4.根据权利要求1所述的存储器件，其中，在擦除操作期间，所述多个第一位线段和所述多个第二位线段二者都电连接到包括在所述页面缓冲区域中的多个页面缓冲器。
5.根据权利要求1所述的存储器件，其中，所述存储单元阵列包括多个单元串，每一个单元串包括沿所述垂直方向布置的存储单元，并且所述存储器件是垂直NAND闪速存储器器件。
6.根据权利要求5所述的存储器件，其中，所述存储单元区域的所述列方向中心区域对应于栅极切割区域，并且所述多个第一垂直导电路径和所述多个第二垂直导电路径形成在所述栅极切割区域中。
7.根据权利要求1所述的存储器件，其中，所述页面缓冲区域包括：
多个页面缓冲器；
多个第一开关，所述多个第一开关被配置为响应于第一开关信号电连接所述多个第一垂直导电路径和所述多个页面缓冲器；以及
多个第二开关，所述多个第二开关被配置为响应于第二开关信号电连接所述多个第二垂直导电路径和所述多个页面缓冲器。
8.根据权利要求7所述的存储器件，其中，在编程操作和读取操作中，所述多个第一开关和所述多个第二开关中的一者被选择性地导通。
9.根据权利要求7所述的存储器件，其中，在擦除操作中，所述多个第一开关和所述多个第二开关二者都导通。
10.根据权利要求7所述的存储器件，还包括：
开关控制电路，所述开关控制电路被配置为基于模式信号和访问地址生成所述第一开关信号和所述第二开关信号，所述模式信号指示编程操作、读取操作或擦除操作，所述访问地址确定所述多个存储单元中的选定存储单元。
11.根据权利要求10所述的存储器件，其中，所述存储单元阵列被划分成连接到所述多个第一位线段的第一子阵列和连接到所述多个第二位线段的第二子阵列。
12.根据权利要求11所述的存储器件，其中，当所述模式信号指示所述编程操作或所述读取操作时，所述开关控制电路基于所述访问地址的位中的指示选定存储单元是包括在所述第一子阵列还是包括在所述第二子阵列中的一个地址位，选择性地激活所述第一开关信号和所述第二开关信号中的一者。
13.根据权利要求11所述的存储器件，其中，当所述模式信号指示所述编程操作或所述读取操作时，所述开关控制电路基于通过对所述访问地址进行译码而提供的串选择信号，选择性地激活所述第一开关信号和所述第二开关信号中的一者。
14.根据权利要求11所述的存储器件，其中，当所述模式信号指示所述擦除操作时，所述开关控制电路不管所述访问地址如何都激活所述第一开关信号和所述第二开关信号二者。
15.根据权利要求10所述的存储器件，其中，
所述存储单元阵列包括多个单元串，每一个单元串包括在所述垂直方向上布置的存储单元，并且
所述开关控制电路包括：
第一逻辑门，所述第一逻辑门被配置为对最高串选择位的反转位和所述模式信号执行逻辑运算以生成所述第一开关信号，所述最高串选择位是确定所述多个单元串中的选定单元串的串选择位中的最高有效位；以及
第二逻辑门，所述第二逻辑门被配置为对所述最高串选择位和所述模式信号执行逻辑运算，以生成所述第二开关信号。
16.根据权利要求10所述的存储器件，其中，
所述存储单元阵列被划分成连接到所述多个第一位线段的第一子阵列和连接到所述多个第二位线段的第二子阵列，并且所述存储单元阵列包括多个单元串，每一个单元串包括在所述垂直方向上布置的存储单元，并且
所述开关控制电路包括：
第一逻辑门，所述第一逻辑门被配置为对选择所述第一子阵列中的单元串的第一串选择信号执行逻辑运算；
第二逻辑门，所述第二逻辑门被配置为对选择所述第二子阵列中的单元串的第二串选择信号执行逻辑运算；
第三逻辑门，所述第三逻辑门被配置为对所述第一逻辑门的输出和所述模式信号执行逻辑运算，以生成所述第一开关信号；以及
第四逻辑门，所述第四逻辑门被配置为对所述第二逻辑门的输出和所述模式信号执行逻辑运算，以生成所述第二开关信号。
17.根据权利要求7所述的存储器件，其中，所述多个页面缓冲器以多行多列的矩阵布置。
18.根据权利要求17所述的存储器件，其中，与同一列的所述页面缓冲器相连的所述位线沿着与所述列方向成锐角的对角线方向被顺序地切割。
19.一种具有单元覆盖外围结构的垂直NAND闪速存储器件，在所述单元覆盖外围结构中，外围电路形成在半导体衬底上，存储单元阵列堆叠在所述外围电路上，所述垂直NAND闪速存储器件包括：
半导体衬底，所述半导体衬底包括页面缓冲区域；
存储单元阵列，所述存储单元阵列形成在所述半导体衬底上方的存储单元区域中，并且包括多个单元串，每一个单元串包括在垂直方向上布置的存储单元，所述垂直方向垂直于所述半导体衬底的上表面；
多条位线，所述多条位线在所述存储单元阵列上方沿列方向延伸，所述列方向平行于所述半导体衬底的上表面，所述多条位线中的每一条位线被切割成多个第一位线段中的一个第一位线段和多个第二位线段中的一个第二位线段；
多个第一垂直导电路径，所述多个第一垂直导电路径沿所述垂直方向延伸并且穿透所述存储单元区域的列方向中心区域，并且所述多个第一垂直导电路径连接所述多个第一位线段和所述页面缓冲区域；以及
多个第二垂直导电路径，所述多个第二垂直导电路径沿所述垂直方向延伸并且穿透所述列方向中心区域，并且所述多个第二垂直导电路径连接所述多个第二位线段和所述页面缓冲区域。
20.一种固态硬盘，包括：
多个非易失性存储器件；以及
固态硬盘控制器，所述固态硬盘控制器被配置为控制所述多个非易失性存储器件，所述多个非易失性存储器件中的至少一个非易失性存储器件包括：
半导体衬底，所述半导体衬底包括页面缓冲区域；
存储单元阵列，所述存储单元阵列形成在所述半导体衬底上方的存储单元区域中，并且包括多个存储单元；
多条位线，所述多条位线在所述存储单元阵列上方沿列方向延伸，所述列方向平行于所述半导体衬底的上表面，所述多条位线中的每一条位线被切割成多个第一位线段中的一个第一位线段和多个第二位线段中的一个第二位线段；
多个第一垂直导电路径，所述多个第一垂直导电路径沿垂直方向延伸并且穿透所述存储单元区域的列方向中心区域，所述垂直方向垂直于所述半导体衬底的所述上表面，并且所述多个第一垂直导电路径连接所述多个第一位线段和所述页面缓冲区域；以及多个第二垂直导电路径，所述多个第二垂直导电路径沿所述垂直方向延伸并且穿透所述列方向中心区域，并且所述多个第二垂直导电路径连接所述多个第二位线段和所述页面缓冲区域。
存储器件、垂直NAND闪速存储器件及固态硬盘
[0001] 相关申请的交叉引用
[0002] 通过引用的方式将于2018年10月25日在韩国知识产权局(KIPO)提交的名为“Nonvolatile Memory Device,Vertical NAND Flash Memory Device and SSD Device Including the Same”(非易失性存储器件、垂直NAND闪存器件和包括该存储器件的SSD器件)的韩国专利申请No.10-2018-0127940的全部内容结合于本申请中。
技术领域
[0003] 实施例涉及非易失性存储器件、垂直NAND闪速存储器件以及包括该非易失性存储器件的固态硬盘(SSD)。
背景技术
[0004] 即使断电，非易失性存储器件也可以保持所存储的数据。虽然易失性存储器件被广泛用作各种装置的主存储器，但是非易失性存储器件被广泛用于在诸如计算机、移动设备等的各种电子设备中存储程序代码和/或数据。发明内容
[0005] 实施例涉及一种非易失性存储器件，包括半导体衬底，所述半导体衬底包括页面缓冲区域、存储单元阵列、多条位线、多个第一垂直导电路径和多个第二垂直导电路径。所述存储单元阵列形成在所述半导体衬底上方的存储单元区域中，并且包括多个存储单元。所述多条位线在所述存储单元阵列上方沿列方向上延伸，所述列方向平行于所述半导体衬底的上表面。所述多条位线中的每一条位线被切割成多个第一位线段中的一个第一位线段和多个第二位线段中的一个第二位线段。所述多个第一垂直导电路径沿垂直方向延伸，并且穿透所述存储单元区域的列方向中心区域，所述垂直方向垂直于所述半导体衬底的所述上表面。所述多个第一垂直导电路径连接所述多个第一位线段和所述页面缓冲区域。所述多个第二垂直导电路径沿所述垂直方向延伸并且穿透所述列方向中心区域。所述多个第二垂直导电路径连接所述多个第二位线段和所述页面缓冲区域。
[0006] 实施例还涉及具有单元覆盖外围(COP)结构的垂直NAND闪速存储器件，在所述单元覆盖外围结构中，外围电路形成在半导体衬底上，存储单元阵列堆叠在所述外围电路上，并且所述垂直NAND闪速存储器件包括：半导体衬底，所述半导体衬底包括页面缓冲区域；存储单元阵列，所述存储单元阵列形成在所述半导体衬底上方的存储单元区域中，并且包括多个单元串，每一个单元串包括在垂直方向上布置的存储单元，所述垂直方向垂直于所述半导体衬底的上表面；多条位线，所述多条位线在所述存储单元阵列上方沿列方向延伸，所述列方向平行于所述半导体衬底的上表面，所述多条位线中的每一条位线被切割成多个第一位线段中的一个第一位线段和多个第二位线段中的一个第二位线段；多个第一垂直导电路径，所述多个第一垂直导电路径沿所述垂直方向延伸并且穿透所述存储单元区域的列方向中心区域，并且所述多个第一垂直导电路径连接所述多个第一位线段和所述页面缓冲区域；以及多个第二垂直导电路径，所述多个第二垂直导电路径沿所述垂直方向延伸并且穿透所述列方向中心区域，并且所述多个第二垂直导电路径连接所述多个第二位线段和所述页面缓冲区域。
[0007] 实施例还涉及一种固态硬盘(SSD)，包括多个非易失性存储器件和被配置为控制所述多个非易失性存储器件的SSD控制器。所述多个非易失性存储器件中的至少一个非易失性存储器件包括：半导体衬底，所述半导体衬底包括页面缓冲区域；存储单元阵列，所述存储单元阵列形成在所述半导体衬底上方的存储单元区域中，并且包括多个存储单元；多条位线，所述多条位线在所述存储单元阵列上方沿列方向延伸，所述列方向平行于所述半导体衬底的上表面，所述多条位线中的每一条位线被切割成多个第一位线段中的一个第一位线段和多个第二位线段中的一个第二位线段；多个第一垂直导电路径，所述多个第一垂直导电路径沿垂直方向延伸并且穿透所述存储单元区域的列方向中心区域，所述垂直方向垂直于所述半导体衬底的所述上表面，并且所述多个第一垂直导电路径连接所述多个第一位线段和所述页面缓冲区域；以及多个第二垂直导电路径，所述多个第二垂直导电路径沿所述垂直方向延伸并且穿透所述列方向中心区域，并且所述多个第二垂直导电路径连接所述多个第二位线段和所述页面缓冲区域。附图说明
[0008] 通过参考附图详细描述示例实施例，对于本领域技术人员而言，特征将变得显而易见，其中：
[0009] 图1示出了根据示例实施例的非易失性存储器件的截面图。
[0010] 图2示出了根据示例实施例的非易失性存储器件的透视图。
[0011] 图3示出了根据示例实施例的非易失性存储器件的位线连接的电路图。
[0012] 图4示出了根据示例实施例的非易失性存储器件的俯视图。
[0013] 图5示出了沿着图4中的线I-I’截取的截面图。
[0014] 图6示出了沿着图4中的线II-II’截取的截面图。
[0015] 图7示出了根据示例实施例的非易失性存储器件中包括的存储单元阵列的示例的电路图。
[0016] 图8示出了根据示例实施例的非易失性存储器件的框图。
[0017] 图9示出了根据示例实施例的非易失性存储器件的截面图。
[0018] 图10示出了用于描述图9的非易失性存储器件的操作的示图。
[0020] 图13、图14和图15分别示出了根据示例实施例的非易失性存储器件的外围电路区域的示例布局的示图。
[0021] 图16示出了页面缓冲器与位线之间的连接结构的示例实施例的示图。
[0022] 图17示出了根据示例实施例的固态硬盘(SSD)的框图。
具体实施方式
[0023] 下文中，第一方向D1表示垂直于半导体衬底的上表面的方向，第二方向D2和第三方向D3表示平行于半导体衬底的上表面的两个方向。例如，第二方向D2和第三方向D3可以彼此垂直。第一方向D1可以称为垂直方向，第二方向D2可以称为行方向，第三方向D3可以称为列方向。图中箭头指示的方向和相反的方向可以被认为是相同的方向。
[0024] 图1是示出根据示例实施例的非易失性存储器件的截面图。
[0025] 参考图1，根据示例实施例的非易失性存储器件10包括半导体衬底，该半导体衬底包括页面缓冲区域PBREG、存储单元阵列MCA、多条位线BL、多个第一垂直导电路径VCPa和多个第二垂直导电路径VCPb。为了便于说明，图1仅示出了对应于一条位线的配置。可以在行方向D2上重复布置多条位线，并且可以在行方向D2上重复布置相应的组件。
[0026] 存储单元阵列MCA可以形成在半导体衬底上方的存储单元区域MCR中，并且包括多个存储单元。在示例实施例中，如下所述，存储单元阵列MCA可以包括多个单元串，其中每一个单元串包括沿垂直方向D1布置的存储单元，并且非易失性存储器件10可以对应于垂直NAND闪速存储器件。
[0027] 多条位线BL可以在存储单元阵列MCA上方沿列方向D3延伸。多条位线BL中的每一条位线可以被切割成多个第一位线段BLa中的一个第一位线段和多个第二位线段BLb中的一个第二位线段，并且根据位线切割，存储单元阵列MCA被划分成连接到多个第一位线段BLa的第一子阵列MCAa和连接到多个第二位线段BLb的第二子阵列MCAb。
[0028] 多个第一垂直导电路径VCPa可以沿垂直方向D1延伸，并且穿透存储单元区域MCR的列方向中心区域GLCR。多个第一垂直导电路径VCPa可以连接多个第一位线段BLa和页面缓冲区域PBREG。
[0029] 多个第二垂直导电路径VCPb可以沿垂直方向D1延伸，并且穿透列方向中心区域GLCR。多个第二垂直导电路径VCPb可以连接多个第二位线段BLb和页面缓冲区域PBREG。
[0030] 如下面将参考图4所描述的，存储单元区域MCR的列方向中心区域GLCR可以对应于栅极切割区域。因此，多个第一垂直导电路径VCPa和多个第二垂直导电路径VCPb可以形成在栅极切割区域中。
[0031] 图1示出了在行方向D2延伸并且沿垂直方向D1堆叠以形成存储单元阵列MCA的多条栅极线。多条栅极线可以包括串选择线SSL、字线WL0～WLm、伪字线DWL和接地选择线GSL。虽然图1示出了每一个子阵列的一条串选择线SSL，但是串选择线SSL可以被划分成与连接到同一条位线的单元串的数目相对应的多条串选择线，以便通过串选择线选择一个单元串。
[0032] 根据本示例实施例的存储单元阵列MCA具有作为编程操作、读取操作和擦除操作的单位的单个衬砌结构(mat structure)。通过引用的方式将美国专利6,735,116和美国专利6,724,682的全部内容合并到本文中，并且就各方面而言，关于单个衬砌结构，可以参考这些专利的全部内容。使用多衬砌结构可以减少信号线的负载。此外，对于根据本示例实施例的单个衬砌结构，可以减小位线的负载。
[0033] 图1还示出了形成在外围电路区域PCR中的页面缓冲区域PBREG的电路图。页面缓冲区域PBREG可以包括多个页面缓冲器PB、多个第一开关SWa和多个第二开关SWb。多个第一开关SWa可以响应于第一开关信号SSa电连接多个第一垂直导电路径VCPa和多个页面缓冲器PB。多个第二开关SWb可以响应于第二开关信号SSb电连接多个第二垂直导电路径VCPb和多个页面缓冲器PB。
[0034] 这样，根据本示例实施例的非易失性存储器件可以通过位线切割减小位线的负载并且提高性能。
[0035] 图2是根据示例实施例的非易失性存储器件的透视图。
[0036] 参考图2，非易失性存储器件可以包括形成有外围电路的外围电路区域PCR和形成有存储单元阵列的存储单元区域MCR。
[0037] 如下面将描述的，外围电路区域PCR可以包括半导体衬底和形成在半导体衬底处的外围电路。图1中的页面缓冲区域PBREG和图8中的地址译码器430可以形成在外围电路区域PCR中。存储单元区域MCR可以包括存储单元阵列。这样，可以通过采用单元覆盖外围(cell over periphery，COP)结构来减小非易失性存储器件的尺寸，如图2所示，在COP结构中外围电路形成在半导体衬底上，并且存储单元阵列堆叠在外围电路上。
[0038] 图3是示出根据示例实施例的非易失性存储器件的位线连接的电路图。
[0039] 参考图3，连接到第一子阵列MCAa的多个第一位线段BL1a～BLna可以通过多个第一垂直导电路径VCP1a～VCPna连接到页面缓冲区域PBREG。连接到第二子阵列MCAb的多个第二位线段BL1b～BLnb可以通过多个第二垂直导电路径VCP1b～VCPnb连接到页面缓冲区域PBREG。
[0040] 页面缓冲区域PBREG可以包括多个页面缓冲器PB1～PBn、多个第一开关SW1a～SWna和多个第二开关SW1b～SWnb。多个第一开关SW1a～SWna可以响应于第一开关信号SSa分别电连接多个第一垂直导电路径VCP1a～VCPna和多个页面缓冲器PB1～PBn。多个第二开关SW1b～SWnb可以响应于第二开关信号SSb分别电连接多个第二垂直导电路径VCP1b～VCPnb和多个页面缓冲器PB1～PBn。
[0041] 图4是根据示例实施例的非易失性存储器件的俯视图，图5是沿着图4中的线I-I’截取的截面图，图6是沿着图4中的线II-II’截取的截面图。
[0042] 在示例实施例中，非易失性存储器件可以具有存储单元结构堆叠在外围电路上的单元覆盖外围结构。存储单元结构可以具有垂直NAND闪速存储器件结构，在该结构中多个NAND闪速存储单元相对于衬底的顶表面沿垂直方向D1形成。
[0043] 为了清楚、简明地描述，存储器件的一些元件未在图4中示出。例如，图4示出了基层图案201a、201b和201c、分隔层图案206、模制保护层212、第一连接接触248a和第二连接接触248b，同时可以省略上述其他元件。
[0044] 参考图4、图5和图6，存储器件可以包括：包括外围电路结构的外围电路区域PCR和包括存储单元结构的存储单元区域MCR。
[0045] 外围电路区域PCR可以包括例如形成在衬底100上的包括栅极结构130和源极/漏极区域103的晶体管、下绝缘层140和160、下接触145和下布线150。
[0048] 第一下绝缘层140可以形成在衬底100上以覆盖诸如晶体管的结构，并且下接触145可以延伸穿透第一下绝缘层140以电连接到源极/漏极区域103。
[0049] 下布线150、150a和150b可以设置在第一下绝缘层140上，并且可以分别电连接到下接触145、145a和145b。第二下绝缘层160可以形成在第一下绝缘层140上，以覆盖下布线150。图5和图6示出了下布线150、150a和150b形成在同一层中的示例，但是下布线150、150a和150b可以分布在不同的布线层中。
[0050] 第一下绝缘层140和第二下绝缘层160可以包括绝缘材料(例如，氧化硅)。下接触145、145a和145b以及下布线150、150a和150b可以包括例如金属、金属氮化物或掺杂多晶硅。
[0051] 存储单元区域MCR可以包括第一基层图案201a、第二基层图案201b和第三基层图案201c、沟道225、栅极线260、位线285和连接布线296等。
[0052] 分隔层图案206可以在第二方向D2上延伸，并且可以沿第三方向D3布置多个分隔层图案206。因此，基层可以物理地划分成第一基层图案201a、第二基层图案201b和第三基层图案201c。图4至图6示出了三个基层图案201a、201b和201c作为示例。
[0053] 基层图案201a、201b和201c可以包括多晶硅或单晶硅。在示例实施例中，基层图案201a、201b和201c还可以包括诸如硼(B)的p型杂质。在这种情况下，基层图案201a、201b和
201c可以用作p型阱。
201c可以用作p型阱。
[0054] 分隔层图案206可以在第二方向D2上线性地延伸。基层图案201a、201b和201c可以被分隔层图案206物理地分隔开。分隔层图案206可以包括绝缘层图案(例如，氧化硅)。
[0055] 沟道225可以设置在基层图案201a、201b和201c上，并且可以从基层图案201a、201b和201c的顶表面沿第一方向D1延伸。沟道225可以具有中空的圆柱形或杯形。沟道225可以包括例如多晶硅或单晶硅，并且可以包括掺杂有例如p型杂质(诸如硼)的杂质区域。
[0056] 可以在第二方向D2上布置多个沟道225以形成沟道行，并且可以在第三方向D3上布置多个沟道行。在示例实施例中，包括在相邻沟道行中的沟道225可以以之字形布置以彼此面对。因此，可以增加基层图案201a、201b和201c的单位面积中的沟道225的密度。
[0057] 填充层图案230可以形成在沟道225的内部空间中。填充层图案230可以具有柱形或实心圆柱形。填充层图案230可以包括绝缘层图案(例如，氧化硅)。
[0058] 根据一个实施例，沟道225可以具有柱形或实心圆柱形。在示例实施例中，可以省略填充层图案230。
[0059] 介电层结构220可以形成在沟道225的外侧壁上。介电层结构220可以具有中心底部敞开的杯形，或者吸管形。
[0060] 介电层结构220可以包括可以从沟道225的外侧壁顺序堆叠的隧道绝缘层、电荷存储层和阻挡层。阻挡层可以包括例如氧化硅或诸如氧化铪或氧化铝的金属氧化物。电荷存储层可以包括例如诸如氮化硅的氮化物或金属氧化物，隧道绝缘层可以包括例如诸如氧化硅氧化物。例如，介电层结构220可以具有氧化物-氮化物-氧化物(ONO)的层叠结构。
[0061] 焊盘240可以形成在填充层图案230、沟道225和介电层结构220上。例如，填充层图案230、沟道225和介电层结构220可以被焊盘240覆盖或封闭。焊盘240可以包括多晶硅或单晶硅。焊盘240还可以包括n型杂质(例如，磷(P)或砷(As))。
[0062] 如图5所示，可以在第二方向D2上布置多个焊盘240，以形成与沟道行基本类似的焊盘行。可以在第三方向D3上布置多个焊盘行。
[0063] 栅极线260(例如，260a至260f)可以设置在介电层结构220的外侧壁上，并且可以在第一方向D1上彼此间隔开。在示例实施例中，每一条栅极线260可以围绕至少一个沟道行的沟道225，并且可以在第二方向D2上延伸。
[0064] 例如，如图4至图6所示，每一个栅极线260可以围绕六个沟道行，然而由每一个栅极线260围绕的沟道行的数目可以变化。
[0065] 栅极线260可以包括具有低电阻的金属和/或该金属的氮化物。例如，栅极线260可以包括钨(W)、氮化钨、钛(Ti)、氮化钛、钽(Ta)、氮化钽、铂(Pt)等。在示例实施例中，栅极线260可以具有包括由金属氮化物形成的阻挡层和金属层的多层结构。如下面将参考图10所描述的，栅极线260中的一条或更多条可以是停止线。根据制造工艺，停止线可以由多晶硅形成，以获得适当的蚀刻速率。
[0066] 例如，最下面的栅极线260a可以用作接地选择线(GSL)。GSL上的四条栅极线260b、260c、260d和260e可以用作字线。字线上的最上面的栅极线260f可以用作串选择线(SSL)。
在这种情况下，GSL 260a、字线260b、260c、260d和260e以及SSL 260f可以分别形成在单个层级(level)、四个层级和单个层级。GSL的层级数目、字线的层级数目和SSL的层级数目均可以变化。根据示例实施例，GSL和SSL可以形成在两个层级，并且字线可以形成在2^n个层级，例如，4、8或16个层级。可以考虑电路设计和半导体器件的集成度来确定栅极线260的堆叠数目。
在这种情况下，GSL 260a、字线260b、260c、260d和260e以及SSL 260f可以分别形成在单个层级(level)、四个层级和单个层级。GSL的层级数目、字线的层级数目和SSL的层级数目均可以变化。根据示例实施例，GSL和SSL可以形成在两个层级，并且字线可以形成在2^n个层级，例如，4、8或16个层级。可以考虑电路设计和半导体器件的集成度来确定栅极线260的堆叠数目。
[0067] 绝缘中间层202(例如，202a至202g)可以沿第一方向D1设置在栅极线260之间。绝缘中间层202可以包括例如氧化硅基材料，例如，二氧化硅(SiO2)、碳氧化硅(SiOC)或氟氧化硅(SiOF)。栅极线260可以通过绝缘中间层202沿着第一方向D1彼此绝缘。
[0068] 栅极线切割区域256可以形成为沿着第一方向D1穿透栅极线260和绝缘中间层202。栅极线切割区域256可以具有在第二方向D2上延伸的沟槽形状或沟渠形状。如上所述，多个第一垂直导电路径VCPa和多个第二垂直导电路径VCPb可以沿着第三方向D3或列方向形成在对应于存储单元阵列的中心区域的栅极线切割区域256中。
[0069] 在第二方向D2上延伸的栅极线切割图案270可以设置在栅极线切割区域256中。栅极线切割图案270可以沿着第三方向D3布置。栅极线切割图案270可以包括绝缘层图案(例如，氧化硅)。
[0070] 在示例实施例中，共享栅极线260的单元块可以由栅极线切割图案270限定。单元块可以被分隔层图案206划分成子单元块。因此，可以减小单个块的尺寸或大小，从而可以实现分段操作控制。
[0071] 在示例实施例中，可以为每个基层图案201a、201b和201c设置一个栅极线切割图案270。如图6所示，例如，栅极线切割图案270可以设置在第二基层图案201b的中心区域处。
[0073] 在示例实施例中，模制保护层212可以形成在基层图案201a、201b和201c的端部以及分隔层图案206的端部上。第一连接接触248a可以延伸穿透模制保护层212，以与形成在基层图案201a、201b和201c的端部处的杂质区域248接触。第二连接接触248b可以延伸穿透模制保护层212、基层图案201a、201b和201c以及第二下绝缘层160，以与下布线150接触。第一绝缘层图案241a和第二绝缘层图案241b可以分别形成在第一连接接触248a的侧壁和第二连接接触248b的侧壁上。
[0074] 第一插塞291和第二插塞293可以延伸穿透上绝缘层275，以分别与第一连接接触248a和第二连接接触248b接触。连接布线296可以设置在上绝缘层275上以电连接第一插塞
291和第二插塞293。
291和第二插塞293。
[0075] 上栅极线切割图案252可以形成在上栅极线切割区域250中。上栅极线切割图案252可以包括绝缘材料(例如，氧化硅)。
[0076] 在示例实施例中，可以设置上栅极线切割区域250或上栅极线切割图案252，以将每一个单元块中的SSL分隔开。在这种情况下，上栅极线切割区域250或上栅极线切割图案252可以延伸穿透最上面的绝缘中间层202g和SSL260f，并且可以部分地延伸穿透SSL 260f正下方的绝缘中间层202f。
[0077] 上绝缘层275可以形成在最上面的绝缘中间层202g、焊盘240、上栅极线切割图案252、栅极线切割图案270、第一连接接触248a和第二连接接触248b上。
[0078] 位线接触280可以形成为穿透上绝缘层275，以与焊盘240接触。可以形成多个位线接触280，以限定与沟道225或焊盘240的布置相当的阵列。
[0079] 位线285可以设置在上绝缘层275上，以电连接到位线接触280。例如，位线285可以在第三方向D3上延伸，以电连接到多个位线接触280。位线285和分隔层图案206可以在基本上彼此垂直的方向上延伸。
[0080] 根据上述示例实施例，基层图案201a、201b和201c可以被分隔层图案206物理地分隔开。因此，第一基层图案201a、第二基层图案201b和第三基层图案201c可以独立地或单独地操作。
[0081] 单元块可以被分隔层图案206进一步分割或划分，因此可以减少由于单元块的大尺寸而引起的信号干扰或扰动。因此，可以提高半导体器件的可靠性。
[0082] 如上所述，位线285可以在栅极线切割区域256处被切割成第一位线段285a和第二位线段285b。第一垂直导电路径VCPa和第二垂直导电路径VCPb可以形成在栅极线切割区域256中。第一垂直导电路径VCPa和第二垂直导电路径VCPb可以具有贯穿通路(THV)结构。第一垂直导电路径VCPa和第二垂直导电路径VCPb可以包括垂直接触243b、245b，并且绝缘层图案243a和245a可以分别形成在垂直接触243b的侧壁和245b的侧壁上。
[0083] 图7示出了根据示例实施例的非易失性存储器件中所包括的存储单元阵列的示例的电路图。
[0084] 参考图7，存储单元阵列可以包括均具有垂直结构的多个单元串或NAND串NS。可以在第二方向D2上形成多个NAND串NS以限定串列，并且可以在第三方向D3上形成多个串列以限定串阵列。NAND串NS可以包括形成在第一方向D1上并且串联连接在多条位线BL1～BLm与公共源极线CSL之间的串选择晶体管SSTV、接地选择晶体管GSTV和多个存储单元MC。
[0085] 如上所述，多条位线BL1～BLm在存储单元阵列MCA上方沿列方向D3延伸。多条位线BL1～BLm均可以被切割成多个第一位线段BL1a～BLma中的一个第一位线段和多个第二位线段BL1b～BLmb中的一个第二位线段。根据位线切割，存储单元阵列MCA可以划分成连接到多个第一位线段BL1a～BLma的第一子阵列MCAa和连接到多个第二位线段BL1b～BLmb的第二子阵列MCAb。
[0086] 多个第一垂直导电路径VCP1a～VCPma可以沿垂直方向D1延伸，并且穿透存储单元区域MCR的列方向中心区域。多个第一垂直导电路径VCP1a～VCPma可以连接多个第一位线段BL1a～BLma和页面缓冲区域。多个第二垂直导电路径VCP1b～VCPmb可以沿垂直方向D1延伸并且穿透列方向中心区域。多个第二垂直导电路径VCP1b～VCPmb可以连接多个第二位线段BL1b～BLmb和页面缓冲区域。
[0087] 串选择晶体管SSTV可以连接到串选择线SSL11～SSLK1和SSL12～SSLK2，接地选择晶体管GSTV可以连接到接地选择线GSL11～GSLK1和GSL12～GSLK2。同一层中的存储单元可以连接到字线WL(1)～WL(n)中的同一条字线。串选择线SSL11～SSLK1和SSL12～SSLK2以及接地选择线GSL11～GSLK1和GSL12～GSLK2可以沿第二方向延伸并且布置在第三方向D3上。字线WL(1)～WL(n)可以沿第二方向D2和第三方向D3延伸，并且在第一方向D1上布置。位线BL1～BLm可以沿第三方向D3延伸并且布置在第二方向D2上。存储单元MC可以由字线WL(1)～WL(n)上的电压控制。
[0088] 像二维闪速存储器件一样，垂直或三维闪速存储器件可以以页面为单位执行读取操作和写入操作，并且可以以块为单位执行擦除操作。
[0089] 在示例实施例中，包括在单个NAND串中的两个串选择晶体管可以连接到一条串选择线，并且包括在单个NAND串中的两个接地选择晶体管可以连接到一条接地选择线。在其他示例实施例中，单个NAND串可以包括一个串选择晶体管和一个接地选择晶体管。
[0090] 图8是示出根据示例实施例的非易失性存储器件的框图。
[0091] 参考图8，非易失性存储器件30可以包括存储单元阵列300、页面缓冲电路410、数据输入/输出(I/O)电路420、地址译码器430、控制电路450、电压发生器460、开关电路SWCIR 470和开关控制电路SWCON 480。
[0092] 存储单元阵列300可以通过多条串选择线SSL、多条字线WL和多条接地选择线GSL耦接到地址译码器430。此外，存储单元阵列300可以通过多条位线BL耦接到页面缓冲电路410。
[0093] 存储单元阵列300可以包括耦接到多条字线WL和多条位线BL的多个存储单元。在示例实施例中，存储单元阵列300可以是以三维结构(或垂直结构)形成在衬底上的三维存储单元阵列。在这种情况下，存储单元阵列300可以包括多个垂直定向的NAND串，使得至少一个存储单元位于另一个存储单元之上。
[0094] 控制电路450可以从存储控制器接收命令(信号)CMD和地址(信号)ADDR，并基于命令信号CMD和地址信号ADDR来控制非易失性存储器件30的擦除、编程和读取操作。擦除操作可以包括执行一系列擦除循环，编程操作可以包括执行一系列编程循环。每个擦除循环可以包括擦除操作和擦除验证操作。每个编程循环可以包括编程操作和编程验证操作。读取操作可以包括正常读取操作和数据恢复读取操作。
[0095] 例如，控制电路450可以生成用于控制电压发生器460的控制信号CTL，并且可以基于命令信号CMD生成用于控制页面缓冲电路410的页面缓冲控制信号PBC，基于地址信号ADDR生成行地址R_ADDR和列地址C_ADDR。控制电路450可以将行地址R_ADDR提供给地址译码器430，并且将列地址C_ADDR提供给数据输入/输出电路420。
[0096] 地址译码器430可以通过多条串选择线SSL、多条字线WL和多条接地选择线GSL耦接到存储单元阵列300。在编程操作或读取操作期间，地址译码器430可以基于行地址R_ADDR，将多条字线WL中的一条确定为选定字线，并且将多条字线WL中除了选定字线之外的其余字线确定为未选字线。
[0097] 此外，在编程操作或读取操作期间，地址译码器430可以基于行地址R_ADDR，将多条串选择线SSL中的一条串选择线确定为选定串选择线，并且将多条串选择线SSL中除了选定串选择线之外的其余串选择线确定为未选串选择线。
[0098] 电压发生器460可以基于控制信号CTL生成用于非易失性存储器件30的存储单元阵列300的操作的字线电压VWL。电压发生器460可以从存储控制器接收功率PWR。字线电压VWL可以通过地址译码器430施加到多条字线WL。
[0099] 例如，在编程操作期间，电压发生器460可以向选定字线施加编程电压，并且可以向未选字线施加编程通过电压。此外，在编程验证操作期间，电压发生器460可以向选定字线施加编程验证电压，并且可以向未选字线施加验证通过电压。
[0100] 此外，在正常读取操作期间，电压发生器460可以向选定字线施加读取电压，并且可以向未选字线施加读取通过电压。在数据恢复读取操作期间，电压发生器460可以向与选定字线相邻的字线施加读取电压，并且可以向选定字线施加恢复读取电压。
[0101] 页面缓冲电路410可以通过多个位线段BLa和BLb耦接到存储单元阵列300。页面缓冲电路410可以包括多个缓冲器。在示例实施例中，多个缓冲器均可以仅连接到一对位线段BLa和BLb。在其他示例实施例中，多个缓冲器均可以连接到两对以上的位线段BLa和BLb。
[0102] 页面缓冲电路410可以临时存储要被编程在选定页面中的数据或者从存储单元阵列300的选定页面读出的数据。
[0103] 数据输入/输出电路420可以通过数据线DL耦接到页面缓冲电路410。在编程操作期间，数据输入/输出电路420可以从存储控制器接收编程数据DATA，并且基于从控制电路450接收到的列地址C_ADDR将编程数据DATA提供给页面缓冲电路410。在读取操作期间，数据输入/输出电路420可以基于从控制电路450接收到的列地址C_ADDR向存储控制器提供已经从存储单元阵列300读取并且存储在页面缓冲电路410中的读取数据DATA。
[0104] 此外，页面缓冲电路410和数据输入/输出电路420可以从存储单元阵列300的第一区域读取数据，并且将该读取数据写入存储单元阵列300的第二区域(例如，在不向非易失性存储器件30外部的源(例如，存储控制器)发送数据的情况下)。因此，页面缓冲电路410和数据输入/输出电路420可以执行回拷(copy-back)操作。
[0105] 如上所述，开关电路470可以包括多个第一开关和多个第二开关。开关控制电路480可以基于模式信号和访问地址生成第一开关信号SSa和第二开关信号SSb，其中，模式信号可以指示编程操作、读取操作或擦除操作，访问地址可以确定多个存储单元中的选定存储单元，如下所述。
[0106] 图9是示出根据示例实施例的非易失性存储器件的截面图。图9的结构类似于图1的结构，并且可以省略重复的描述。
[0107] 参考图9，根据本示例实施例的非易失性存储器件包括形成在半导体衬底中的多个页面缓冲器、存储单元阵列、多条位线BL、多个第一开关SWa、多个第二开关SWb、多个第一垂直导电路径VCPa和多个第二垂直导电路径VCPb。为了便于说明，图9示出了仅对应于一条位线的配置。可以在行方向D2上重复布置多条位线，并且可以在行方向D2上重复布置相应的组件。
[0108] 存储单元阵列可以形成在半导体衬底上方的存储单元区域中，并且包括多个存储单元。在示例实施例中，如下面将描述的，存储单元阵列可以包括多个单元串，其中每一个单元串包括沿垂直方向D1布置的存储单元，并且非易失性存储器件可以对应于垂直NAND闪速存储器件。
[0109] 多条位线BL可以在存储单元阵列上方沿列方向D3延伸。多条位线BL均可以被切割成多个第一位线段BLa中的一个第一位线段和多个第二位线段BLb中的一个第二位线段。根据位线切割，存储单元阵列MCA被划分成连接到多个第一位线段BLa的第一子阵列和连接到多个第二位线段BLb的第二子阵列。
[0110] 多个第一垂直导电路径VCPa可以沿垂直方向D1延伸，并且穿透存储单元区域MCR的列方向中心区域GLCR。多个第一垂直导电路径VCPa可以通过多个第一开关SWa连接多个第一位线段BLa和多个页面缓冲器PB。
[0111] 多个第二垂直导电路径VCPb可以沿垂直方向D1延伸，并且穿透列方向中心区域GLCR。多个第二垂直导电路径VCPb可以通过多个第二开关SWb连接多个第二位线段BLb和多个页面缓冲器PB。
[0112] 作为示例，为了便于说明和描述，图9示出了八条串选择线SSL1～SSL8连接到包括一个第一位线段BLa和一个第二位线段BLb的每条位线BL。串选择线的数目对应于连接到同一条位线的单元串的数目，以便通过一条串选择线选择一个单元串。在下文中，SSL1～SSL8可以指示串选择线或通过串选择线传送的串选择信号。
[0113] 图10是用于描述图9的非易失性存储器件的操作的示图。
[0114] 图10示出了访问地址的位中的第一位R1、第二位R2和第三位R3的逻辑值(0或1)、选定串选择信号SSL、选定子阵列MCA、选定开关SW以及模式信号MD、第一开关信号SSa和第二开关信号SSb的逻辑电平(L或H)。第一位R1、第二位R2和第三位R3用于产生串选择信号SSL1～SSL8，并且选定串选择信号SSL指示串选择信号SSL1～SSL8中的基于第一位R1、第二位R2和第三位R3而被激活的一个串选择信号。图10示出了用于描述第一垂直导电路径VCPa和第二垂直导电路径VCPb的选择性连接的示例，并且可以不同地确定逻辑值或逻辑电平。
[0115] 参考图10，串选择信号SSL1～SSL8可以根据第一位R1、第二位R2和第三位R3的值选择性地被激活为选定串选择信号SSL，并且连接到选定串选择信号SSL的单元串可以连接到位线。在图10的示例中，第一位R1是访问地址的指示选定存储单元是包括在第一子阵列MCAa中还是包括在第二子阵列MCAb中的一位。因此，当第一位R1为0时选择第一子阵列MCAa，当第一位R1为1时选择第二子阵列MCAb。
[0116] 例如，当模式信号MD是逻辑低电平L时，非易失性存储器件可以执行编程操作或读取操作，而当模式信号MD是逻辑高电平H时，非易失性存储器件可以执行擦除操作。
[0117] 当模式信号MD指示编程操作或读取操作时，图9中的开关控制电路480可以基于通过对访问地址进行译码而提供的串选择信号SSL1～SSL8选择性地激活第一开关信号SSa和第二开关信号SSb之一。因此，在编程操作和读取操作中，多个第一开关SWa和多个第二开关SWb中的一者可以选择性地导通。换而言之，在编程操作和读取操作中，多个第一开关Swa导通而多个第二开关SWb未导通，或者多个第一开关Swa未导通而多个第二开关SWb导通。因此，在编程操作和读取操作期间，多个第一位线段BLa和多个第二位线段BLb中的一者可以电连接到包括在页面缓冲区域PBREG中的多个页面缓冲区域PB。换而言之，在编程操作和读取操作中，多个第一位线段BLa或多个第二位线段BLb可以电连接到包括在页面缓冲区域PBREG中的多个页面缓冲区域PB。
[0118] 当模式信号MD指示擦除操作时，开关控制电路480可以不管访问地址如何都激活第一开关信号SSa和第二开关信号SSb两者。因此，在擦除操作中，多个第一开关SWa和多个第二开关SWb都可以导通。因此，在擦除操作期间，多个第一位线段BLa和多个第二位线段BLb都可以电连接到多个页面缓冲器PB。
[0119] 图11和图12是分别示出了根据示例实施例的非易失性存储器件中所包括的开关控制电路的示例实施例的示图。
[0121] 第一逻辑门LG1对最高串选择位R1的反转位和模式信号MD执行逻辑运算以生成第一开关信号SSa。最高串选择位R1对应于图10中的第一位R1，第一位R1是确定多个单元串中选定单元串的串选择位R1、R2和R3中的最高有效位。模式信号MD指示编程操作、读取操作或擦除操作。第二逻辑门LG2对最高串选择位R1和模式信号MD执行逻辑运算以产生第二开关信号SSb。
[0122] 结果，当模式信号MD指示编程操作或读取操作时，开关控制电路481可以基于访问地址的位中的一个地址位R1选择性地将第一开关信号SSa和第二开关信号SSb中的一个开关信号激活到逻辑高电平H，地址位R1指示选定存储单元是包括在第一子阵列MCAa还是包括在第二子阵列MCAb中。相比之下，当模式信号MD指示擦除操作时，开关控制电路481可以不管访问地址如何都将第一开关信号SSa和第二开关信号SSb二者激活到逻辑高电平H。
[0123] 参考图9、图10和图12，开关控制电路482可以包括第一逻辑门LG1、第二逻辑门LG2、第三逻辑门LG3和第四逻辑门LG4。例如，第一逻辑门LG1至第四逻辑门LG4可以用OR逻辑门来实现。
[0124] 第一逻辑门LG1对选择第一子阵列MCAa中的单元串的串选择信号SSL1～SSL4执行逻辑运算。第二逻辑门LG2对选择第二子阵列MCAb中的单元串的串选择信号SSL5～SSL8执行逻辑运算。第三逻辑门LG3对第一逻辑门LG1的输出和指示编程操作、读取操作或擦除操作的模式信号MD执行逻辑运算，以生成第一开关信号SSa。第四逻辑门LG4对第二逻辑门LG2的输出和模式信号MD执行逻辑运算，以生成第二开关信号SSb。
[0125] 结果，当模式信号MD指示编程操作或读取操作时，开关控制电路482可以基于通过对访问地址进行译码而提供的串选择信号SSL1～SSL8选择性地将第一开关信号SSa和第二开关信号SSb中的一个开关信号激活到逻辑高电平H。相比之下，当模式信号MD指示擦除操作时，开关控制电路482可以不管访问地址如何都将第一开关信号SSa和第二开关信号SSb二者激活到逻辑高电平H。
[0126] 图13、图14和图15分别示出了根据示例实施例的非易失性存储器件的外围电路区域的示例布局的示图。
[0127] 参考图13，外围电路区域PCR1可以被划分成第一区域RG1和第二区域RG2。地址译码器XDEC可以形成在第一区域RG1中，页面缓冲区域PBREG可以形成在第二区域RG2中。通过图13的布局，地址译码器XDEC可以覆盖栅极线布置的列方向长度，并且页面缓冲区域PBREG可以覆盖位线布置的行方向长度。
[0128] 如上所述，对应于存储单元区域MCR的第二区域R2的列方向中心区域GLCR可以是栅极线切割区域，并且多个第一垂直导电路径VCPa和多个第二垂直导电路径VCPb可以形成在栅极线切割区域GLCR中。
[0129] 参考图14，地址译码器XDEC可以被划分成两个子译码器XDECa和XDECb，并且外围电路区域PCR2可以被划分成第一区域RG1、第二区域RG2和第三区域RG3。子译码器XDECa和XDECb可以分别形成在第一区域RG1和第二区域RG2中，页面缓冲区域PBREG可以形成在第三区域RG3中。通过图14的布局，子译码器XDECa和XDECb均可以覆盖栅极线布置的列方向长度，并且页面缓冲区域PBREG可以覆盖位线布置的行方向长度。
[0130] 如上所述，对应于存储单元区域MCR的第三区域R3的列方向中心区域GLCR可以是栅极线切割区域，并且多个第一垂直导电路径VCPa和多个第二垂直导电路径VCPb可以形成在栅极线切割区域GLCR中。
[0131] 参考图15，地址译码器XDEC可以被划分成两个子译码器XDECa和XDECb，并且外围电路区域PCR2可以被划分成第一区域RG1至第四区域RG4。子译码器XDECa和XDECb可以分别形成在第一区域RG1和第二区域RG2中，并且页面缓冲区域PBREG可以形成在第三区域RG3和第四区域RG4中。通过图15的布局，子译码器XDECa和XDECb均可以覆盖栅极线布置的列方向长度的一半，并且页面缓冲区域PBREG可以覆盖位线布置的行方向长度。
[0132] 如上所述，对应于存储单元区域MCR的第三区域R3与第四区域R4之间的列方向中心区域GLCR可以是栅极线切割区域，并且多个第一垂直导电路径VCPa和多个第二垂直导电路径VCPb可以形成在栅极线切割区域GLCR中。
[0133] 图16是示出页面缓冲器与位线之间的连接结构的示例实施例的示图。
[0134] 参考图16，多个缓冲器PB可以以多行BR1～BR4和多列BC1～BCk的矩阵布置。为了便于说明，图16示出了将多个页面缓冲器PB布置成四行BR1～BR4的示例。页面缓冲器的行数可以被不同地确定。
[0135] 如上所述，多个第一开关SWa可以响应于第一开关信号SSa电连接多个第一垂直导电路径VCPa和多个页面缓冲器PB。因此，多个第一位线段BLa可以通过多个第一垂直导电路径VCPa和多个第一开关SWa电连接到多个页面缓冲器PB。多个第二开关SWb可以响应于第二开关信号SSb电连接多个第二垂直导电路径VCPb和多个页面缓冲器PB。因此，多个第二位线段BLb可以通过多个第二垂直导电路径VCPb和多个第二开关SWb电连接到多个页面缓冲器PB。
[0136] 如图16所示，可以沿着与列方向D3成锐角θ的对角线方向DD顺序地切割与同一列的页面缓冲器PB连接的位线。例如，对应于第一列BC1的位线BL1～BL4可以沿着对角线方向DD顺序地布置，对应于第二列BC2的位线BL5～BL8可以沿着对角线方向DD顺序地布置，依此类推。
[0137] 通过图16的页面缓冲器PB的矩阵布置和对角线位线切割，可以提高设计裕量，并且可以减小位线段BLa和BLb的长度偏差，从而减小位线负载偏差。
[0138] 图17是示出根据示例实施例的固态硬盘(SSD)的框图。
[0139] 参考图17，固态硬盘1000包括多个非易失性存储器件1100和SSD控制器1200。
[0140] 非易失性存储器件1100可以被配置为接收高电压VPP。非易失性存储器件1100可以对应于上述根据示例实施例的非易失性存储器件。因此，非易失性存储器件1100可以包括用于减小位线的负载的位线切割结构。非易失性存储器件1100可以是具有COP结构的垂直NAND闪速存储器件。
[0141] 在本示例实施例中，SSD控制器1200通过多个沟道CH1至CHi连接到非易失性存储器件1100。SSD控制器1200包括一个或更多个处理器1210、缓冲存储器1220、纠错码(ECC)电路1230、主机接口1250和非易失性存储器(NVM)接口1260。缓冲存储器1220存储用于驱动SSD控制器1200的数据。缓冲存储器1220包括用于存储数据或命令的多条存储线。ECC电路1230在写入操作中计算要编程的数据的纠错码值，并且在读取操作中使用纠错码值校正读取数据的错误。在数据恢复操作中，ECC电路1230校正从非易失性存储器件1100恢复的数据的错误。
[0142] 示例实施例可以应用于各种电子设备和系统。例如，实施例可以应用于诸如存储卡、固态硬盘(SSD)、嵌入式多媒体卡(eMMC)、移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、便携式摄像机、个人计算机(PC机)、服务器计算机、工作站、膝上型计算机、数字电视、机顶盒、便携式游戏控制台、导航系统、可穿戴设备、物联网(IOT)设备、万物网(IoE)设备、电子书、虚拟现实(VR)设备、增强现实(AR)设备之类的系统。
[0143] 作为总结和回顾，已经开发了具有三维结构的非易失性存储器件(例如，垂直NAND存储器件)，以提高集成度和存储容量。由于提高了集成度和存储容量，信号线的负载可能增加，并且非易失性存储器件的操作速度可能降低。
[0144] 如上所述，根据示例实施例的非易失性存储器件、垂直NAND闪速存储器件和固态硬盘件可以通过位线切割来降低位线的负载并且提高性能。实施例可以提供能够减少位线负载的非易失性存储器件和垂直NAND闪速存储器件。实施例可以提供一种包括具有减小了位线负载的非易失性存储器件的SSD。
[0145] 本文已经公开了示例实施例，尽管使用了特定术语，但是仅以一般性和描述性的意义使用和解释它们，而不是为了限制的目的。在一些情况下，对于本领域普通技术人员来说，在提交本申请时显而易见的是，除非另外特别指出，否则结合特定实施例描述的特征、特性和/或元件可以单独使用，或者与结合其他实施例描述的特征、特性和/或元件结合使用。因此，本领域技术人员将会理解，在不脱离所附权利要求中阐述的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。
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