半导体结构及其形成方法
阅读：169发布：2020-05-08
专利汇可以提供半导体结构及其形成方法专利检索，专利查询，专利分析的服务。并且一种 半导体 结构及其形成方法，形成方法包括：提供基底，基底上形成有至少一个底层互连结构；在基底上形成 覆盖 底层互连结构的介电层；在介电层内形成露出底层互连结构的互连开口；对互连开口的 侧壁 进行横向 刻蚀 处理；在横向刻蚀处理后，向互连开口内填充导电材料，形成互连结构。本 发明 通过对互连开口的侧壁进行横向刻蚀处理，使得互连开口底部的宽度尺寸变大，从而使互连开口露出更多底层互连结构，以改善互连开口底部两侧的介电层与底层互连结构的界面之间的底切 缺陷 问题，从而提高导电材料在互连开口内的填充效果，相应降低了互连结构出现金属空洞缺陷的概率，进而提高器件的电学性能和可靠性，例如：后段电学性能、电 迁移性 能等。，下面是半导体结构及其形成方法专利的具体信息内容。
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上形成有至少一个底层互连结构；
在所述基底上形成覆盖所述底层互连结构的介电层；
在所述介电层内形成露出所述底层互连结构的互连开口；
对所述互连开口的侧壁进行横向刻蚀处理；
在所述横向刻蚀处理后，向所述互连开口内填充导电材料，形成与所述底层互连结构电连接的互连结构。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述横向刻蚀处理的工艺为湿法刻蚀工艺或干法刻蚀工艺。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述横向刻蚀处理的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺的参数包括：刻蚀溶液为氢氟酸溶液，所述氢氟酸溶液的体积百分比浓度为1:3000至1:200，工艺时间为10秒至2分钟。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述介电层内形成露出所述底层互连结构的互连开口的步骤包括：在所述介电层上形成图形化的硬掩膜层；
以所述硬掩膜层为掩膜，图形化所述介电层，在所述介电层内形成露出所述底层互连结构的互连开口；
形成所述互连开口后，采用湿法刻蚀工艺，对所述互连开口进行清洗处理并去除所述硬掩膜层。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述湿法刻蚀工艺所采用的刻蚀溶液包括H2O2、DHF和EKC的混合溶液。
6.如权利要求4所述的半导体结构的形成方法，其特征在于，所述硬掩膜层的材料为TiN、AlN、Al2O3、WCN和Cu3N中的一种或多种。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述介电层的材料为低k介质材料或超低k介质材料。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述介电层内形成露出所述底层互连结构的互连开口的步骤中，所述互连开口包括相贯通的沟槽和通孔，所述沟槽底部和所述通孔顶部相连通，且所述沟槽底部的宽度尺寸大于所述通孔顶部的宽度尺寸。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述介电层内形成露出所述底层互连结构的互连开口的步骤中，所述互连开口底部的宽度尺寸为20nm至80nm。
10.如权利要求8所述的半导体结构的形成方法，其特征在于，在所述介电层内形成露出所述底层互连结构的互连开口的步骤中，所述通孔的深度为20nm至200nm。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述互连开口的侧壁进行横向刻蚀处理后，向所述互连开口内填充导电材料之前，还包括：在所述互连开口的底部和侧壁上形成阻挡层。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述阻挡层的材料为TaN、Ta、TiN和WN中的一种或多种。
13.如权利要求11所述的半导体结构的形成方法，其特征在于，所述阻挡层的厚度为
1nm至8nm。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述底层互连结构的材料为Cu、Al或W。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，所述互连结构的材料为Cu、Al或W。
16.一种半导体结构，其特征在于，包括：
基底，所述基底上形成有至少一个底层互连结构；
介电层，位于所述基底上且覆盖所述底层互连结构；
互连开口，位于所述介电层内且露出所述底层互连结构，所述互连开口的侧壁经历过横向刻蚀处理；
互连结构，位于所述互连开口内且与所述底层互连结构电连接。
17.如权利要求16所述的半导体结构，其特征在于，所述介电层的材料为低k介质材料或超低k介质材料。
18.权利要求16所述的半导体结构，其特征在于，所述互连开口底部的宽度尺寸为22nm至90nm。
19.如权利要求16所述的半导体结构，其特征在于，所述互连开口包括相贯通的沟槽和通孔，所述沟槽底部和所述通孔顶部相贯通，且所述沟槽底部的宽度尺寸大于所述通孔顶部的宽度尺寸。
20.如权利要求16所述的半导体结构，其特征在于，所述底层互连结构的材料为Cu、Al或W。
半导体结构及其形成方法
技术领域
背景技术
[0002] 随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。
[0003] 为了满足关键尺寸缩小过后的互连线所需，目前不同金属层或者金属层与衬底的导通是通过互连结构实现的。随着技术节点的推进，互连结构的尺寸也变得越来越小；相应的，形成互连结构的工艺难度也越来越大，而互连结构的形成质量对后段(back end of line，BEOL)电学性能以及器件可靠性的影响很大，严重时会影响半导体器件的正常工作。
发明内容
[0004] 本发明实施例解决的问题是提供一种半导体结构及其形成方法，改善器件的电学性能和可靠性。
[0005] 为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有至少一个底层互连结构；在所述基底上形成覆盖所述底层互连结构的介电层；在所述介电层内形成露出所述底层互连结构的互连开口；对所述互连开口的侧壁进行横向刻蚀处理；在所述横向刻蚀处理后，向所述互连开口内填充导电材料，形成与所述底层互连结构电连接的互连结构。
[0006] 相应的，本发明实施例还提供一种半导体结构，包括：基底，所述基底上形成有至少一个底层互连结构；介电层，位于所述基底上且覆盖所述底层互连结构；互连开口，位于所述介电层内且露出所述底层互连结构，所述互连开口的侧壁经历过横向刻蚀处理；互连结构，位于所述互连开口内且与所述底层互连结构电连接。
[0007] 与现有技术相比，本发明实施例的技术方案具有以下优点：
[0008] 本发明实施例在介电层(inter metal dielectric，IMD)内形成露出底层互连结构的互连开口后，对所述互连开口的侧壁进行横向刻蚀(pull back)处理，通过所述横向刻蚀处理，使得所述互连开口底部的宽度尺寸变大，从而使所述互连开口露出更多底层互连结构，以改善所述互连开口底部两侧的介电层与底层互连结构的界面之间的底切(undercut)缺陷问题，从而提高导电材料在所述互连开口内的填充效果，相应降低了互连结构出现金属空洞(metal void)缺陷的概率，进而提高器件的电学性能和可靠性，例如：后段电学性能、电迁移(electro migration，EM)性能等。附图说明
[0009] 图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；
[0010] 图4至图9是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
[0011] 目前器件的电学性能和可靠性仍有待提高。现结合一种半导体结构的形成方法分析其电学性能和可靠性仍有待提高的原因。
[0012] 参考图1至图3，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
[0013] 参考图1，提供基底10，所述基底10上形成有底层介电层20，所述底层介电层20内形成有至少一个底层互连结构21；在所述底层介电层20上形成介电层30，所述介电层30内形成有露出所述底层互连结构21的互连开口35，且所述介电层30顶部形成有硬掩膜层31。
[0014] 所述互连开口35包括相贯通的沟槽(trench)32和通孔(via)33，所述沟槽32底部和所述通孔33顶部相贯通，且所述沟槽32底部的宽度尺寸大于所述通孔33顶部的宽度尺寸。
[0015] 具体地，所述互连开口35通过一体化刻蚀(All-in-one Etch)的方式所形成。所述硬掩膜层31的材料通常为TiN，在所述一体化刻蚀工艺过程中，所述硬掩膜层31用于作为形成所述沟槽32的刻蚀掩膜。
[0016] 参考图2，形成所述互连开口35后，采用湿法刻蚀工艺，对所述互连开口35进行清洗处理并去除所述硬掩膜层31(如图1所示)。
[0017] 通过所述湿法刻蚀工艺，能够在去除形成所述互连开口35过程中残留的聚合物的同时，去除所述硬掩膜层31。
[0018] 参考图3，在所述湿法刻蚀工艺后，在所述互连开口35内填充导电材料，形成与所述底层互连结构21电连接的互连结构37。
[0019] 但是，由于所述互连开口35露出所述底层互连结构21，因此在所述湿法刻蚀工艺的过程中，所述湿法刻蚀工艺的刻蚀溶液还会对所述底层互连结构21造成损耗；而且，由于湿法刻蚀工艺具有各向同性刻蚀的特性，所述湿法刻蚀工艺还会沿垂直于所述通孔33侧壁的方向对所述通孔33露出的底层互连结构21进行横向刻蚀，从而导致在所述通孔33底部两侧的介电层30与底层互连结构21的界面之间出现底切缺陷，即在所述通孔33底部两侧的介电层30与底层互连结构21的界面位置处形成空洞34(如图2中虚线圈所示)。相应的，当在所述互连开口35内填充导电材料时，所述导电材料难以填充至所述空洞34内，从而导致所形成的互连结构37出现金属空洞缺陷，进而导致器件的电学性能和可靠性下降，例如：后段电学性能难以满足工艺需求、电迁移失效等问题。
[0020] 为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有至少一个底层互连结构；在所述基底上形成覆盖所述底层互连结构的介电层；在所述介电层内形成露出所述底层互连结构的互连开口；对所述互连开口的侧壁进行横向刻蚀处理；在所述横向刻蚀处理后，向所述互连开口内填充导电材料，形成与所述底层互连结构电连接的互连结构。
[0021] 本发明实施例在介电层内形成露出底层互连结构的互连开口后，对所述互连开口的侧壁进行横向刻蚀处理，以增大所述互连开口底部的宽度尺寸，使所述互连开口露出更多底层互连结构，改善所述互连开口底部两侧的介电层与底层互连结构的界面之间的底切缺陷问题，从而提高导电材料在所述互连开口内的填充效果，相应降低了互连结构出现金属空洞缺陷的概率，进而提高器件的电学性能和可靠性。
[0022] 为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0023] 图4至图9是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
[0024] 参考图4，提供基底100，所述基底100上形成有至少一个底层互连结构210。
[0025] 所述基底100为后续工艺提供工艺操作基础。
[0026] 本实施例中，根据实际工艺情况，所述基底100内可以形成有功能结构，例如：所述基底100内可以形成有MOS场效应晶体管等半导体器件，还可以形成有电阻结构等。在其他实施例中，所述基底内还可以形成有至少一层层间金属结构(即Mx layer)，所述层间金属结构可以与所述底层互连结构210的结构相同。
[0027] 所述底层互连结构210用于与待形成的互连结构实现电连接，也可用于与外部电路或其他金属层实现电连接。
[0028] 本实施例中，以所述底层互连结构210为第一层间金属结构(即为M1layer)进行说明。
[0029] 在其他实施例中，当所述基底内形成有层间金属结构时，所述底层互连结构还用于与所述基底内的层间金属结构实现电连接。例如：当所述基底内形成有第一层间金属结构时，则所述底层互连结构相应为第二层间金属结构(即M2layer)。
[0031] 在其他实施例中，根据实际工艺需求，所述底层互连结构的材料还可以为Al或W。
[0032] 本实施例中，形成所述底层互连结构210的步骤包括：在所述基底100上形成底层介电层200；在所述底层介电层200内形成露出所述基底100的底部互连开口(图未示)；在所述底部互连开口内形成与所述基底100电连接的底层互连结构210，所述底层互连结构210顶部与所述底层介电层200顶部齐平。
[0033] 所述底层介电层200用于使所述底层互连结构210之间相互绝缘。本实施例中，所述底层介电层200的材料具有多孔结构，所述具有多孔结构的材料为低k介质材料(低k介质材料指相对介电常数大于或等于2.6、且小于或等于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)，从而可以有效地降低所述底层互连结构210之间的寄生电容，进而减小器件的RC延迟。
[0034] 所述底层介电层200的材料可以是SiOH、SiOCH、掺氟的二氧化硅(FSG)、掺硼的二氧化硅(BSG)、掺磷的二氧化硅(PSG)、掺硼磷的二氧化硅(BPSG)、氢化硅倍半氧烷(HSQ，(HSiO1.5)n)或甲基硅倍半氧烷(MSQ，(CH3SiO1.5)n)。本实施例中，所述底层介电层200的材料为超低k介质材料，所述超低k介质材料为含有孔洞的SiOCH，形成所述底层介电层200的工艺为化学气相沉积工艺。
[0035] 本实施例中，通过电化学镀(electro chemical plating，ECP)的方式，在所述底部互连开口内形成所述底层互连结构210，从而有利于提高所述底层互连结构210的形成质量。
[0036] 继续参考图4，在所述基底100上形成覆盖所述底层互连结构210的介电层300。
[0037] 所述介电层300用于使后续所形成的互连结构之间相互绝缘，也用于为后续形成互连结构提供工艺平台。
[0038] 为了减小器件的RC延迟，所述介电层300的材料可以为低k介质材料或超低k介质材料。本实施例中，所述介电层300的材料为含有孔洞的SiOCH。对所述介电层300的具体描述，可参考前述对所述底层介电层200的相应描述，在此不再赘述。
[0039] 参考图5和图6，在所述介电层300内形成露出所述底层互连结构210的互连开口305。
[0040] 所述互连开口305用于为后续形成互连结构提供空间位置，且所述互连开口305露出所述底层互连结构210，从而能够实现后续互连结构与所述底层互连结构210的电连接。
[0041] 具体地，形成所述互连开口350的步骤包括：如图5所示，在所述介电层300上形成图形化的硬掩膜层310；以所述硬掩膜层310为掩膜，图形化所述介电层300，在所述介电层300内形成露出所述底层互连结构210的互连开口305；如图6所示，形成所述互连开口305后，采用湿法刻蚀工艺，对所述互连开口305进行清洗处理并去除所述硬掩膜层310。
[0042] 所述硬掩膜层310用于在图形化所述介电层300的过程中起到刻蚀掩膜的作用。以所述图形化的硬掩膜层310为掩膜进行刻蚀，可以更好地控制所述互连开口350的图形形貌，使所述互连开口350的表面更光滑。
[0043] 本实施例中，所述硬掩膜层310为金属硬掩膜层，所述硬掩膜层310的材料为TiN、AlN、Al2O3、WCN和Cu3N中的一种或多种，即所述硬掩膜层310可以单层结构或叠层结构。具体地，所述金属硬掩膜层的材料为TiN，即所述硬掩膜层310为单层结构的TiN层。
[0044] 具体地，形成图形化的硬掩膜层310的步骤包括：采用物理气相沉积工艺，在所述介电层300上形成金属硬掩膜材料(图未示)；采用干法刻蚀工艺，对所述金属硬掩膜材料进行刻蚀处理，使剩余金属硬掩膜材料露出部分介电层300顶部，且干法刻蚀工艺后的剩余金属硬掩膜材料用于作为所述硬掩膜层310。
[0045] 所述互连开口350可以为沟槽、通孔或两者的组合。本实施例中，通过双大马士革(Dual Damascene)工艺刻蚀所述介电层300以形成所述互连开口350。因此，形成所述互连开口350的步骤中，所述互连开口350包括相贯通的沟槽301和通孔302，所述沟槽301底部和所述通孔302顶部相连通，且所述沟槽301底部的宽度尺寸大于所述通孔302顶部的宽度尺寸。
[0046] 具体地，所述互连开口350通过一体化刻蚀的方式所形成，所述硬掩膜层310用于作为形成所述沟槽301的刻蚀掩膜。
[0047] 需要说明的是，后续制程还包括对所述互连开口305的侧壁进行横向刻蚀处理，在所述横向刻蚀处理后，所述互连开口305底部的宽度尺寸会变大。因此，在所述介电层300内形成所述互连开口305后，所述互连开口305底部的宽度尺寸不宜过小，也不宜过大。如果所述互连开口305底部的宽度尺寸过小，则容易增加后续互连结构在所述互连开口305内的形成工艺难度，且还容易对所述互连结构的电学性能、以及所述互连结构与所述底部互连结构210的电性连接效果产生不良影响；如果所述互连开口305底部的宽度尺寸过大，经后续的横向刻蚀处理后，所述互连开口305底部露出所述底层介电层200的概率变高，相应也会增加工艺风险，不利于器件的电学性能和可靠性的改善。为此，本实施例中，在所述介电层300内形成所述互连开口305后，所述互连开口305底部的宽度尺寸为20nm至80nm。
[0048] 本实施例中，所述互连开口305底部的宽度尺寸即为所述通孔302底部的宽度尺寸。
[0049] 还需要说明的是，所述横向刻蚀处理还容易对所述沟槽301底部的介电层300造成损耗，从而导致所述通孔302的深度变小。为此，为了使所述通孔302的深度能够满足工艺需求，从而使所形成的互连结构的电学性能能够满足工艺需求，在所述介电层300内形成所述互连开口305后，所述通孔302的深度为20nm至200nm。
[0050] 结合参考图6，本实施例中，形成所述互连开口305后，采用湿法刻蚀工艺，对所述互连开口305进行清洗处理并去除所述硬掩膜层310(如图5所示)。
[0051] 通过所述湿法刻蚀工艺，去除形成所述互连开口305过程中所产生的残留聚合物和杂质，从而为后续互连结构在所述互连开口305内的形成提供良好的界面基础，进而提高所述互连结构的形成质量；同时，所述湿法刻蚀工艺还用于去除所述硬掩膜层310。
[0054] H2O2溶液和DHF溶液用于溶解并去除所述硬掩膜层310。具体地，H2O2溶液为氧化剂，用于氧化所述硬掩膜层310，从而将所述硬掩膜层310的材料由TiN转化为Ti的氧化物(即TiOx)，通过DHF溶液以去除所述Ti的氧化物，从而达到去除所述硬掩膜层310的目的。
[0055] 需要说明的是，所述湿法刻蚀工艺容易对所述互连开口305露出的底层互连结构210造成一定的损耗，且由于湿法刻蚀工艺具有各向同性刻蚀的特性，所述湿法刻蚀工艺还会沿垂直于所述通孔302侧壁的方向对所述通孔302底部的底层互连结构210进行横向刻蚀。
[0056] 具体地，以所述底层互连结构210的材料为Cu为例，H2O2溶液会氧化Cu形成CuO2，DHF溶液则会去除CuO2，从而导致在所述通孔302底部两侧的介电层300与底层互连结构210的界面之间出现底切缺陷，即在所述通孔302底部两侧的介电层300与底层互连结构210的界面位置处形成空洞303(如图6中虚线圈所示)。
[0057] 为此，参考图7，形成所述互连开口305后，对所述互连开口305的侧壁进行横向刻蚀处理。
[0058] 通过所述横向刻蚀处理，能够增大所述互连开口305底部的宽度尺寸，使所述互连开口305露出更多底层互连结构210，以改善所述互连开口305底部两侧的介电层300与底层互连结构210的界面之间的底切缺陷，即有利于消除所述界面位置处的空洞303(如图6中虚线圈所示)，从而提高后续导电材料在所述互连开口305内的填充效果，相应降低了互连结构出现金属空洞缺陷的概率，进而提高器件的电学性能和可靠性。
[0059] 本实施例中，所述横向刻蚀处理的工艺为湿法刻蚀工艺。通过采用湿法刻蚀工艺，易于实现对所述互连开口305侧壁的刻蚀，工艺较为简单，而且，通过选取湿法刻蚀工艺，还有利于避免所述底层互连结构210受到等离子损伤。
[0060] 具体地，所述介电层300的材料为含有孔洞的SiOCH，因此所述湿法刻蚀工艺所采用的刻蚀溶液为氢氟酸溶液。
[0061] 需要说明的是，所述氢氟酸溶液的体积百分比浓度不宜过小，也不宜过大。如果所述氢氟酸溶液的体积百分比浓度过小，则容易降低对所述互连开口305侧壁的刻蚀速率，从而导致改善底切缺陷的效果变差，或者，为了保障对所述底切缺陷的改善效果，相应会增加所述湿法刻蚀工艺的工艺时间，从而导致制造效率的下降；如果所述氢氟酸溶液的体积百分比浓度过大，则容易降低所述湿法刻蚀工艺的工艺稳定性，还容易降低所述通孔302底部的宽度尺寸均一性。为此，本实施例中，所述氢氟酸溶液的体积百分比浓度为1:3000至1:200。其中，所述氢氟酸溶液的体积百分比浓度指的是氢氟酸和去离子水的体积比。
[0062] 还需要说明的是，所述湿法刻蚀工艺的工艺时间不宜过短，也不宜过长。如果所述湿法刻蚀工艺的工艺时间过短，则容易导致改善底切缺陷的效果变差，不利于消除所述界面位置处形成空洞303；如果所述湿法刻蚀工艺的工艺时间过长，则容易导致所述通孔302底部的宽度尺寸过大，所述互连开口305底部露出所述底层介电层200的概率相应变高，反而会增加工艺风险，不利于器件的电学性能和可靠性的改善。为此，本实施例中，所述湿法刻蚀工艺的工艺时间为10秒至2分钟。
[0063] 在其他实施例中，还可以通过干法刻蚀工艺，对所述互连开口的侧壁进行所述横向刻蚀处理。干法刻蚀工艺具有各向异性刻蚀的特性，因此通过选取干法刻蚀工艺，有利于减小所述横向刻蚀处理对所述沟槽底部的介电层的损耗。
[0064] 本实施例中，经所述横向刻蚀处理后，所述互连开口305底部的宽度尺寸为22nm至90nm。
[0065] 结合参考图8和图9，在所述横向刻蚀处理后，向所述互连开口305(如图8所示)内填充导电材料，形成与所述底层互连结构210电连接的互连结构320(如图9所示)。
[0066] 所述互连结构320与所述底层互连结构210实现电连接，从而实现器件之间的电连接，所述互连结构320还用于与外部电路或其他金属层实现电连接。
[0067] 本实施例中，为了减小器件的RC延迟、提高器件的抗电迁移能力，所述互连结构320的材料为Cu。在其他实施例中，根据实际工艺需求，所述互连结构的材料还可以为Al或W。
[0068] 具体地，形成所述互连结构320的步骤包括：采用物理气相沉积(physical vapor deposition，PVD)工艺，在所述沟槽301的底部和侧壁、以及所述通孔302的底部和侧壁形成籽晶层(seed layer)(图未示)，所述籽晶层还覆盖所述介电层300的顶部；形成所述籽晶层后，采用电化学镀工艺向所述互连开口305内填充导电材料，所述导电材料还覆盖所述介电层300顶部；对所述导电材料和籽晶层进行平坦化处理，去除高于所述介电层300顶部的导电材料和籽晶层，保留所述互连开口305内的导电材料用于作为所述互连结构320(如图9所示)。
[0069] 本实施例中，所述互连结构320的材料为Cu，所述籽晶层的材料相应为Cu。
[0070] 需要说明的是，通过前述的横向刻蚀处理，有利于消除所述互连开口305底部两侧的介电层300与底层互连结构210的界面位置处的空洞303(如图6中虚线圈所示)，从而提高了所述籽晶层在所述互连开口305内的形成质量和覆盖效果，进而提高了所述导电材料在所述互连开口305内的填充效果。
[0071] 还需要说明的是，如图8所示，对所述互连开口305的侧壁进行横向刻蚀处理后，形成所述籽晶层之前，还包括：在所述互连开口305的底部和侧壁上形成阻挡层310。
[0072] 通过所述阻挡层310，有利于抑制所述导电材料中的易扩散原子向所述介电层300内扩散，从而提高器件的性能，此外，所述阻挡层310还能有效提高所述导电材料和所述介电层300之间的粘结力。
[0073] 所述阻挡层310的材料为TaN、Ta、TiN和WN中的一种或多种，即所述阻挡层310可以为单层结构或叠层结构。
[0074] 具体地，形成所述阻挡层310后，所述阻挡层310保形覆盖所述沟槽301的底部和侧壁、所述通孔302的底部和侧壁、以及所述介电层300的顶部。
[0076] 相应的，对所述导电材料和籽晶层进行平坦化处理的过程中，还会对所述阻挡层310进行平坦化处理，从而去除位于所述介电层300顶部的阻挡层310。
[0077] 所述阻挡层310的厚度不宜过小，也不宜过大。如果所述阻挡层310的厚度过小，则难以抑制所述导电材料中的易扩散原子向所述介电层300内扩散，不利于器件性能的改善；如果所述阻挡层310的厚度过大，则容易影响所述导电材料在所述互连开口305内的填充效果，且还会影响所述互连结构320(如图9所示)的尺寸，反而容易降低所述互连结构320的性能。为此，本实施例中，所述阻挡层310的厚度为1nm至8nm。
[0078] 相应的，本发明实施例还提供一种半导体结构。参考图9，示出了本发明半导体结构一实施例的结构示意图。
[0079] 所述半导体结构包括：基底100，所述基底100上形成有至少一个底层互连结构210；介电层300，位于所述基底100上且覆盖所述底层互连结构210；互连开口305(如图7所示)，位于所述介电层300内且露出所述底层互连结构210，所述互连开口305的侧壁经历过横向刻蚀处理；互连结构320，位于所述互连开口305内且与所述底层互连结构210电连接。
[0080] 所述基底100为所述半导体结构的形成工艺提供工艺操作基础。
[0081] 本实施例中，根据实际工艺情况，所述基底100内可以形成有功能结构，例如：所述基底100内可以形成有MOS场效应晶体管等半导体器件，还可以形成有电阻结构等。在其他实施例中，所述基底内还可以形成有至少一层层间金属结构，所述层间金属结构可以与所述底层互连结构210的结构相同。
[0082] 所述底层互连结构210用于与待形成的互连结构实现电连接，也可用于与外部电路或其他金属层实现电连接。
[0083] 本实施例中，以所述底层互连结构210为第一层间金属结构进行说明。
[0084] 在其他实施例中，当所述基底内形成有层间金属结构时，所述底层互连结构还用于与所述基底内的层间金属结构实现电连接。例如：当所述基底内形成有第一层间金属结构时，则所述底层互连结构相应为第二层间金属结构。
[0085] 本实施例中，所述底层互连结构210的材料为Cu。Cu的电阻率较低，因此有利于减小器件的RC延迟，而且Cu具有优良的抗电迁移能力。在其他实施例中，根据实际工艺需求，所述底层互连结构的材料还可以为Al或W。
[0086] 本实施例中，所述半导体结构还包括：位于所述基底100上的底层介电层200。其中，所述底层互连结构210位于所述底层介电层200内，且所述底层互连结构210顶部与所述底层介电层200顶部齐平。
[0087] 所述底层介电层200用于使所述底层互连结构210之间相互绝缘。本实施例中，所述底层介电层200的材料具有多孔结构，所述具有多孔结构的材料为低k介质材料(低k介质材料指相对介电常数大于或等于2.6、且小于或等于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)，从而可以有效地降低所述底层互连结构210之间的寄生电容，进而减小器件的RC延迟。
[0088] 所述底层介电层200的材料可以是SiOH、SiOCH、FSG、BSG、PSG、BPSG、氢化硅倍半氧烷或甲基硅倍半氧烷。本实施例中，所述底层介电层200的材料为超低k介质材料，所述超低k介质材料为含有孔洞的SiOCH。
[0089] 所述介电层300用于使所述互连结构320之间相互绝缘，也用于为所述互连结构320的形成提供工艺平台。
[0090] 为了减小器件的RC延迟，所述介电层300的材料可以为低k介质材料或超低k介质材料。本实施例中，所述介电层300的材料为含有孔洞的SiOCH。对所述介电层300的具体描述，可参考前述对所述底层介电层200的相应描述，在此不再赘述。
[0091] 本实施例中，所述介电层300内形成有露出所述底层互连结构210的互连开口305。其中，所述互连开口305用于为所述互连结构320的形成提供空间位置，且所述互连开口305露出所述底层互连结构210，从而实现所述互连结构320与所述底层互连结构210的电连接。
[0092] 所述互连开口350可以为沟槽、通孔或两者的组合。本实施例中，通过双大马士革工艺形成所述互连开口350。因此，所述互连开口350包括相贯通的沟槽301(如图7所示)和通孔302(如图7所示)，所述沟槽301底部和所述通孔302顶部相连通，且所述沟槽301底部的宽度尺寸大于所述通孔302顶部的宽度尺寸。
[0093] 需要说明的是，在形成所述互连开口305的工艺过程中，所述介电层300顶部形成有图形化的硬掩膜层，所述硬掩膜层用于作为形成所述互连开口305的刻蚀掩膜；此外，在形成所述互连开口305后，还包括采用湿法刻蚀工艺，对所述互连开口305进行清洗处理并去除所述硬掩膜层。其中，所述湿法刻蚀工艺容易对所述互连开口305露出的底层互连结构210造成一定的损耗，且由于湿法刻蚀工艺具有各向同性刻蚀的特性，因此所述湿法刻蚀工艺还会沿垂直于所述通孔302侧壁的方向对所述通孔302底部的底层互连结构210进行横向刻蚀，从而导致所述通孔302底部两侧的介电层300与底层互连结构210的界面之间出现底切缺陷，即在所述通孔302底部两侧的介电层300与底层互连结构210的界面位置处形成空洞。
[0094] 本实施例中，由于所述互连开口305的侧壁经历过横向刻蚀处理，因此通过所述横向刻蚀处理，增大了所述互连开口305底部的宽度尺寸，使所述互连开口305露出更多底层互连结构210，以改善所述互连开口305底部两侧的介电层300与底层互连结构210的界面之间的底切缺陷，即有利于消除所述界面位置处的空洞，从而提高所述互连结构320的材料在所述互连开口305内的填充效果，相应降低了所述互连结构320出现金属空洞缺陷的概率，进而提高器件的电学性能和可靠性。
[0095] 需要说明的是，所述互连开口305底部的宽度尺寸不宜过小，也不宜过大。如果所述互连开口305底部的宽度尺寸过小，则所述互连开口305难以露出足够的底层互连结构210，相应难以改善所述互连开口305底部两侧的介电层300与底层互连结构210的界面之间的底切缺陷，所述界面位置处仍可能形成有空洞；如果所述互连开口305底部的宽度尺寸过大，虽然能够显著改善所述底切缺陷，但所述互连开口305底部露出所述底层介电层200的概率相应变高，也会增加工艺风险，不利于器件的电学性能和可靠性的改善。为此，本实施例中，所述互连开口305底部的宽度尺寸为22nm至90nm。
[0096] 本实施例中，所述互连开口350包括相贯通的沟槽301和通孔302，因此所述互连开口305底部的宽度尺寸即为所述通孔302底部的宽度尺寸。
[0097] 所述互连结构320与所述底层互连结构210实现电连接，从而实现器件之间的电连接，所述互连结构320还用于与外部电路或其他金属层实现电连接。
[0098] 本实施例中，为了减小器件的RC延迟、提高器件的抗电迁移能力，所述互连结构320的材料为Cu。在其他实施例中，根据实际工艺需求，所述互连结构的材料还可以为Al或W。
[0099] 需要说明的是，所述半导体结构还包括：阻挡层310，位于所述互连结构320和介电层300之间、以及所述互连结构320和底层互连结构210之间。
[0100] 在形成所述互连结构320的过程中，所述阻挡层310能够抑制所采用导电材料中的易扩散原子向所述介电层300内扩散，从而提高器件的性能，此外，所述阻挡层310还能有效提高所述导电材料和所述介电层300之间的粘结力。
[0101] 所述阻挡层310的材料为TaN、Ta、TiN和WN中的一种或多种，即所述阻挡层310可以为单层结构或叠层结构。
[0102] 所述阻挡层310的厚度不宜过小，也不宜过大。如果所述阻挡层310的厚度过小，则难以抑制所述导电材料中的易扩散原子向所述介电层300内扩散，不利于器件性能的改善；如果所述阻挡层310的厚度过大，则容易影响所述导电材料在所述互连开口305内的填充效果，且还会影响所述互连结构320的尺寸，反而容易降低所述互连结构320的性能。为此，本实施例中，所述阻挡层310的厚度为1nm至8nm。
[0103] 本实施例所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
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