在DVB-T2接收机中执行二进制数据流的时域去交织的装置
阅读：1014发布：2020-05-11
专利汇可以提供在DVB-T2接收机中执行二进制数据流的时域去交织的装置专利检索，专利查询，专利分析的服务。并且本 发明 提供了一种用于在DVB-T2接收机中执行二进制数据流的时域去交织的装置。所述装置包括映射设备和 半导体 存储器 。所述映射设备包括：输入 接口 ，用于接收二进制数据流；输出接口，用于输出二进制数据流的去交织实例；行映射器，分别与输入接口和半导体存储器连接，用于将通过二进制数据流接收的数据分组为半导体存储器的写命令；以及行去交织器，分别与半导体存储器和输出接口连接，用于将通过读命令从半导体存储器取回的去交织数据传输到输出接口。所述半导体存储器是SDRAM，每个写命令是用于SDRAM行的至少一部分的SDRAM写命令，并且计算每个SDRAM写命令，使得以SDRAM迸发模式写入和读出去交织的数据。通过提供行映射器，该行映射器在接收到的数据流存储在外部存储器中之前发挥作用，由此可以得到一个数据排序，其允许以降低的带宽取回去交织数据，特别是通过在SDRAM存储器上使用迸发读取操作。，下面是在DVB-T2接收机中执行二进制数据流的时域去交织的装置专利的具体信息内容。
1.一种用于执行二进制数据流的时域去交织的装置，其特征在于，所述装置包括映射设备和半导体存储器；
所述映射设备包括：
输入接口，用于接收所述二进制数据流；
输出接口，用于输出所述二进制数据流的去交织实例；
行映射器，分别与所述输入接口和所述半导体存储器连接，用于将通过所述二进制数据流接收的数据分组为所述半导体存储器的写命令；以及
行去交织器，分别与所述半导体存储器和所述输出接口连接，用于将通过读命令从所述半导体存储器取回的去交织数据传输到所述输出接口；
其中，所述半导体存储器是同步动态随机存取存储器SDRAM，每个写命令是用于SDRAM行的至少一部分的SDRAM写命令，并且计算每个SDRAM写命令，使得以SDRAM迸发模式写入和读出去交织的数据。
2.根据权利要求1所述的装置，其特征在于，所述输出接口与前向纠错FEC映射器相连接。
3.根据权利要求2所述的装置，其特征在于，使用用于迸发读取的所述FEC映射器缓存每个SDRAM读命令。
4.根据权利要求1-3中任一项所述的装置，其特征在于，所述映射设备包括两个SRAM存储器，并且所述映射设备用于在各自SRAM存储器中迭代地为每个写命令生成一个写地址以及为每个读命令生成一个读地址。
5.根据权利要求1-3中任一项所述的装置，其特征在于，所述去交织是基于SDRAM行而不是基于时域去交织TDI单元来执行的。
6.根据权利要求1-3中任一项所述的装置，其特征在于，所述行映射器用于执行从TDI单元到SDRAM行的映射，并且缓存SDRAM迸发写入的SDRAM写入访问命令。
7.一种数字视频广播-第二代地面DVB-T2接收机，其特征在于，包括根据权利要求1-6中任一项所述的装置。
在DVB-T2接收机中执行二进制数据流的时域去交织的装置
技术领域
背景技术
[0002] 许多电信标准要求传输的数据流在发送器处交织，在接收机处去交织，以便提高前向纠错(FEC)机制抵抗迸发噪声的能力。DVB-T2发送器或DVB-T2接收机也是如此。考虑到用于实现去交织处理的大量存储器访问，相关技术中提供的去交织装置在片上静态随机存取存储器(SRAM) 上操作。
[0003] 目前还没有提供一种与基于SRAM的实现具有相同性能的去交织装置，而不依赖于昂贵的SRAM存储器。
发明内容
[0004] 在本发明的实施例中，提供了一种用于在DVB-T2接收机中执行二进制数据流的时域去交织的装置，并且该装置包括映射设备和半导体存储器。映射设备包括：输入接口，用于接收二进制数据流；输出接口，用于输出二进制数据流的去交织实例；行映射器，分别与输入接口和半导体存储器连接，用于将通过二进制数据流接收的数据分组为半导体存储器的写命令；以及行去交织器，分别与半导体存储器和输出接口连接，用于将通过读命令从半导体存储器取回的去交织数据传输到输出接口。半导体存储器是同步动态随机存取存储器SDRAM，每个写命令是用于SDRAM行的至少一部分的SDRAM写命令，并且计算每个SDRAM写命令，使得以 SDRAM迸发模式写入和读出去交织的数据。
[0005] 在相关技术中，由于SDRAM的带宽限制，SDRAM没有用于去交织器。由于速度较低、读写访问开销、SDRAM的读写I/O共享等原因， SDRAM的带宽约为SRAM带宽的1/8。本发明的一个优点是，允许使用 SDRAM作为去交织器的存储器，而不是在相关技术中使用的更昂贵的片上SRAM。发明人已经发现，在去交织的相关技术中提供的乒乓方法需要 19.126Mbits的存储器，然而，根据本发明的实现可以采用9.625Mbits的存储器来实现，因此允许使用16Mbits的SDRAM，这将降低去交织器存储器的成本80％。
[0006] 本发明尤其基于发明人的见解，即，通过提供在接收到的数据流存储在外部存储器中之前对接收到的数据流进行操作的行映射器，可以实现允许以降低的带宽取回去交织数据的数据排序，特别是通过在SDRAM存储器上使用迸发读取操作。
[0007] 在本发明的可选实施例中，输出接口与FEC映射器相连接。
[0009] 在本发明的可选实施例中，使用用于迸发读取的FEC映射器缓存每个SDRAM读命令。
[0010] 已经观察到，虽然从FEC块读取的单元应该是依次的，但是这些顺序单元的相应的SDRAM行可以是随机的。本实施例基于发明人的见解，即，FEC映射器的缓存可以用于分组和缓存同一SDRAM行的单元读命令，因此我们可以利用迸发命令来执行SDRAM读取访问，以降低带宽要求。因此，相同SDRAM行的单元读命令在FEC映射器中分组并缓存。
[0011] 在本发明的可选实施例中，映射设备包括两个SRAM存储器，并且映射设备用于在各自SRAM存储器中迭代地为每个写命令生成一个写地址以及为每个读命令生成一个读地址。
[0012] 该实施例的优点在于，提供了特别有效地使用所需SRAM存储器，从而进一步降低了整个装置的成本和尺寸。特别地，所需的总存储容量减少了，因为存储空间可以快速回收。
[0013] 在本发明的可选实施例中，去交织是基于SDRAM行而不是基于TDI 单元来执行的。
[0014] 本实施例基于发明人的认识，即尽管时域去交织的单元数量相当大，但是时域去交织的单元可以分组为一行或多行用于去交织的SDRAM，并且去交织是基于SDRAM行而不是基于单元来执行的，因此可以使用 SDRAM。
[0015] 在本发明的可选实施例中，行映射器用于执行从TDI单元到SDRAM 行的映射，并且缓存SDRAM迸发写入的SDRAM写入访问命令。
[0016] 行映射器作为将时域去交织单元到SDRAM行的映射器。迸发写入步骤可能不覆盖整个SDRAM行，但可能覆盖SDRAM行的一部分。通过明智地确定行映射器的尺寸，基于TI块Nfec中的FEC块的数量，可以连续执行SDRAM迸发写入过程。
[0017] 在本发明的另一个实施例中，提供了一种包括如上所述的装置的 DVB-T2接收机。
[0019] 现在将参考附图更详细地描述本发明实施例的这些和其他特征和优点。
[0020] 图1示出了交织器结构；
[0021] 图2示出了去交织器和交织器的交互；
[0022] 图3示出了去交织器的示例性“乒乓”结构；
[0023] 图4示出了去交织器的一块存储器结构；
[0024] 图5示出了时域去交织器的顶层架构；
[0025] 图6示出了根据本发明其中一实施例的去交织器的行映射器；
[0026] 图7示出了去交织序列与FEC块的关系；
[0027] 图8示出了根据本发明其中一实施例的FEC块和SDRAM行存储器之间的概念映射；
[0028] 图9示意性示出了根据本发明其中一实施例的具有两个缓存器的行去交织器；
[0029] 图10示出了根据本发明其中一实施例的典型元件图序列；
[0030] 图11示出了根据本发明其中一实施例的FEC映射器结构。
具体实施方式
[0031] 定义
[0032] 16-QAM：16进制正交调幅
[0033] 256-QAM：256进制正交调幅
[0034] 64-QAM：64进制正交调幅
[0035] QPSK：四进制相移键控
[0036] DVB T2：数字视频广播-第二代地面广播
[0037] OFDM：正交频分复用
[0038] LDPC：低密度奇偶校验码
[0039] FEC：前向纠错
[0040] TI：时域交织
[0041] TDI：时域去交织
[0042] FEC块：携带一个LDPC FECFRAME的所有比特的一组Ncells OFDM 单元[0043] FECFRAME：来自一个LDPC编码操作的一组Nldpc(16200或64800) 位[0044] OFDM单元：在一个OFDM符号(例如，单个星座点)期间，一个 OFDM载波的调制值[0045] TI块：在执行时域交织的一组单元，其对应于时域交织器存储器的一次使用[0046] PLP：物理层管道
[0047] 数据PLP：1型或2型PLP
[0049] SDRAM：同步动态随机存取存储器，包括SDR(单数据速率)和DDR(双数据速率)SDRAM
[0050] SRAM：静态随机存取存储器
[0051] DDR：双数据速率
[0052] 符号和缩写
[0053] Nldpc：FEC帧的位数应该是16400或64800
[0054] Ncells：FEC块的单元数量(表1)
[0055] Nfec：TI块中的FEC块的数量
[0056] Nr：时域交织器中的行数
[0057] Nc：时域交织器中的列数
[0058] TDI_W：去交织器单元数据的位宽(在公开的实施例中为18)
[0059] rowceil：FEC块的SDRAM行数上限
[0060] 本发明的至少一些实施例涉及一种使用SDRAM(例如，16兆位 SDRAM)实现DVB-T2时域去交织的新方法。一个可选的实施例需要大约13Mbits的SDRAM和小于300kbits的SRAM。在该方案中，由于使用了SDRAM进发读和进发写，所以SDRAM的带宽要求很小。SDRAM时钟可以设置为相对较低的70MHz速度。此外，由于SDRAM中剩余的带宽和额外内存很小，所以在同一方案中可以包括DVB-T2标准中指定的额外去抖动缓存。
[0061] 在典型的无线通信系统中，在发射机侧提供TI，在接收机侧提供TDI，以处理迸发噪声干扰。图1示出了DVB-T2系统中的时域交织器的结构。
[0062] TDI的基本元件是TDI块，这是一个矩形，长度为Nr，宽度为Nc。 TDI块的总单元数应为Nr*Nc。TI的过程是逐列写入输入单元，然后逐行读取输出单元。
[0063] 可以看出，实现TDI过程的最简单方法是在交织器中读取矩形TDI 块时写入矩形TDI块，然后在交织器中写入矩形TDI块时读取矩形TDI 块。这导致了图2所示的级联图。
[0064] 图1和图2中用于时域交织写序列(即，TIwsequence)和时域交织读序列(即，TIrsequence)的方案可以分别在公式(1)和(2)中概述：
[0065] TIwsequence＝row+column*Nr (1)
[0066] TIrsequence＝row*Nc+column (2)
[0067] 可以从以下公式中导出行和列：
[0068] row＝mod(TIwsequence，Nr) (3)
[0069]
[0070] TDI过程与TI过程完全相反，遵循以下公式：
[0071] TDIwsequence＝TIrsequence＝row*Nc+column (5)
[0072] TDIrsequence＝TIwsequence＝row+column*Nr (6)
[0073] 可以从以下公式中导出行和列：
[0074] row＝floor(TDIwsequence，Nc)＝mod(TDIrsequence，Nr) (7)[0075] column＝mod(TDIwsequence，Nc)＝floor(TDIrsequence，Nr) (8)[0076] 从等式(5)、(6)、(7)和(8)中，可以导出以下表达式：
[0077] TDIrsequence＝floor(TDIwsequence，Nc)+mod(TDIwsequence，Nc)*Nr (9)[0078] 或者相反：
[0079] TDIwsequence＝mod(TDIrsequence，Nr)*Nc+floor(TDIrsequence，Nr) (10)[0080] 如下表1和表2所示，DVB-T2 TDI的参数与两个关键的DVB-T2参数相关，即LDPC块长度(Nldpc)和调制模式(Mod_type)。当确定Nldpc和Mod_type时，完全确定每个LDPC块的单元数(Ncells)和行数(Nr)。
[0081] 表1
[0082]
[0083] DVB-T2规范的另一关键参数是最大TI块深度，定义为 219+215＝557056。根据以下公式可以计算最大值Nc：
[0084] Nfec＊Ncells＝Nr*Nc (11)
[0085] 从上述表1可以看出，Ncells＝5*Nr，使得Nfec＝Nc/5。由此可以看出总共有七种Nr模式。第一行和第八行具有相同的模式。
[0086] 表2
[0087]Nr Nc的最大值 Nfec的最大值
1620 343 69
2160 257 52
3240 171 35
6480 85 17
405 1376 276
540 1031 207
810 688 138
1620(与第1行相同) 343 69
1620 343 69
2160 257 52
3240 171 35
6480 85 17
405 1376 276
540 1031 207
810 688 138
1620(与第1行相同) 343 69
[0088] 实现去交织器最简单的方法是使用两个SRAM存储器和一个“乒乓”操作。一个“乒”存储器用于存储输入的TDI块，而另一“乓”存储器用于读取现有的TDI块。乒存储器的读写地址序列与乓存储器的读写地址序列相似。
[0089] 假设写序列是依次的，读序列可以由等式(9)导出。并且当读取序列依次进行时，可以使用等式(10)。该方案也可以使用SRAM来实现，如图3所示。
[0090] 然而，发明人发现这种方案不是最佳的，因为需要两个存储器，这将需要(219+215)*TDI_W*2比特的存储器(大约19.125Mbits)。
[0091] “第二代数字地面电视广播系统(DVB-T2)实施指南”(草案ETSI TR 102 831 3 V0.10.00，2009-11；下文称为“A133实现”)描述了一种更高效的存储器实现，其中，对于每个TDI块，根据地址发生器产生的寻址序列，一次从去交织器存储器中读出一个数据单元。对于读出的每个单元，输入端的新单元写入存储器的同一地址，因为该存储器位置上存储的数据单元刚被读取输出单元清除。该过程如图4所示。
[0092] 该方案在所需的存储容量方面更有效，并且只需要(219+215)* TDI_W，或者理论上只需要大约9.5625Mbits的存储器。实际上，实际需要的SRAM可能大于9.5625Mbits，其原因在于未使用的列需要余量。发明人发现，当考虑到片内SRAM与外部SDRAM相比的价格时，这种解决方案仍然不能令人满意。然而，在该方案中使用的SRAM不能简单地直接用SDRAM代替，因为读和写地址是随机的，并且将需要巨大的 SDRAM带宽，而SDRAM的带宽远小于SRAM的带宽。
[0093] 然而，SDRAM具有支持连续进发读写的特性，可以在一次进发访问中访问1、2、4、8个数据或一整页。当执行进发读或写时，列地址可以是随机的。
[0094] 因此，在一次SDRAM操作中，只能读取或写入16位TDI单元，由于SDRAM的特性，这可能需要多达6个周期。考虑到TDI单元的吞吐量约为8Mcell/s，带宽需求可能约为每秒96M单元接入。还考虑到一个TDI 单元的宽度为18位，而SDRAM的数据总线为16位，因此，在SDRAM 中实现该方案变得极具挑战性。
[0095] 读或写地址的随机性可以从以下公式中看出：
[0096] 对于第一次迭代，根据公式(9)：
[0097] TDIrsequence＝floor(TDIwsequence，Nc)+mod(TDIwsequence，Nc)*Nr[0098] 对于第二次迭代，TDI的写序列可以是第一次迭代的读序列，并且不是依次的。TDI的读序列可以是写序列的置换，也可以不是依次的。
[0100] 在本发明的可选实施例中，可以在迸发8的4次写访问和迸发4的1 次写访问中将32个18位TDI单元写入到SDRAM中，这需要4*(8+5) +(4+5)＝61个周期(数字5是SDRAM传输的开销)。这允许SDRAM 实现，同时留出空间与其他逻辑共享存储器。
[0101] 总的来说，TDI装置由三个组件组成：行映射器、行去交织器和FEC 映射器。这些块之间的数据流如图5所示。当接收到待去交织的数据时，接收到的数据可以发送到行映射器，该行映射器一起收集一行中的相关数据，然后，该数据写入一行SDRAM。接下来，应用行去交织器。最后，以迸发读取模式从SDRAM行读取数据，并打包到FEC块。
[0102] 与A133实现相反，本发明的可选实施例使用FEC块或几个SDRAM 行作为TDI的基本元件。元件之间的读和写操作可以类似于A133实现中描述的方式，使得由TDI读操作释放的元件可以被TDI写操作立即使用。然而，在TDI元件中，单元序列重新排列，使得从SDRAM的迸发读访问和到SDRAM的迸发写访问成为可能。
[0103] 行映射器是将TDI块中的相关单元映射到专用SDRAM行的装置。行映射器具有输入缓存和相关的控制逻辑。图6示出了根据本发明其中一实施例的去交织器的行映射器的结构。
[0104] 输入缓存(IBUF)是276x(16*21)位SRAM(由公共和数据PLP 共享)。数字276是最大FEC块号。数字16对应于SDRAM总线宽度。这21个字可以用于存储足够的数据用于SDRAM迸发。
[0105] 因为在当前公开的设计中，TDI_W为18，其大于16的SDRAM数据总线宽度，所以21个字分成12个整数部分(以存储TDI_W的16位LSB) 以及9个分数部分，以存储TDI_W的2MSB。当整数部分或分数部分的长度大于迸发长度时，控制逻辑简单地向SDRAM发送整数部分或分数部分。
[0106] 可以看出，TI块中的单元可以由输入缓存来缓存，并转换成不同的 SDRAM行。如图2所示，当逐行写入TDI单元时，可以逐列读取TDI 单元。一列将Nr行，可以除以Ncells。因此，对于每个FEC块，数据等于 列，如图7所示。
[0107] 如上所述，TI块单元可以被映射到SDRAM行。然而，FEC块的Ncells远远大于SDRAM行所能容纳的。SDRAM行可以包含256*16位，而这些位又可以包含224*TDI_W或224个TDI单元。从上面提供的表1和表 2可以看出，总共有七种Nr模式。
[0108] 对于每种模式，可以计算FEC块所需的SDRAM行数，将其与最大 FEC块数相乘，得到最大必需的SDRAM行数。结果如下表3所示：
[0109] 表3
[0110]
[0111] 增加一些边缘是有利的。因此，可以使用(NFEC+6)rowceil的示例值，因此当Ncells是32400时，最多占据(17+6)*145＝3335个SDRAM行。对于Ncells不等于32400的任何模式，可以简单地跳过未使用的行。理论上，对于输入单元，可以确定哪个FEC属于(fec_index)以及哪一行在FEC (row_index)中。以下公式计算单元的最终SDRAM行索引：
[0112] sd_row_index＝(fec_index+(max_fec_blocks-cur_fec_blocks))＊row_number+ row_index (13)
[0113] 图8中示出了示例性的概念性SDRAM存储器。实际上，对于去交织序列，sd_row_index可能不是固定的，并且fec_index和row_index可能随时间而变化。
[0114] 以数据PLP为例，图9示出了示例性的行去交织器结构。行去交织器的基本思想是将行映射到由UNIT_MAP生成的去交织器序列。 UNIT_MAP是增量阶梯为rowceil的计数器，当UNIT_MAP超过最大行数时，将以(rowceil*NFEC最大值)-1舍入。假设rowceil＝145，NFEC的最大值是17，则SDRAM的最大行数是3335，这将产生图10所示的UNIT_MAP 序列。
[0115] 图11示出了示例性FEC映射器结构。该FEC映射器有三个缓存，即一个1160×24位命令缓存和另外两个4050x16位数据缓存。当输出FEC 块数据时，单元去交织地址发生器启动。单元去交织地址发生器将提供最终读地址以及与最终读地址相关的FEC块中的单元的SDRAM行地址。然后将这两个地址存储到命令缓存中，当任何一行至少有八个地址并且满足SDRAM的迸发要求时，将执行SDRAM读取，从SDRAM读取的八个数据可以写入整数缓存或分数缓存。
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