频率解交错与时间解交错电路与方法以及数字电视的接收
电路
技术领域
[0001] 本
发明是关于
频率解交错与时间解交错电路与方法以及数字电视的接收电路，尤其是关于同时支持多种数字视频标准的频率解交错与时间解交错电路与方法以及数字电视的接收电路。
背景技术
[0002] 现今的数字电视有多种标准，诸如DVB-T(Digital Video Broadcasting-Terrestrial，地面
数字视频广播)、DVB-C2(Digital Video Broadcasting-Cable2，第二代有线数字视频广播)、DVB-T2(Digital Video Broadcasting-Terrestrial2，第二代地面数字视频广播)、DTMB(Digital Terrestrial Multimedia Broadcast，数字地面多媒体广播)以及ISDB-T(Integrated Services Digital Broadcasting-Terrestrial，地面综合服务数字广播)等等，各个标准有各自盛行的地区。上述的标准中，DVB-C2、DVB-T2、DTMB以及ISDB-T利用频率交错与解交错运算(frequency interleaving and de-interleaving)以及时间交错与解交错运算(time interleaving and de-interleaving)来尽可能降低传输过程中各种干扰对传输数据的影响。请参阅图1，其是已知数字电视频
信号接收端的功能方
块图。数字电视的信号接收端100主要包含前端电路110、频率解交错电路120、时间解交错电路130、去映射(de-mapping)电路140以及解码电路150等元件。
输入信号通常是调制过后的信号，例如是基于
正交分频多工(orthogonal frequency division multiplexing,OFDM)的正交振幅调制(quadrature amplitude modulation,QAM)信号。前端电路110对输入信号进行快速傅立叶转换(Fast Fourier Transform,FFT)、通道估测(channel estimation)、均衡(equalizing)及
信噪比(signal to noise ratio,SNR)估测等处理后，输出的交错信号包含两个正交的分量(I、Q)及信噪比(signal to noise ratio,SNR)或是通道状态讯息(channel state information,CSI)等资讯。之后经由频率解交错电路120及时间解交错电路130的解交错运算后，使该些资讯以正确的顺序重新排列，再经过去映射电路140的运算后还原成位元资讯，最后经由解码电路150的运算(例如低
密度奇偶检查(Low-density parity-check,LDPC)或维特比(Viterbi)解码运算)后得到传输数据。请注意，上述的DVB-T2标准还包含单元交错与解交错运算(cell interleaving and de-interleaving)，所以当信号接收端100应用于DVB-T2时，另外包含单元解交错电路。
[0003] 时间交错与解交错运算主要包含回旋(convolutional)及行列(row-column)两种运算概念，上述的ISDB-T标准及DTMB标准利用回旋的运算概念，而DVB-T2标准及DVB-C2标准利用行列的运算概念；另一方面，频率交错与解交错运算同样也包含两种主要的运算概念，分别是查表(loop-up table)与置换(permutation)，上述的ISDB-T标准利用查表的运算概念，而DTMB、DVB-T2及DVB-C2等标准利用置换的运算概念。无论是频率解交错运算或是时间解交错运算，基本上都需要一个
存储器(例如静态
随机存取存储器或先进先出存储器)来暂存资讯，藉由将资讯依照特定的规则写入及读出存储器，以还原该资讯的顺序。然而，即使是利用相同的运算概念，实作上仍有些细节的变化。例如虽然DVB-T2标准及DVB-C2标准在时间交错与解交错运算上皆使用行列的运算概念，但事实上DVB-C2为一种扭转(twisted)式的行列运算概念。综上所述，各种标准的信号接收端100皆需要存储器来完成频率及时间解交错运算，即使信号接收端100可以支持多种标准，但若每种标准使用一套独立的频率解交错运算与时间解交错运算的电路，将造成存储器的浪费。
发明内容
[0004] 鉴于先前技术的不足，本发明的一个目的在于提供一种频率解交错与时间解交错电路与方法以及数字电视的接收电路，以同时支持多种数字视频标准，并节省存储器的使用。
[0005] 本发明揭示了一种频率解交错与时间解交错电路，利用一第一存储器及一第二存储器对一交错信号进行频率解交错运算及时间解交错运算，适用于多种数字视频标准，包含：一频率解交错控
制模块，用来依据一设定值产生一第一存取指标；一时间解交错
控制模块，用来依据该设定值产生一第二存取指标；一第一地址产生单元，用来依据该第一存取指标产生一第一存取地址；以及一第二地址产生单元，用来依据该第二存取指标产生一第二存取地址；其中该设定值对应该交错信号的数字视频标准；其中该第一存储器依据该第一存取地址存取该频率解交错运算的暂存数据；而该第二存储器依据该第二存取地址存取该时间解交错运算的暂存数据。
[0006] 本发明另揭示了一种数字电视的接收电路，用来处理一数字电
视频信号以产生一传输数据，包含：一前端电路，用来处理该数字电视频信号以产生一交错信号；一设定单元，提供与该数字电视频信号的数字视频标准相关的一设定值；一频率解交错与时间解交错电路，用来依据该设定值选择对应不同数字视频标准的频率解交错运算及时间解交错运算，并且处理该交错信号以产生一解交错信号；一正交振幅调制去映射电路，用来去映射该解交错信号以产生一去映射信号；以及一
解码器，用来解码该去映射信号以产生该传输数据。
[0007] 本发明另揭示了一种适用于多种数字视频标准的频率解交错与时间解交错方法，利用一第一存储器及一第二存储器对一交错信号进行频率解交错运算及时间解交错运算，包含：依据一设定值产生一第一存取指标；依据该第一存取指标产生一第一存取地址；依据该第一存取地址将该交错信号存取于该第一存储器，以完成频率解交错运算；依据该设定值产生一第二存取指标；依据该第二存取指标产生一第二存取地址；以及依据该第二存取地址将完成频率解交错运算的该交错信号存取于该第二存储器，以完成时间解交错运算；其中该设定值对应该交错信号的数字视频标准。
[0008] 本发明的频率解交错与时间解交错电路与方法以及数字电视的接收电路能够支持多种数字视频标准而共用同一存储器来完成频率解交错运算或时间解交错运算，以节省电路成本。
[0009] 有关本发明的特征、实作与功效，兹配合
附图作较佳
实施例详细说明如下。
附图说明
[0010] 图1为已知数字电视频信号接收端的功能方块图；
[0011] 图2为本发明数字电视频信号接收端的功能方块图；
[0012] 图3为本发明频率解交错与时间解交错电路220的详细的功能方块图；
[0013] 图4A及图4B分别为行列运算单元384针对DVB-C2标准的信号执行行列运算时的存储器配置及存储器的读取顺序的示意图；
[0014] 图5为本发明的正交振幅调制去映射电路240的一实施例的功能方块图；
[0015] 图6为本发明的解码电路260的一实施例的功能方块图；
[0016] 图7为本发明的频率解交错与时间解交错方法的一实施例的
流程图；以及[0017] 图8为以回旋运算方法产生第二写入指标及第二读取指标的流程图。
[0018] 符号说明
[0019] 100、200 数字电视的信号接收端
[0020] 110、210 前端电路
[0021] 120 频率解交错电路
[0022] 130 时间解交错电路
[0023] 140 去映射电路
[0024] 150 解码电路
[0025] 205 设定单元
[0026] 220 频率解交错与时间解交错电路
[0027] 230、510、610 解多工器
[0028] 240 正交振幅调制去映射电路
[0029] 250、560、640 多工器
[0030] 260 解码电路
[0031] 310 频率解交错存储器
[0032] 320 时间解交错存储器
[0033] 330、350 读取地址产生单元
[0034] 340、360 写入地址产生单元
[0035] 370 频率解交错控制模块
[0036] 372 查表运算单元
[0037] 374 置换运算单元
[0038] 380 时间解交错控制模块
[0039] 382 回旋运算单元
[0040] 384 行列运算单元
[0041] 410 第一地址产生器
[0042] 420 第二地址产生器
[0043] 520 DTMB去映射电路
[0044] 530 DVB-C2去映射电路
[0045] 540 DVB-T2去映射电路
[0046] 545 单元解交错电路
[0047] 550 ISDB-T去映射电路
[0048] 620 LDPC解码电路
[0049] 630 维特比解码电路
[0050] S705～S770、S810～S840 步骤
具体实施方式
[0051] 本发明的揭示内容包含频率解交错与时间解交错电路与方法以及数字电视的接收电路，能够节省存储器的使用。该电路与方法可应用于支持多种数字视频标准的数字电视，在实施为可能的前提下，本技术领域具有通常知识者能够依本
说明书的揭示内容来选择等效的元件或步骤来实现本发明，亦即本发明的实施并不限于后叙的实施例。
[0052] 请参阅图2，其是本发明数字电视频信号接收端的功能方块图。数字电视的信号接收端200包含前端电路210，用来处理数字电视频信号。一般而言，DTMB、DVB-C2、DVB-T2、ISDB-T及DVB-T等标准的数字电视频信号，皆必须经过快速傅立叶转换、通道估测、均衡及信噪比估测等处理，所以在前端电路210中，可以以同一组快速傅立叶电路、通道估测电路、均衡器与信噪比估测电路来处理不同标准的数字电视频信号；或是前端电路210亦有可能包含多组上述的电路，共且利用选择单元(例如多工器)依据设定单元205所提供的设定值，选取对应该数字电视频信号的标准的该组电路。对DTMB、DVB-C2、DVB-T2及ISDB-T等四种标准的信号而言，数字电视频信号经前端电路210处理后产生交错信号(interleaved signal)，该交错信号在信号传送端已经至少经过频率交错处理及时间交错处理，其中对DVB-T2的标准来说，还包含单元交错(cell-interleaving)处理。上述的设定值可以依据数字电视的信号接收端200的使用环境来预先设定，例如数字电视的信号接收端200使用于ISDB-T标准的地区时，便将该设定值设定为与ISDB-T标准相关的一代码。设定单元205可以由暂存器实作，但不以此为限。
[0053] 交错信号随后输入至频率解交错与时间解交错电路220。频率解交错与时间解交错电路220依据设定单元205提供的设定值，来选择对应当时数字电视的信号接收端200所接收的数字电视频信号的标准的频率解交错方法及时间解交错方法。请参阅图3，其是本发明频率解交错与时间解交错电路220的详细的功能方块图。频率解交错与时间解交错电路220包含频率解交错存储器310、时间解交错存储器320、第一地址产生器410、第二地址产生器420、频率解交错控制模块370以及时间解交错控制模块380。第一地址产生器410进一步包含读取地址产生单元330及写入地址产生单元340；第二地址产生器420进一步包含读取地址产生单元350及写入地址产生单元360。频率解交错控制模块370进一步包含查表运算单元372以及置换运算单元374；时间解交错控制模块380进一步包含回旋运算单元382以及行列运算单元384。频率解交错控制模块370是依据设定单元205提供的设定值产生一第一存取指标，以控制第一地址产生器410据以产生一第一存取地址。第一存取指标包含控制第一地址产生器410的一读取指标及一写入指标；第一存取地址包含用以存取频率解交错存储器310的一读取地址及一写入地址。时间解交错控制模块380依据该设定值产生一第二存取指标，以控制第二地址产生器420据以产生一第二存取地址。第二存取指标包含控制第二地址产生器420的一读取指标及一写入指标；而第二存取地址包含用以存取时间解交错存储器320的一读取地址及一写入地址。频率解交错存储器310依据第一存取地址存取进行频率解交错运算时的暂存数据；而时间解交错存储器320依据第二存取地址存取进行时间解交错运算时的暂存数据。详细来说，读取地址产生单元330及写入地址产生单元340分别依据频率解交错控制模块370所产生的读取指标及写入指标产生频率解交错存储器310实际的读取地址及写入地址；同样的，读取地址产生单元350及写入地址产生单元360分别依据时间解交错控制模块380所产生的读取指标及写入指标产生时间解交错存储器320实际的读取地址及写入地址。频率解交错控制模块370依据设定值选择查表运算单元372或置换运算单元374来执行频率解交错运算；同理，时间解交错控制模块380也同样依据设定值选择回旋运算单元382或行列运算单元384来执行时间解交错运算。请注意，本发明所称的存取是关联于储存数据至一存储器及/或关联于自一存储器读取数据，并非用来限定对一存储器同时进行储存与读取的操作。
[0054] 频率解交错控制模块370藉由读取地址产生单元330及写入地址产生单元340的搭配，将交错信号的数据依照特定的规则写入及读出频率解交错存储器310，以完成频率解交错运算。举例来说，当设定值指示交错信号为ISDB-T标准时，频率解交错控制模块370选取查表运算单元372来产生读取指标及写入指标，查表运算单元372以查表的方式产生读取指标及写入指标；而当设定值指示交错信号为DTMB、DVB-T2及DVB-C2标准的其中之一时，频率解交错控制模块370选取置换运算单元374来产生读取指标及写入指标，置换运算单元374依据该标准所规范的频率解交错规则产生读取指标及写入指标。以查表为
基础(对应ISDB-T标准)的频率交错与解交错方式以及以置换为基础(对应DTMB、DVB-T2或DVB-C2标准)的频率交错与解交错方式已规范在各自的标准中，而且为本技术领域具有通常知识者所熟知，故不再详述查表运算单元372及置换运算单元374的动作细节。综上所述，频率解交错控制模块370可以依据设定值所指示的信号标准来决定所使用的频率解交错方法，所产生的读取指标及写入指标再分别经由读取地址产生单元330及写入地址产生单元340转换成读取地址及写入地址，因此不同标准的信号可以共用频率解交错存储器310来完成频率解交错运算，使原本对应四种信号标准所需的四个频率解交错存储器简化为单一的频率解交错存储器310，大幅降低对存储器的使用需求。
[0055] 时间解交错控制模块380藉由读取地址产生单元350及写入地址产生单元360的搭配，将交错信号的数据依照特定的规则写入及读出时间解交错存储器320，以完成时间解交错运算。举例来说，当设定值指示交错信号为ISDB-T或DTMB标准时，时间解交错控制模块380选取回旋运算单元382来产生读取指标及写入指标；而当设定值指示交错信号为DVB-T2或DVB-C2标准时，时间解交错控制模块380选取行列运算单元384来产生读取指标及写入指标。以下分别说明回旋运算单元382及行列运算单元384产生读取指标及写入指标的方式。
[0056] 假设回旋运算单元382正处理交错信号的第j个OFDM符号(symbol)的第i个载波(carrier)，则
[0057] 步骤1：设定一分支(Branch)参数b。对ISDB-T标准而言，分支参数b＝i；对DTMB标准而言，分支参数b＝mod(i,52)；
[0058] 步骤2：计算延迟
缓冲器深度(delay buffer depths) 对ISDB-T标准而言，延迟缓冲器深度 其中I＝0,1,2,4,8,16；对DTMB标准而言，延迟缓冲器深度 其中M＝240或720；
[0059] 步骤3：更新缓冲器指标 第j个OFDM符号的第b个分支的缓冲器指标其中 为0；
[0060] 步骤4：产生读取指标 读取地址产生单元350依据此读取指标产生时间解交错存储器320的读取地址，则该地址的数据被读出；
[0061] 步骤5：产生写入指标wptr＝rptr，亦即令写入指标等于读取指标。写入地址产生单元360依据此写入指标产生时间解交错存储器320的写入地址，则频率解交错信号的下一笔数据被写入此地址；
[0062] 步骤6：增加i(即处理下一个载波)，回到步骤1；
[0063] 步骤7：当目前的符号的所有载波皆处理完毕，增加j(即处理下一个符号)，直到所有符号全部处理完毕，透过指标的转移以及在同一指标上先读出旧数据而写入新数据的方式，模拟回旋运算上所用的延迟缓冲存取行为。
[0064] 行列运算单元384执行时间解交错运算时以一个TI区块为单位，每一个TI区块包含NFEC个向前错误校正(forward error correction,以下简称FEC)区块，而每个FEC区块包含Ncell个单元(cell)。在行列运算的方法中，将会用到时间解交错存储器320中的Nr列×Nc栏，其中Nr为Ncell/5，Nc为NFEC×5。一开始，行列运算单元384先产生写入指标，以利将频率解交错信号写入时间解交错存储器320。产生第i个单元的写入指标的流程如下：
[0065] 步骤1：产生栏指标(column index)Ci。DVB-T、DVB-T2及DVB-C2标准的栏指标Ci＝mod(i，Nc)；
[0066] 步骤2：产生列指标(row index)Ri。DVB-T、DVB-T2及DVB-C2标准的列指标Ri＝i div Nc；
[0067] 步骤3：检查目前的单元是否属于数据部分。因为DVB-C2标准与DVB-T2及DVB-T的标准不同，除了信号的数据部分之外，前导(pilot)部分也会进入频率解交错与时间解交错电路220，但进行时间解交错运算时不考虑前导部分，所以对DVB-C2标准的信号而言，如果行列运算单元384判断目前的单元不属于数据部分，则目前所产生的写入指标并不进行写入动作，直至有单元属于数据部分再产生新的写入指标与进行写入动作；然而对DVB-T2及DVB-T标准的信号而言，对每个单元皆产生一个写入指标；
[0068] 步骤4：增加i(即处理下一个单元)，回到步骤1，直到TI区块的所有单元皆处理完毕，再进行下一区块。
[0069] 栏指标Ci及列指标Ri产生后，写入地址产生单元360便可据以产生写入地址，单元便依据该写入地址写入时间解交错存储器320。待整个TI区块的数据(不包含前导部分)都被写入时间解交错存储器320后，行列运算单元384产生读取指标以利将频率解交错信号自时间解交错存储器320读出以完成时间解交错运算。产生第i个单元的读取指标的流程如下：
[0070] 步骤1：产生栏指标Ci。DVB-T标准的栏指标CI＝mod(i，Nc)，DVB-T2标准的栏指标Ci＝i div Nr，DVB-C2标准的栏指标Ci＝mod(i，Nc)；
[0071] 步骤2：产生列指标Ri。DVB-T标准的列指标Ri＝i div Nc，DVB-T2标准的列指标Ri＝mod(i，Nr)，DVB-C2标准的列指标Ri＝mod(mod(Ci，Nr)+i div Nc，Nr；
[0072] 步骤3：增加i(即处理下一个单元)，回到步骤1，直到TI区块的所有单元皆处理完毕，再进行下一区块。
[0073] 有了栏指标Ci及列指标Ri后，读取地址产生单元350便可据以产生读取地址。依照此读取顺序将数据从时间解交错存储器320读出，即可得到完成时间解交错的信号。上述的步骤2中，因为DVB-C2标准所采用的行列运算还包含一个扭转(twist)的分量，其操作细节举例说明如下。请参考图4A及图4B，其分别为行列运算单元384针对DVB-C2标准的信号执行行列运算时的存储器配置及存储器的读取顺序的示意图，此例中Nr＝6，Nc＝7。当i＝0～5，Ci＝i，Ri＝mod(i+0，6)＝i；当i＝6，Ci＝6，Ri＝mod(6+0，6)＝0；当i＝7，Ci＝0，Ri＝mod(0+1，6＝1，以此类推。
[0074] 综上所述，时间解交错控制模块380可以依据设定值所指示的信号标准来决定所使用的时间解交错方法，所产生的读取指标及写入指标再分别经由读取地址产生单元350及写入地址产生单元360转换成读取地址及写入地址，因此不同标准的信号可以共用时间解交错存储器320来完成时间解交错运算，使原本对应四种信号标准所需的四个时间解交错存储器简化为单一的时间解交错存储器320，大幅降低对存储器的使用需求。在图3的实施例中，频率解交错存储器310与时间解交错存储器320是设置于频率解交错与时间解交错电路220的内部，然而，在实施上，频率解交错存储器310与时间解交错存储器320亦可设置于频率解交错与时间解交错电路220的外部，其不影响频率解交错与时间解交错电路220的操作。请注意，对DVB-T标准而言，传送端并未对信号执行任何交错运算，而且因为其调制方式与其他标准不同，所以数字电视频信号经过前端电路210处理后，理论上可以不需要经过频率解交错与时间解交错电路220及正交振幅调制去映射电路240的处理即可由解码电路260进行解码。然而当不需要执行频率解交错及时间解交错运算时，频率解交错与时间解交错电路220中的存储器便闲置。为了妥善利用硬体资源，当数字电视的信号接收端200处理DVB-T标准的信号时，可以利用频率解交错与时间解交错电路220中的存储器作为解码电路
260的缓冲存储器，以提升解码电路260的运算稳定度。也就是说，当数字电视的信号接收端
200处理DVB-T标准的信号时，频率解交错与时间解交错电路220中的存储器作为一般的缓冲器使用，此时频率解交错与时间解交错电路220不需要对数据写入及读出存储器的顺序做任何调整，也就是数据进出存储器前后的顺序不会改变。亦即如前面所述，写入指标与读取指标的栏指标皆为Ci＝mod(i，Nc)，列指标皆为Ri＝i div Nc。因此，在图2中，如果数字电视的信号接收端200正在处理DVB-T标准的信号时，解多工器230依据设定值的指示，将频率解交错与时间解交错电路220的
输出信号输出至多工器250而忽略正交振幅调制去映射电路240，并且多工器250也同样依据设定值的指示选取未经过正交振幅调制去映射电路240的信号输出至解码电路260。
[0075] 请参阅图5，其是本发明的正交振幅调制去映射电路240的一实施例的功能方块图。正交振幅调制去映射电路240包含解多工器510、DTMB去映射电路520、DVB-C2去映射电路530、DVB-T2去映射电路540、单元解交错电路545、ISDB-T去映射电路550以及多工器560。DTMB去映射电路520、DVB-C2去映射电路530、DVB-T2去映射电路540、ISDB-T去映射电路550分别用来进行相对应的信号标准的去映射运算。因为DVB-T2标准在传送端还包含单元交错运算，所以在接收端必须以相对应的单元解交错电路545进行处理。解多工器510依据设定值将解交错信号输出至对应的路径，同样的，多工器560依据设定值选取对应的路径并输出该路径上的信号成为去映射信号。
[0076] 请参阅图6，其是本发明的解码电路260的一实施例的功能方块图。解码电路260包含解多工器610、LDPC解码电路620、维特比解码电路630及多工器640。解多工器610依据设定值将去映射信号输出至适当的解码电路，例如如果当前的信号是ISDB-T标准或是DVB-T标准，则将去映射信号输出至维特比解码电路630；而如果当前的信号是DTMB标准、DVB-T2标准及DVB-C2标准的任一种，则将去映射信号输出至LDPC解码电路620。多工器640同样依据设定值将相对应的解码后的信号输出，以得到传输数据。
[0077] 综上所述，本发明藉由共用频率解交错存储器及时间解交错存储器来完成频率解交错运算与时间解交错运算，所以即使数字电视的信号接收端200支持多种标准的信号格式，也只需要一份存储器。因此以本发明的电路所制作的电视晶片可以应用于不同标准的电视，并且具有成本低廉的优势。
[0078] 请参阅图7，其是本发明的频率解交错与时间解交错方法的一实施例的流程图。除前述的频率解交错与时间解交错电路外，本发明亦相对应地揭示了一种频率解交错与时间解交错方法，应用于数字电视的接收端。本方法由前揭数字电视的信号接收端200或其等效装置来执行。如图7所示，本发明频率解交错与时间解交错方法用来对一交错信号进行频率解交错运算及时间解交错运算，包含下列步骤：
[0079] 步骤S705：提供第一存储器；
[0080] 步骤S710：依据设定值产生第一写入指标及第一读取指标。设定值指示交错信号所遵循的数字视频标准，例如DVB-T、DVB-T2、DVB-C2、ISDB-T、DTMB标准的其中之一。此步骤是进行频率解交错运算。第一写入指标及第一读取指标主要依据两种运算概念产生，一种为查表，另一种为置换。上述的ISDB-T标准是利用查表的运算概念，而DTMB标准、DVB-T2标准及DVB-C2标准是利用置换的运算概念。因此，此步骤依据设定值所指示的信号标准，选择查表运算方法或置换运算方法来产生第一写入指标及第一读取指标；
[0081] 步骤S720：分别依据该第一写入指标及该第一读取指标产生第一写入地址及第一读取地址。第一写入地址可藉由写入地址产生单元依据第一写入指标产生，第一读取地址可藉由读取地址产生单元依据第一读取指标产生；
[0082] 步骤S730：依据第一写入地址及第一读取地址将该交错信号写入及读出该第一存储器，以完成频率解交错运算。产生第一写入地址及第一读取地址后，便可将交错信号依第一写入地址写入第一存储器，再依第一读取地址读出，第一写入地址及第一读取地址与传送端所执行的频率交错运算的规则相反，因此信号读出后即完成频率解交错运算，而得到频率解交错信号；
[0083] 步骤S740：提供第二存储器；
[0084] 步骤S750：依据该设定值产生第二写入指标及第二读取指标。此步骤是进行时间解交错运算。第二写入指标及第二读取指标主要依据两种运算概念产生，一种为回旋，另一种为行列。上述的ISDB-T标准及DTMB标准是利用回旋的运算概念，而DVB-T2标准及DVB-C2标准是利用行列的运算概念。因此，此步骤依据设定值所指示的信号标准，选择回旋运算方法或行列运算方法来产生第二写入指标及第二读取指标；
[0085] 步骤S760：分别依据第二写入指标及第二读取指标产生第二写入地址及第二读取地址。第二写入地址可藉由写入地址产生单元依据第二写入指标产生，第二读取地址可藉由读取地址产生单元依据第二读取指标产生；以及
[0086] 步骤S770：依据第二写入地址及第二读取地址将完成频率解交错运算的该交错信号写入及读出该第二存储器，以完成时间解交错运算。产生第二写入地址及第二读取地址后，便可将频率解交错信号依第二写入地址写入第二存储器，再依第二读取地址读出，第二写入地址及第二读取地址与传送端所执行的时间交错运算的规则相反，因此信号读出后即完成时间解交错运算，而得到解交错信号。
[0087] 请参阅图8，当上述的步骤S750选择以回旋运算方法产生第二写入指标及第二读取指标时，执行以下步骤。
[0088] 步骤S810：依据该交错信号的正交分频多工符号的载波系数得到分支参数。该交错信号是基于正交分频多工的正交振幅调制信号。如回旋运算单元382的操作细节的步骤1所示，依据载波系数i产生分支参数b；
[0089] 步骤S820：依据该分支参数b得到延迟缓冲器深度 如回旋运算单元382的操作细节的步骤2所示，依据分支参数b可计算出延迟缓冲器深度 对ISDB-T及DTMB标准，延迟缓冲器深度 有不同的计算方式；
[0090] 步骤S830：依据分支参数b及延迟缓冲器深度 产生第二读取指标。如回旋运算单元382的操作细节的步骤3及步骤4所示，依据分支参数b及延迟缓冲器深度 可以更新缓冲器指标 再依据缓冲器指标 分支参数b及延迟缓冲器深度 可以产生读取指标。也就是说，读取指标是依据分支参数b及延迟缓冲器深度 产生；以及
[0091] 步骤S840：令第二写入指标等于第二读取指标。如回旋运算单元382的操作细节的步骤5所示，对同一个载波系数，令写入指标等于读取指标。也就是当数据从存储器的某个地址读出后，在同一地址写入下一笔数据。
[0092] 另外，当上述的步骤S750选择以行列运算方法产生第二写入指标及第二读取指标时，是依据交错信号的正交分频多工符号的载波系数以及第二存储器的列数资讯及行数资讯得到第二写入指标及第二读取指标，其详细的步骤已记载于行列运算单元384的操作细节，故不再赘述。
[0093] 再者，在步骤S710及/或步骤S750中，如果设定值指示交错信号的数字视频标准为DVB-T，则可以单纯地令读取指标等于写入指标。也就是对DVB-T而言，数据写入及读出存储器的顺序无需特别安排，此时第一存储器及/或第二存储器只是用来当作解码电路的缓冲器使用。
[0094] 由于本技术领域具有通常知识者可藉由图2至图6的装置发明的揭示内容来了解图7及图8的方法发明的实施细节与变化，因此，为避免赘文，在不影响该方法发明的揭示要求及可实施性的前提下，重复的说明在此予以节略。请注意，前述图示中，元件的形状、尺寸、比例以及步骤的顺序等仅为示意，仅供本技术领域具有通常知识者了解本发明之用，非用以限制本发明。另外，本技术领域人士可依本发明的揭示内容及自身的需求选择性地实施任一实施例的部分或全部技术特征，或者选择性地实施多个实施例的部分或全部技术特征的组合，藉此增加本发明实施时的弹性。
[0095] 虽然本发明的实施例如上所述，然而该些实施例并非用来限定本发明，本技术领域具有通常知识者可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的
专利保护范畴，换言之，本发明的专利保护范围由
权利要求书界定为准。
