【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の論理合成方法及び論理合成用チップに関し、特に、再設計／再試作の際に、拡散工程に後戻りすることのないように配線工程の変更だけで、論理上の変更を加えられるように回路を合成する再論理合成方法及び論理合成用チップに関する。

【０００２】

【従来の技術】大規模半導体集積回路の設計では、設計期間を短縮するために、論理合成ツールによる回路設計と、配置配線ツールによるレイアウトを柱としたセルベース設計とが広く行われている。 集積回路が大規模化すればするほど、その論理は複雑となり、設計段階では見いだせなかった不具合が、試作後に見いだされることが多くなってきている。 また、製品サイクルが短くなりつつあるのを受け、試作開始後に仕様変更が生じ、試作完了後に再設計することもめずらしくはない。 このような状況から、再設計から再試作完了までをいかに早くするかが求められている。

【０００３】図６は、従来の論理合成手法を用いた回路設計工程における再設計のフローである。 従来の論理合成６０３において再設計されたＨＤＬ記述６０１は、回路生成／最適化処理過程６０４によって、セルライブラリ６０２に用意されたセルを用いて、最終目的である再設計されたゲートレベル・ネットリスト６０５に変換される。 ここで回路生成／最適化処理過程６０４は、セルライブラリ６０２に用意されているセルであって、かつ合成時に使用許可が与えられているセルであれば、それを個数的には無制限に使用して、ＨＤＬ記述６０１を設計者の要求を満たすゲートレベルのネットリストに変換する。 すなわち、初期設計で使用したセル以外のセルも使用して合成が行われる。

【０００４】具体例を図７（ａ）、（ｂ）を用いて説明する。 図７（ａ）に示すように、回路２０３、２０５がインバータ２０４で接続されている回路が初期設計で生成され、論理上の不具合を修正するために、インバータ２０４の入力を、別の信号とＮＡＮＤをとった後、Ｄ−
ＦＦで同期をとって回路２０５へ入力するように変更する場合を考える。

【０００５】従来の論理合成では、もっとも初期設計に近い形で合成されたとしても、図７（ｂ）に示すように、新たに２入力ＮＡＮＤ７０１とＤ−ＦＦ７０２が追加され、インバータ２０４が削除された回路が合成される。 つまり、初期設計で生成された回路には存在しなかった２入力ＮＡＮＤ７０１とＤ−ＦＦ７０２が新たに回路に加わることになる。

【０００６】図８は従来の論理合成手法を用いた場合の、初期設計から試作、再設計、再試作を経て製品開発が完了するまでのフロー図である。

【０００７】まず、初期設計の完了したＨＤＬ記述８０
１を論理合成３０１でゲートレベルの回路に変換し、配置３０２、配線３０３で初期レイアウトした後、マスク作成３０４で試作に必要なレチクルを作成する。 その後、試作：拡散工程３０５と試作：配線工程３０６を経て、初期試作が完了してサンプルを入手する。 機能評価３０７で、機能的な不具合が見いだされたり、初期設計に対する仕様変更が生じた場合は、以下の再設計、再試作となる。

【０００８】再設計となると、ＨＤＬ記述再設計３０８
でＨＤＬ記述の不具合を修正し、あるいは仕様変更をＨ
ＤＬ記述に反映させ、論理合成６０３で再設計されたＨ
ＤＬ記述をゲートレベルの回路に変換する。 合成が完了すると、再配置８０２、再配線８０３で再レイアウトした後、マスク作成３１０で再試作に必要なレチクルを作成する。

【０００９】その後、再び、試作：拡散工程３０５と試作：配線工程３０６を経て、再試作が完了してサンプルを入手する。 機能評価３０７が完了した段階で仕様に変更がなく、機能的にも問題がなくなるまで、ＨＤＬ記述再設計３０８から機能評価３０７のループを繰り返す。

【００１０】

【発明が解決しようとする課題】しかしながら、従来の手法では、再設計用に論理合成を実行する際に、セルライブラリに用意されているセルであって、かつ合成時に使用許可が与えられているセルであれば、それを個数的には無制限に使用して、ＨＤＬ記述を設計者の要求を満たすゲートレベルのネットリストに変換してしまう。 つまり、使用できるセルの種類には制限を加えられても、
使用できるセルの数には制限が加えられなかった。

【００１１】このため、合成された回路には、初期設計に使用したセル以外のセルも存在することになる。 したがって、初期設計のレイアウトを配線工程だけ修正してレイアウトを完成させることができず、レイアウトは拡散工程からやり直しとなる。 このため、再設計の完了から再試作が完了するまで約２、３ケ月という長期間が必要であった。

【００１２】本発明の目的は、セルベースＬＳＩの論理を再設計して再試作する際に、拡散工程から再試作を始めるために再試作に長時間を要するのを防止した半導体集積回路の論理合成方法及びその装置を提供することにある。

【００１３】

【課題を解決するための手段】前記目的を達成するため、本発明に係る半導体集積回路の論理合成方法は、回路を再設計する際、再設計を要する回路を構成していたセルと、未使用の予備セルとを初期設計配置情報をもとに選出し、これらのセルを使用して所望の論理を合成するものである。

【００１４】また前記未使用の予備セルの選出しに、配線距離の制限を加え、タイミング制約を充足するものである。

【００１５】また、本発明に係る半導体集積回路の論理合成方法は、論理記述比較処理過程と、ネットリスト切り出し処理過程と、セル情報抽出処理過程と、回路生成／最適化処理過程と、ネット結合処理過程とを有し、論理回路の再設計を行う半導体集積回路の論理合成方法であって、論理記述比較処理過程は、初期設計のＨＤＬ記述と再設計されたＨＤＬ記述を比較し、再設計されたＨ
ＤＬ記述を、変更のあったＨＤＬ記述部分と変更の無かったＨＤＬ記述部分とに分類する処理であり、ネットリスト切り出し処理過程は、初期設計ゲートレベル・ネットリストから、変更のあったＨＤＬ記述部分と変更のなかったＨＤＬ記述部分とを使って、変更が不要なネットリストと変更がネットリストと予備セルを切り出す処理であり、セル情報抽出処理過程は、変更が必要なネットリストと予備セルから、再論理合成で使えるセルを抽出する処理であり、回路生成／最適化処理過程は、上述の使用可能セルだけを使って、論理記述比較処理過程の出力する変更されたＨＤＬ記述部分だけに対して、ネットリストを合成する処理であり、ネット結合処理過程は、
上述の再合成されたネットリストと、上述のネットリスト切り出し処理過程の出力である変更が不要なネットリストとを結合して、最終目的の再設計されたゲートレベル・ネットリストを出力する処理を行うものである。

【００１６】また前記セル情報抽出処理過程は、初期設計配置情報をもとに使用可能なセルの抽出に制限を加えて抽出処理を行うものである。

【００１７】また本発明に係る論理合成用チップは、セルと、予備セルとを有し、回路設計用として使用する論理合成用チップであって、前記セルは、設計する回路を構成するためのものであり、前記予備セルは、初期設計係に行われる再設計時に論理回路を合成するために使用されるものであり、これらのセルは、チップ上に混在して配置されるものである。

【００１８】また前記予備セルは、配線用の隙間を利用して設けられるものである。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態を図により説明する。

【００２０】（実施形態１）図１は、本発明の実施形態１に係る回路設計工程における再設計のフローである。

【００２１】まず、初期設計の段階で他の回路とは接続しない予備のセル（以下、予備セルという）を、再設計用として初期設計ＨＤＬ記述１０２に、ゲートレベルの記述で組み込み、レイアウト上無作為に配置しておく。
配置配線ツールでは、セルを１００％敷き詰めて配置すると配線が不可能になるため、やや隙間をあけてセルを配置する。 予備セルは、チップ面積を増やさぬように前記隙間を利用して設けるように配置する。

【００２２】論理回路を再設計するにあたり、ＨＤＬ記述１０２と再設計されたＨＤＬ記述１０３を論理記述比較処理１０４にて比較し、再設計されたＨＤＬ記述１０
３を、変更のあったＨＤＬ記述部分１０５と変更のなかったＨＤＬ記述部分１０６とに分類する。

【００２３】次に、変更のあったＨＤＬ記述部分１０５
と変更のなかったＨＤＬ記述部分１０６とをもとに、初期設計ゲートレベル・ネットリスト１０７から、ネットリスト切り出し処理１０８にて、変更が不要なネットリスト１０９と変更が必要なネットリスト１１０と予備セル１１１とに分類する。

【００２４】次に、変更が必要なネットリスト１１０を構成するセルと予備セル１１１とを、再使用可能なセルとして抽出する。 この再使用可能セルだけを使って、回路生成／最適化処理１１４にて、変更されたＨＤＬ記述部分１０６だけに対して、回路を合成し最適化をして、
変更部分のネットリスト１１５を得る。

【００２５】最後に、この変更部分のネットリスト１１
５と、変更が不要なネットリスト１０９とを、ネット結合処理１１６で結合して、最終目的の再設計されたゲートレベル・ネットリストを得る。

【００２６】具体例を図２（ａ）、（ｂ）を用いて説明する。 図２（ａ）に示すように、回路２０３、２０５がインバータ２０４で接続されている回路が初期設計で生成され、予備セルとして３入力ＮＡＮＤ２０１とリセット付きＤ−ＦＦ２０２とが配置されているものとする。
そして、論理上の不具合を修正するために、インバータ２０４の入力を、別の信号とＮＡＮＤをとった後、Ｄ−
ＦＦで同期をとって回路２０５へ入力するように変更する場合を考える。

【００２７】本発明の論理合成１０１では、まず、ＨＤ
Ｌ記述比較処理１０４とネットリスト切り出し処理１０
８とにより、回路２０３、２０４を変更が不要なネットリストと判断する。

【００２８】次に、セル情報抽出処理１１２にて、インバータ２０４と予備セルの３入力ＮＡＮＤ２０１とリセット付きＤ−ＦＦ２０２とを再利用可能なセルと判断する。 さらに、この２つのセルを使って、回路生成／最適化処理１１４により、上述したような論理の修正を施した回路を合成する。

【００２９】その結果、図７（ｂ）に示すように、新たに３入力ＮＡＮＤ２０１を２入力ＮＡＮＤとして使用し、リセット付きＤ−ＦＦ２０２をリセットなしのＤ−
ＦＦとして利用し、インバータ２０４を切り離した回路が構成される。 つまり、初期設計で生成された回路に対して配線の変更のみにより所望の回路を実現する。

【００３０】図３は、本発明の論理合成手法を用いた場合の、初期設計から試作、再設計、再試作を経て製品開発が完了するまでのフロー図である。

【００３１】まず、初期設計の完了したＨＤＬ記述（予備セルを含む）１０２を論理合成３０１でゲートレベルの回路に変換し、セルの配置３０２を行う。 この際、予備セルを無作為に配置しておく。 配置後、配線３０３を行って初期レイアウトを完了した後、マスク作成３０４
で試作に必要なレチクルを作成する。

【００３２】その後、試作：拡散工程３０５と試作：配線工程３０６を経て、初期試作が完了してサンプルを入手する。 機能評価３０７で、機能的な不具合が見いだされたり、初期設計に対する仕様変更が生じた場合は、以下の再設計、再試作となる。

【００３３】再設計となると、ＨＤＬ記述再設計３０８
でＨＤＬ記述の不具合を修正し、あるいは仕様変更をＨ
ＤＬ記述に反映させ、論理合成１０１で再設計されたＨ
ＤＬ記述１０３をゲートレベルの回路に変換する。 合成が完了すると、再配線３０９で再レイアウトした後、マスク作成３１０で再試作に必要なレチクルを作成する。

【００３４】その後、再び、試作：配線工程３０６を経て、再試作が完了してサンプルを入手する。 機能評価３
０７が完了した段階で仕様に変更がなく、機能的にも問題がなくなるまで、ＨＤＬ記述再設計３０８から機能評価３０７のループを繰り返す。

【００３５】この図３に示すフローから明らかなように、本発明の論理合成法を用いれば、再設計後の再試作において、拡散工程まで戻る必要がなくなる。 初期試作の際に、配線工程前で試作を中断したウェハーを保存しておけば、配線工程だけで再試作を完了することができる。 このため、再試作に要する期間を従来の２、３ケ月から２週間程度の約１／４に短縮することが可能となる。

【００３６】（実施形態２）図４は、本発明の実施形態２に係る回路設計工程における再設計のフローである。
実施形態２は、実施形態１と比べて、セル情報抽出処理４０２の実行時に、初期設計での配置情報をもとに、互いに近傍に配置されていることという条件で再利用可能なセルを抽出しているところが異なる。

【００３７】再設計を要する回路を構成していたセルは、初期配置の段階で互いに近い位置に配置されているが、予備セルはチップ全体に散在している。 無作為に選んだ予備セルと、再設計を要する回路を構成していたセルとで、回路を再構成した場合は、配線が長くなり、タイミング制約を満たせない可能性がある。

【００３８】そこで、再設計を要する回路を構成していたセルと、それらのセルから一定距離内にある予備セルを、初期設計配置情報をもとに選び出し、これらのセルだけを使って、所望の論理を合成するのである。

【００３９】図５は、本発明の実施形態２における初期設計から試作、再設計、再試作を経て製品開発が完了するまでのフロー図である。 基本的には実施形態１のフローと同じであるが、配置３０２後にセルの配置情報４０
１を抽出し、セル情報抽出処理４０２で、再設計を要する回路を構成していたセルと、それらのセルから一定距離内にある予備セルだけを、使用可能セルとして抽出している。

【００４０】本実施形態２によれば、互いに近傍に配置されたセルだけで論理合成することにより、タイミング制約を満たし、かつ、配線工程だけの再試作で所望の回路が実現できるという利点がある。

【００４１】

【発明の効果】以上説明したように本発明によれば、回路を再設計する際、再設計を要する回路を構成していたセルと、それらのセルから一定距離内にある予備セルとを、初期設計配置情報をもとに選び出し、これらのセルだけを使って、所望の論理を合成することにより、タイミング制約を満たしつつ、再設計後の再試作において、
拡散工程まで戻る必要がなくなり、回路の設計作業の効率化を実現することができる。

【００４２】さらに初期試作の際に、配線工程前で試作を中断したウェハーを保存しておけば、配線工程だけで再試作を完了することができる。

【００４３】以上のように本発明によれば、再試作に要する期間を従来の２、３ケ月から２週間程度の約１／４
に短縮することができる。

【図面の簡単な説明】

【図１】本発明の実施形態１に係る回路設計工程における再設計のフローを示す図である。

【図２】（ａ）は、初期設計の回路の例を示す図、
（ｂ）は、本発明により再設計された回路の例を示す図である。

【図３】本発明の実施形態１における製品開発全体のフローを示す図である。

【図４】本発明の実施形態２に係る回路設計工程における再設計のフローを示す図である。

【図５】本発明の実施形態２における製品開発全体のフローを示す図である。

【図６】従来例による回路設計工程における再設計のフローを示す図である。

【図７】（ａ）は、従来例における初期設計の回路の例を示す図、（ｂ）は、従来例により再設計された回路の例を示す図である。

【図８】従来例における製品開発全体のフローを示す図である。

【符号の説明】 １０１ 本発明の論理合成 １０２ 初期設計によるＨＤＬ記述（ゲートレベルの予備セルを含む） １０３，６０１ 再設計されたＨＤＬ記述 １０４ ＨＤＬ記述を比較処理する過程 １０５ 変更のなかったＨＤＬ記述部分 １０６ 変更のあったＨＤＬ記述部分 １０７ 初期設計によるゲートレベルのネットリスト １０８ ネットリストを切り出し処理する過程 １０９ 変更が不要なゲートレベルのネットリスト １１０ 変更が必要なゲートレベルのネットリスト １１１ 予備セル １１２，４０２ 合成に使用可能なセル情報を抽出処理する過程 １１３，４０３ 論理合成に使用可能なセル １１４，６０４ 回路生成と最適化処理の過程 １１５，４０４ 合成された変更部分のゲートレベルのネットリスト １１６ ゲートレベルのネットリストを結合処理する過程 １１７，４０５，６０５ 再設計後のゲートレベルのネットリスト ２０１ ３入力ＮＡＮＤ ２０２ リセット付きＤ−ＦＦ ２０３，２０５ 変更の必要のない回路 ２０４ インバータ ３０１ 初期設計での論理合成 ３０２ 初期設計でのセル配置 ３０３ 初期設計でのセル配線 ３０４ 初期設計でのマスク作成 ３０５ 試作の拡散工程 ３０６ 試作の配線工程 ３０７ 機能評価 ３０８ ＨＤＬ記述の再設計 ３０９ 再設計でのセル配線 ３１０ 再設計でのマスク作成 ４０１ 初期設計でのセル配置情報 ６０２ 論理合成用ライブラリ ６０３ 従来の論理合成 ７０１ ２入力ＮＡＮＤ ７０２ リセットなしのＤ−ＦＦ ８０１ 初期設計によるＨＤＬ記述（ゲートレベルの予備セルを含まない） ８０２ 再設計でのセル配置