적층 세라믹 전자부품의 제조방법{METHOD OF MANUFACTURING MULTILAYER CERAMIC ELECTRONIC PART}
이 발명은 적층 세라믹 콘덴서 등의 적층 세라믹 전자부품의 제조방법에 관한 것이다.
종래, 적층 세라믹 전자부품의 소성 전의 적층체 칩의 제조는 세라믹 그린 시트에 적층체 칩 1개분의 내부전극을 종횡으로 다수 인쇄하고, 그 세라믹 그린 시트를 필요수에 대해서 적층하여 압착한 후, 1개의 칩 형상으로 자름으로써 실시된다. 이 공법에서는 세라믹 그린 시트의 적층 위치의 정밀도나 적층체 칩의 형상으로 자르기 위한 위치 정밀도의 관계상, 적층체 칩의 측면(인출전극이 없는 면)에서의 절연체부를 일정 폭 확보할 필요가 있다. 그렇기 때문에 이 절연체부를 마련함으로써 적층체 칩의 사이즈가 커질 경우나 내부전극의 면적이 작아지기 때문에 취득 용량이 작아지는 등의 문제가 있었다. 또 내부전극이 인쇄된 부분은 내부전극의 분 만큼 두꺼워진다. 그렇기 때문에 전극 적층수가 많아지면 내부전극이 인쇄된 부분과 절연체부의 사이에 큰 단차가 생긴다. 이 단차의 영향으로 소성 후의 적층체 칩에 구조 결함이 발생하는 문제도 있었다. 상기의 문제점을 개선하는 방법으로서 예를 들면, 하기와 같은 적층 세라믹 콘덴서의 제조방법이 제안되고 있다. 즉, 이 적층 세라믹 콘덴서의 제조방법은 세라믹 그린 시트에 대하여 내부전극이 되는 도전막을 스트라이프 형상으로 인쇄하고 그 세라믹 그린 시트를 필요수에 대해서 적층하여 압착한 후, 1개의 적층체 칩으로 잘라서 적층체 칩을 제조한다. 그리고 도 7에 도시하는 바와 같은 절연체부 형성 장치(1)에 있어서 수평한 금속 플레이트(2) 위에 적층체 칩에 이용되고 있는 세라믹 재료를 공통의 것으로 하고, 또한 적층체를 용해하지 않는 용제를 이용한 절연체부용 페이스트(3)의 도막을 형성한다. 그 후, 그 도막에 대하여, 유지 플레이트(4)에 의해 유지된 적층체 칩(5)의 측면에 대하여 절연체부용 페이스트(3)를 도포함으로써 적층체 칩(5)에 절연체부를 형성하는 방법이다(특허문헌 1 참조).
그러나 절연체부용 페이스트로서 적층체 칩의 측면에 그 적층체에 이용되고 있는 세라믹 재료와 공통의 것으로 하고, 또한 적층체를 용해하지 않는 용제를 이용했다고 하더라도 상술한 것 같은 종래의 방법에 의해 적층체 칩의 측면에 대하여 절연체부용 페이스트를 도포했을 경우, 적층체 칩의 능부(稜部)에서의 도포두께가 전기 특성을 유지할 수 있는 허용 범위를 초과하여 얇아지거나, 평활하게 도포할 수 없는 문제가 있었다. 그러므로 이 발명의 주된 목적은 적층체 칩의 측면에 대하여 원하는 절연체부의 두께를 가짐으로써 전기 특성이 안정된 신뢰성 높은 적층 세라믹 전자부품을 얻는 것을 가능하게 하는 적층 세라믹 전자부품의 제조방법을 제공하는 것이다. 또 적층 세라믹 전자부품의 외관 품위의 저하를 억제하는 적층 세라믹 전자부품을 얻는 것을 가능하게 하는 적층 세라믹 전자부품의 제조방법을 제공하는 것이다.
이 발명에 따른 적층 세라믹 전자부품의 제조방법은 복수의 세라믹층과 복수의 내부전극이 적층되어 있고, 내부전극의 양측 끝가장자리가 측면에 노출되도록 형성된 적층체 칩을 준비하는 공정과, 적층체 칩을 복수개 정렬하여 적층체 칩의 한쪽 측면을, 임의의 체적의 홈을 가지고 체적의 홈에 세라믹 페이스트로 이루어지는 절연체부용 페이스트를 충전한 금속 플레이트에 누르고, 금속 플레이트로부터 적층체 칩을 떼어낼 때에 금속 플레이트 또는 적층체 칩을 임의의 방향으로 요동시켜서 한쪽 측면 위에 절연체부용 페이스트를 도포하여 제1 절연체부를 형성하는 공정과, 적층체 칩의 다른쪽 측면을, 임의의 체적의 홈을 가지고 체적의 홈에 절연체부용 페이스트를 충전한 금속 플레이트에 누르고, 금속 플레이트로부터 적층체 칩을 떼어낼 때에 금속 플레이트 또는 적층체 칩을 임의의 방향으로 요동시켜서 다른쪽 측면 위에 절연체부용 페이스트를 도포하여 제2 절연체부를 형성하는 공정과, 제1 절연체부 및 제2 절연체부를 형성한 적층체 칩을 소성하는 공정을 포함하는 적층 세라믹 전자부품의 제조방법으로서, 절연체부용 페이스트는 점도가 500㎩·s~2500㎩·s이며, 무기고형분의 함유량 C(vol%)가 C≥(S×t/(V/2))×100을 만족시키는 것을 특징으로 하고, 식 중의 C는 무기고형분의 함유량(vol%)이며, t는 절연층의 보증두께(㎛)이며, S는 절연층 형성면의 면적(㎛ 2 )이며, V:칩 1개당에 대응한 금속 플레이트의 홈체적(㎛ 3 )인 적층 세라믹 전자부품의 제조방법이다. 또 이 발명에 따른 적층 세라믹 전자부품의 제조방법에서는, 절연체부용 페이스트를 구성하는 용제성분은 적층체 칩에 포함되는 바인더 성분으로 비상용(非相溶;i㎜iscible)인 것이 바람직하다.
이 발명에 따른 적층 세라믹 전자부품의 제조방법에 따르면 절연체부용 페이스트의 점도를 500㎩·s 이상, 2500㎩·s 이하로 설정하고 또한 세라믹 원료의 함유량이 상기의 수학식을 만족시킴으로써 적층체 칩의 측면에 절연체부를 형성하는데에 있어서, 그 절연체부의 도포두께의 편차를 억제하여 뿔 형상의 돌기 등과 같은 도포형상에 이상이 없으며, 또한 보증두께보다도 실측두께가 밑돌지 않는 적층 세라믹 전자부품을 제조할 수 있다. 따라서 적층체 칩의 측면에 대하여 원하는 절연체부의 두께를 가짐으로써 전기 특성이 안정된 신뢰성 높은 적층 세라믹 전자부품을 얻을 수 있다. 또 이 발명에 따른 적층 세라믹 전자부품의 제조방법에서는 절연체부용 페이스트에 함유되는 페이스트 용제를 적층체 칩의 세라믹층을 형성하고 있는 바인더 성분을 녹이지 않는 용매를 사용함으로써 전기 특성이 안정된 적층 세라믹 전자부품을 얻을 수 있다. 이 발명의 상술한 목적, 그 밖의 목적, 특징 및 이점은 이하의 발명을 실시하기 위한 형태의 설명으로부터 한층 더 명백해질 것이다.
도 1은 이 발명에 따른 적층 세라믹 전자부품의 제조방법에 의해 제조되는 적층 세라믹 전자부품의 외관의 일례를 나타내는 개략 사시도이다.
도 2는 발명에 따른 적층 세라믹 전자부품의 제조방법에 의해 제조되는 적층 세라믹 전자부품의 AA선의 단면을 나타내는 단면도해도이다.
도 3은 이 발명에 따른 적층 세라믹 전자부품의 제조방법에 있어서 적층체 칩의 제조공정을 나타낸 개략도이며, (a)는 준비되는 세라믹 그린 시트에 도전막이 띠 형상으로 인쇄된 상태의 도면이며, (b)는 제1 및 제2 세라믹 그린 시트를 적층하는 공정을 나타낸 도면이며, (c)는 적층체를 나타내는 개략 사시도이다.
도 4의 (a)는 도 3에 도시하는 적층체 칩의 제조공정에 의해 제조된 적층체 칩의 외관의 일례를 나타내는 개략 사시도이며, (b) 및 (c)는 각각 내부전극의 형상을 설명하기 위한 평면단면도이다.
도 5는 이 발명에 따른 적층 세라믹 전자부품의 제조방법에 있어서 적층체 칩에 절연체부용 페이스트를 도포하는 공정을 나타낸 개략도이고, (a)는 적층체 칩을 홈이 있는 금속 플레이트에 돌입시키는 상태를 나타낸 도면이며, (b)는 적층체 칩을 홈이 있는 금속 플레이트에 누르는 상태를 나타낸 도면이고, (c)는 적층체 칩을 홈이 있는 금속 플레이트로부터 요동시키면서 끌어올리는 상태를 나타내고 있다.
도 6의 (a)는 도 5에 도시되는 적층체 칩에 절연체부용 페이스트를 도포하는 공정에 의해 제조된 절연체부 구비 적층체 칩의 외관의 일례를 나타내는 개략 사시도이며, (b) 및 (c)는 각각 내부전극의 형상을 설명하기 위한 평면단면도이다.
도 7은 종래의 적층 세라믹 전자부품의 제조방법에 있어서 적층체 칩에 절연체부용 페이스트를 도포하는 공정을 나타낸 개략도이다.
본 발명에 따른 적층 세라믹 전자부품의 제조방법에 의해 제조되는 적층 세라믹 전자부품의 일실시형태에 대해서 설명한다. 도 1은 세라믹 소체와 외부전극에 의해 구성된 적층 세라믹 전자부품의 외관의 일례인 적층 세라믹 전자부품의 개략 사시도를 도시하고, 도 2는 도 1에 도시하는 적층 세라믹 전자부품의 AA선의 단면을 나타내는 단면도해도를 도시한다. 이 실시형태에 따른 적층 세라믹 전자부품의 제조방법에 의해 제조되는 적층 세라믹 전자부품(10)은 세라믹 소체(12)와, 세라믹 소체(12)의 표면에 형성되는 외부전극(14a 및 14b)으로 구성된다. 이 실시형태에 따른 적층 세라믹 전자부품의 제조방법에 의해 제조되는 적층 세라믹 전자부품(10)에 이용되는 세라믹 소체(12)는 복수의 적층된 세라믹층(16a 및 16b)으로 구성된다. 그리고 세라믹 소체(12)는 직방체형상으로 형성되고, 길이(L)방향 및 폭(W)방향을 따라 연장되는 한쪽 주면(主面)(18a) 및 다른쪽 주면(18b)과, 길이(L)방향 및 높이(T)방향을 따라 연장되는 한쪽 측면(20a) 및 다른쪽 측면(20b)과, 폭(W)방향 및 높이(T)방향을 따라 연장되는 한쪽 단면(端面)(22a) 및 다른쪽 단면(22b)을 가진다. 여기에서 적층 세라믹 전자부품(10)은 필요한 용량을 확보한 후에, 그 한쪽 측면(20a) 및 다른쪽 측면(20b)은 절연되어 있는 것이 요구된다. 또한 세라믹 소체(12)는 각부(角部) 및 능부가 둥그스름한 것이 바람직하다. 세라믹층(16a 및 16b)의 재료에는 예를 들면 BaTiO 3 , CaTiO 3 , SrTiO 3 , CaZrO 3 등의 주성분으로 이루어지는 유전체 세라믹을 이용할 수 있다. 또 이들의 주성분에 Mn화합물, Mg화합물, Si화합물, Co화합물, Ni화합물, 희토류화합물 등의 부성분을 첨가한 것을 이용해도 된다. 기타, PZT계 세라믹 등의 압전체 세라믹, 스피넬계 세라믹 등의 반도체 세라믹 등을 이용할 수도 있다. 또한 이 실시형태에 따른 세라믹 소체(12)에 대해서는 유전체 세라믹을 이용하므로 콘덴서로서 기능한다. 세라믹 소체(12)는 복수의 세라믹층(16a 및 16b)에 끼도록 복수의 내부전극(24a 및 24b)을 가진다. 내부전극(24a 및 24b)의 재료에는 예를 들면 Ni, Cu, Ag, Pd, Ag-Pd합금, Au 등을 이용할 수 있다. 소성 후의 내부전극(28a 및 28b)의 두께는 0.3~2.0㎛인 것이 바람직하다. 또 소성 후의 세라믹층(16a 및 16b)의 두께는 0.5~10㎛인 것이 바람직하다. 내부전극(24a)은 대향부(26a)와 인출전극부(28a)를 가진다. 대향부(26a)는 내부전극(24b)과 대향한다. 인출전극부(28a)는 대향부(26a)로부터 세라믹 소체(12)의 한쪽 단면(22a)으로 인출된다. 그리고 내부전극(24a)의 인출전극부(28a)의 단부(端部)가 세라믹 소체(12)의 한쪽 단면(22a)으로 연장하여 노출되도록 형성된다. 또 내부전극(24b)은 내부전극(24a)과 마찬가지로 내부전극(24a)과 대향하는 대향부(26b)와 대향부(26b)로부터 세라믹 소체(12)의 다른쪽 단면(22b)으로 인출된 인출전극부(28b)를 가진다. 내부전극(24b)의 인출전극부(28b)의 단부가 세라믹 소체(12)의 다른쪽 단면(22b)으로 연장하여 노출되도록 형성된다. 세라믹 소체(12)의 한쪽 단면(22a)에는 외부전극(14a)이 인출전극부(28a)를 통해 내부전극(24a)에 전기적으로 접속되고 한쪽 단면(22a) 및 내부전극(24a)을 덮도록 형성된다. 마찬가지로 세라믹 소체(12)의 다른쪽 단면(22b)에는 외부전극(14b)이 인출전극부(28b)를 통해 내부전극(24b)에 전기적으로 접속되고 다른쪽 단면(22b) 및 내부전극(24b)을 덮도록 형성된다. 외부전극(14a 및 14b)의 재료에는 예를 들면 Cu, Ni, Ag, Pd, Ag-Pd합금, Au 등을 이용할 수 있다. 이 중, 예를 들어 Cu, Ni 등의 비금속(卑金屬)을 이용하는 것이 바람직하다. 외부전극(14a 및 14b)의 두께는 10~80㎛인 것이 바람직하다. 다음으로 본 발명에 따른 적층 세라믹 전자부품의 제조방법에 대한 일실시형태에 대해서 설명한다. 도 3(a)~(c)는 본 발명에 따른 일실시형태에서의 적층 세라믹 전자부품의 제조방법에 있어서 적층체 칩의 제조공정을 나타낸 개략도이다. 본 발명에 따른 적층 세라믹 전자부품의 제조방법은 복수의 세라믹 그린 시트에 스트라이프 형상 전극을 인쇄하고 적층하여 적층체를 형성한 후에, 그 적층체를 잘라서 측면부에 전극을 노출시킨 적층체 칩을 작성 후, 절연체부용 페이스트를 충전한 임의의 체적의 홈을 가지는 금속 플레이트에 적층체 칩을 누름으로써 적층체 칩에 절연체부를 형성하는 공정을 포함하는 적층 세라믹 전위부품의 제조방법이다. 이하, 상세하게 설명한다. 먼저, 적층 세라믹 전자부품(10)을 제조할 때에는 세라믹 재료 분말, 소결 조제, 바인더 및 가소제 등을 혼합하여 세라믹 슬러리가 형성된다. 세라믹 슬러리는 예를 들면, 닥터 블레이드법을 이용하여 캐리어 필름상에 세라믹 그린 시트가 형성된다. 그리고 복수매의 세라믹 그린 시트(30a 및 30b)가 준비된다. 바인더 성분은 예를 들면, 폴리비닐부티랄이 사용된다. 또 가소제는 예를 들면, 디옥틸프탈레이트가 사용된다. 이어서 도 3 (a)에 도시되는 바와 같이 세라믹 그린 시트(30a)의 표면에는 띠 형상으로 복수의 도전막(32a)이 서로 평행으로 인쇄된다. 또 세라믹 그린 시트(30b)의 표면에는 띠 형상으로 복수의 도전막(32b)이 서로 평행으로 인쇄된다. 도전막(32a)과 도전막(32a)의 사이는 적절한 갭(34a)이 마련되고, 도전막(32b)과 도전막(32b)의 사이는 적절한 갭(34b)이 마련된다. 결과, 세라믹 그린 시트(30a)의 표면에는 스트라이프 형상으로 도전막(32a)이 형성되고, 세라믹 그린 시트(30b)의 표면에는 스트라이프 형상으로 도전막(32b)이 형성된다. 다음으로 세라믹 그린 시트(30a 및 30b)의 표면에 인쇄된 도전막(32a 및 32b)을 건조한다. 또한 이 도전막(32a)은 적층 세라믹 전자부품(10)에서의 내부전극(24a)이 되고, 도전막(32b)은 적층 세라믹 전자부품(10)에서의 내부전극(24a)이 된다. 도전막(32a 및 32b)의 재료는 도전성분, 바인더 성분 및 가소제가 포함된다. 도전성분은 예를 들면 Ni, Cu, Ag, Pd, Ag-Pd합금, Au 등이 사용된다. 또 바인더 성분은 에틸셀룰로오스가 사용된다. 또 가소제는 예를 들면 알키드가 사용된다. 그 후, 도 3(b)에 도시되는 바와 같이 스트라이프 형상으로 도전막(32a 및 32b)이 인쇄된 세라믹 그린 시트(30a 및 30b)는 도전막(32a 및 32b)의 인쇄 방향에 대하여 직교하는 방향으로, 적어도 내부전극(24a 및 24b)에서의 인출전극부(28a 및 28b)를 확보하기 위해서 필요한 크기만큼 서로 어긋나게 적층된다. 이렇게 적층된 세라믹 그린 시트의 상부면 및 하부면에 필요에 따라서 도전막이 형성되어 있지 않은 세라믹 그린 시트가 소정 매수 겹겹이 쌓인다. 그리고 겹겹이 쌓인 세라믹 그린 시트는 프레스하여 서로 압착되어, 띠 형상으로 인쇄된 도전막(32a 및 32b)을 포함하는 적층체(38)가 형성된다. 그리고 도 3(c)에 도시되는 바와 같이 형성된 적층체(38)를 길이(L)방향으로 제1 절단선(38)으로 자르고, 폭(W)방향으로 제2 절단선(40)으로 자름으로써 적층체 칩(42)이 제조된다. 이때, 적층체 칩(42)에 있어서 도전막(32a)은 내부전극(24a)으로서 기능하고, 도전막(32b)은 내부전극(24b)으로서 기능한다. 도 4(a)는 도 3에 도시하는 적층체 칩의 제조공정에 있어서 제조된 적층체 칩의 외관의 일례를 나타내는 개략 사시도이다. 적층체(38)로부터 잘린 적층체 칩(42)은 적층 세라믹 전자부품(10)과 마찬가지로 직방체형상으로 형성되어 있고, 길이(L)방향 및 폭(W)방향을 따라 연장되는 한쪽 주면(18a) 및 다른쪽 주면(18b)과, 길이(L)방향 및 높이(T)방향을 따라 연장되는 한쪽 측면(20a) 및 다른쪽 측면(20b)과, 폭(W)방향 및 높이(T)방향을 따라 연장되는 한쪽 단면(22a) 및 다른쪽 단면(22b)을 가진다. 도 4(b) 및 (c)는 각각 내부전극의 형상을 설명하기 위한 평면단면도이다. 적층체 칩(42)은 복수의 세라믹층(16a 및 16b)에 끼도록 복수의 내부전극(24a 및 24b)을 가진다. 따라서 적층체 칩(42)에는 복수의 세라믹층(16a 및 16b)과 내부전극(24a 및 24b)이 적층되어서 구성된다. 도 4(b)에 도시하는 바와 같이 내부전극(24a)은 대향부(26a), 인출전극부(28a), 측면부 전극(44a) 및 측면부 전극(44b)을 가진다. 그리고 인출전극부(28a)는 대향부(26a)로부터 적층체 칩(42)의 한쪽 단면(22a)으로 인출된다. 그리고 내부전극(24a)의 인출전극부(28a)의 단부가 적층체 칩(42)의 한쪽 단면(22a)으로 연장하여 노출되도록 형성된다. 또 측면부 전극(44a)은 적층체 칩(42)의 한쪽 측면(20a)으로 노출되어 있고, 측면부 전극(44b)은 적층체 칩(42)의 다른쪽 측면(20b)으로 노출되어 있다. 또 도 4(c)에 도시하는 바와 같이 내부전극(24b)은 대향부(26b), 인출전극부(28b), 측면부 전극(44a) 및 측면부 전극(44b)을 가진다. 그리고 인출전극부(28b)는 대향부(26b)로부터 적층체 칩(42)의 다른쪽 단면(22b)으로 인출된다. 그리고 내부전극(24b)의 인출전극부(28b)의 단부가 적층체 칩(42)의 다른쪽 단면(22b)으로 연장하여 노출되도록 형성된다. 또 측면부 전극(44a)은 적층체 칩(42)의 한쪽 측면(20a)으로 노출되어 있고, 측면부 전극(44b)은 적층체 칩(42)의 다른쪽 측면(20b)으로 노출되어 있다. 다음으로 적층체 칩에 절연체부를 형성하기 위한 공정에 대해서 설명한다. 이 공정에 의해 노출되어 있는 측면부 전극(44a 및 44b)을 덮기 위해서 상술한 방법에 의해 제조된 적층체 칩(42)의 한쪽 측면(20a) 및 다른쪽 측면(20b)에 대하여 절연체부용 페이스트가 도포된다. 먼저, 적층체 칩(42)에 절연체부용 페이스트를 도포하는 공정에 사용되는 절연체부 형성 장치(50)에 대해서 설명한다. 도 5(a)에 도시하는 바와 같이 절연체부 형성 장치(50)는 홈이 있는 금속 플레이트(52), 절연체부용 페이스트(54) 및 유지 플레이트(56)를 구비한다. 절연체부 형성 장치(50)는 그 밖에도, 도시를 생략하고 있지만 홈이 있는 금속 플레이트(52)에 절연체부용 페이스트(54)를 충전시키기 위한 스퀴지, 적층체 칩(42)을 유지한 유지 플레이트(56)를 상하좌우 방향 등의 임의의 형태로 요동시키거나, 이동시키기 위한 유지 플레이트 요동·이동 기구 등을 구비한다. 절연체부 형성 장치(50)는 절연체부용 페이스트(54)를 스퀴지 동작으로 홈이 있는 금속 플레이트(52)에 형성되는 홈부에 절연체부용 페이스트(54)를 충전시킨 후에, 그 절연체부용 페이스트(54)가 충전된 홈이 있는 금속 플레이트(50)에 대하여 적층체 칩(42)을 침지시킴으로 인해 절연체부를 형성함으로써 절연체부 구비 적층체 칩을 제조하는 장치이다. 홈이 있는 금속 플레이트(52)는 적층체 칩(42)에 도포하기 위한 절연체부용 페이스트(54)를 공급하기 위해서 마련된다. 홈이 있는 금속 플레이트(52)는 금속 플레이트에 복수의 홈부(52a)를 형성한 것이다. 홈부(52a)는 직방체형상의 오목부로 형성된다. 홈부(52a)는 적층체 칩(42)의 길이방향에 대하여 교차하는 방향으로 격자형상으로 형성된다. 또 홈부(52a)의 체적의 크기는 절연체부용 페이스트(54)를 도포하는 적층체 칩(42)의 측면면적에 기초해서 결정된다. 절연체부용 페이스트(54)는 적층체 칩(42)에 절연체부를 형성하기 위해서 사용된다. 절연체부용 페이스트(54)의 재료에는 바인더 성분, 세라믹 원료, 가소제 및 페이스트 용제가 포함된다. 바인더 성분은 예를 들면, 폴리비닐부티랄, 에틸셀룰로오스 및 셀룰로오스부티레이트 아세테이트가 사용된다. 세라믹 원료는 BaTiO 3 , CaTiO 3 , SrTiO 3 , CaZrO 3 등이 사용된다. 가소제는 예를 들면, 디옥틸프탈레이트가 사용된다. 사용하는 절연체부용 페이스트(54)는 다음 같은 특징을 가진다. 즉, 절연체부용 페이스트(54)는 상술한 바인더 성분의 종류, 각 바인더 성분의 분자량, 무기고형분인 세라믹 원료의 함유량, 세라믹의 체적분률을 변화시킴으로써 그 점도를 변화시킬 수 있다. 본 발명에 따른 실시형태에 있어서 절연체부용 페이스트(54)의 25℃에서의 점도는 500㎩·s 이상, 2500㎩·s 이하가 되도록 상술한 바인더 성분이 함유된다. 점도가 낮은 영역에서는 절연체부용 페이스트(54)가 유동하기 쉽기 때문에 적층체 칩(42)의 능부에서의 절연체부의 두께가 얇아진다. 한편, 점도가 높은 영역에서는 절연체부용 페이스트(54)가 유동하기 어렵기 때문에 도포 직후의 형상이 유지되어서 절연체부의 형상 이상이 된다. 또한 절연체부용 페이스트의 25℃에서의 점도는 콘 플레이트형 회전 점도계로 3°×R9.7㎜의 콘을 사용하고, 전단 속도(shear rate) 0.2(1/s)로 측정한다. 또 절연체부용 페이스트(54)에 함유되는 무기고형분인 세라믹 원료의 함유량이 하기의 수학식 1을 만족시킬 필요가 있다. [수학식 1] C≥(S×t/(V/2))×100 여기에서 C는 세라믹 원료의 함유량(vol%)이며, t는 제1 절연체부(62a) 또는 제2 절연체부(62b)의 보증두께(㎛)이며, S는 제1 절연체부(62a) 또는 제2 절연체부(62b)의 형성면의 면적(㎛ 2 )이며, V는 적층체 칩(40)에서의 1개당에 대응한 홈이 있는 금속 플레이트(52)의 홈부(52a)의 홈체적(㎛ 3 )이다. 또한 보증두께란, 적층체 칩의 측면에 형성되는 절연체부에서의 목표 두께를 말한다. 즉, 홈이 있는 금속 플레이트(52)를 사용한 경우, 적층체 칩(42)에서의 1개당에 대응한 홈부의 공간체적의 1/2 이상에 상당하는 절연체부용 페이스트(54)가 적층체 칩(42)에 도포된다. 따라서 원하는 보증두께를 달성하기 위한 절연체부용 페이스트(54)의 세라믹 원료의 함유량은 보증두께, 홈체적, 제1 절연체부(62a) 또는 제2 절연체부(62b)의 형성면의 면적에 기초하여 결정된다. 또 절연체부용 페이스트(54)에 함유되는 페이스트 용제로는 적층체 칩(42)의 세라믹층(16a 및 16b)을 형성하고 있는 바인더 성분을 녹이지 않는 용매를 사용한다. 페이스트 용제가 적층체 칩(42)의 세라믹층(16a 및 16b)을 형성하고 있는 바인더 성분을 녹일 경우, 적층체 칩(42)에 데미지가 가해져서 쇼트 불량의 원인이 되기 때문이다. 예를 들면, 절연체부용 페이스트(54)에 포함되는 페이스트 용제는 세라믹 그린 시트(30a 및 30b)에서 이용된 페이스트 용제와의 관계에서 적층체 칩(42)에 포함되는 바인더 성분으로 비상용인 페이스트 용제를 사용하는 것이 바람직하다. 상기 페이스트 용제는 예를 들면 디히드로테르피네올(dihydroterpineol) 아세테이트가 사용된다. 유지 플레이트(56)는 적층체 칩(42)을 유지한 후에, 침지조건에 따라서 유지 플레이트 요동·이동 기구의 제어에 의해 적층체 칩(42)을 홈이 있는 금속 플레이트(52)에 침지시키도록 이동시키기 위해서 마련된다. 유지 플레이트(56)는 본체부(56a) 및 유지부(56b)로 구성된다. 적층체 칩(42)의 한쪽 측면(20a) 또는 다른쪽 측면(20b)은 유지부(56b)에서 유지된다. 또한 유지부(56b)는 예를 들면 점착 고무가 사용된다. 또 유지부(56b)에는 적층체 칩(42)이 예를 들면 45열×22행으로 배열된다. 적층체 칩(42)의 다른쪽 측면(20b)이 유지 플레이트(56)에 의해 유지되었을 경우, 유지 플레이트(56)는 적층체 칩(42)의 한쪽 측면(20a)을 홈이 있는 금속 플레이트(52)에 누름으로써 절연체부용 페이스트(54)에 침지시켜서 홈이 있는 금속 플레이트(52)로부터 떼어낼 때에, 적층체 칩(42)을 상하좌우 방향으로 임의의 형태로 요동시키도록 유지 플레이트 요동·이동 기구에 의해 제어된다. 마찬가지로 적층체 칩(42)의 한쪽 측면(20a)이 유지 플레이트(56)에 의해 유지되었을 경우, 유지 플레이트(56)는 적층체 칩(42)의 다른쪽 측면(20b)을 홈이 있는 금속 플레이트(52)에 누름으로써 절연체부용 페이스트(54)에 침지시켜서 홈이 있는 금속 플레이트(52)로부터 떼어낼 때에, 적층체 칩(42)을 상하좌우 방향으로 임의의 형태로 요동시키도록 유지 플레이트 요동·이동 기구에 의해 제어된다. 다음으로 도 5를 이용하여, 적층 세라믹 전자부품의 제조방법에 있어서 적층체 칩에 절연체부용 페이스트를 도포하는 공정에 대해서 설명한다. 도 5(a)~(c)는 본 발명에 따른 일실시형태의 적층 세라믹 전자부품의 제조방법에 있어서 적층체 칩에 절연체부용 페이스트를 도포하는 공정을 도시한 개략도이다. 먼저, 도 5(a)에 도시하는 바와 같이 홈이 있는 금속 플레이트(52)의 홈부(52a)에 스퀴지를 사용하여 절연체부용 페이스트(54)가 충전된다. 도 5(b)에 도시하는 바와 같이, 다음으로 절연체부용 페이스트(54)를 충전한 홈이 있는 금속 플레이트(54)의 홈부(52a)에, 상술한 바와 같이 유지 플레이트(56)에 의해 복수의 적층체 칩(42)의 다른쪽 측면(20b)을 유지한 상태로 적층체 칩(42)의 한쪽 측면(20a)을 누른다. 그리고 도 5(c)에 도시하는 바와 같이 홈이 있는 금속 플레이트(52)로부터 적층체 칩(42)을 떼어낼 때에, 적층체 칩(42)을 상하좌우 방향으로 임의의 형태로 요동시켜서 적층체 칩(42)의 한쪽 측면(20a)에 대하여 절연체부용 페이스트(54)를 젖어 퍼지게 한다. 또 도 5(a)~(c)에 있어서 적층체 칩(42)의 한쪽 측면(20a)에 대하여 절연체부용 페이스트(54)를 도포하는 공정에 대해서 설명한 공정과 마찬가지 공정에 의해, 적층체 칩(42)의 다른쪽 측면(20b)에도 절연체부용 페이스트(54)가 도포된다. 결과, 다른쪽 측면(20b)에는 제2 절연체부(62b)가 형성된다. 그리고 절연체부 구비 적층체 칩(60)이 제조된다. 도 6(a)는 도 5에 도시하는 적층체 칩에 절연체부용 페이스트를 도포하는 공정에 의해 제조된 절연체부 구비 적층체 칩의 외관의 일례를 나타내는 개략 사시도이다. 상술한 제조방법에 의해 제조된 절연체부 구비 적층체 칩(60)은 적층 세라믹 전자부품(10)이나 적층체 칩(42)과 마찬가지로 직방체형상으로 형성되어 있으며, 길이(L)방향 및 폭(W)방향을 따라 연장되는 한쪽 주면(18a) 및 다른쪽 주면(18b)과, 길이(L)방향 및 높이(T)방향을 따라 연장되는 한쪽 측면(20a) 및 다른쪽 측면(20b)과, 폭(W)방향 및 높이(T)방향을 따라 연장되는 한쪽 단면(22a) 및 다른쪽 단면(22b)을 가진다. 도 6(b) 및 (c)는 각각 내부전극의 형상을 설명하기 위한 평면단면도이다. 절연체부 구비 적층체 칩(60)은 복수의 세라믹층(16a 및 16b)에 끼도록 복수의 내부전극(24a 및 24b)을 가진다. 도 6(b)에 도시하는 바와 같이 내부전극(24a)은 대향부(26a), 인출전극부(28a), 측면부 전극(44a) 및 측면부 전극(44b)을 가진다. 그리고 인출전극부(28a)는 대향부(26a)로부터 적층체 칩(42)의 한쪽 단면(22a)으로 인출된다. 그리고 내부전극(24a)의 인출전극부(28a)의 단부가 적층체 칩(42)의 한쪽 단면(22a)으로 연장하여 노출되도록 형성된다. 한편, 측면부 전극(44a)은 원하는 폭을 가지는 제1 절연체부(62a)에 의해 덮여 있고, 측면부 전극(44b)은 원하는 폭을 가지는 제2 절연체부(62b)에 의해 덮여 있다. 또 도 6(c)에 도시하는 바와 같이 내부전극(24b)은 대향부(26b), 인출전극부(28b), 측면부 전극(44a) 및 측면부 전극(44b)을 가진다. 그리고 인출전극부(28b)는 대향부(26b)로부터 적층체 칩(42)의 다른쪽 단면(22b)으로 인출된다. 그리고 내부전극(24b)의 인출전극부(28b)의 단부가 적층체 칩(42)의 다른쪽 단면(22b)으로 연장하여 노출되도록 형성된다. 한편, 측면부 전극(44a)은 원하는 폭을 가지는 제1 절연체부(62a)에 의해 덮여 있고, 측면부 전극(44b)은 원하는 폭을 가지는 제2 절연체부(62b)에 의해 덮여 있다. 이어서 상술한 공정에 의해 제조된 절연체부 구비 적층체 칩(60)이 소성된다. 그리고 소성된 절연체부 구비 적층체 칩(60)의 한쪽 단면(22a) 및 다른쪽 단면(22b)에 대하여 도전 페이스트가 도포되고, 도전 페이스트가 도포된 절연체부 구비 적층체 칩(60)이 베이킹된다. 그러면 한쪽 단면(22a) 및 다른쪽 단면(22b)에는 외부전극(14a 및 14b)이 각각 형성되어서 적층 세라믹 전자부품이 제조된다. 본 발명에 따른 적층 세라믹 전자부품의 제조방법에 따르면 절연체부용 페이스트의 점도를 500㎩·s 이상, 2500㎩·s 이하로 설정하고, 또한 세라믹 원료의 함유량이 소정의 조건을 만족시키므로, 적층체 칩(42)의 측면에 절연체부를 형성하는 데에 있어서 그 절연체부의 도포두께의 편차를 억제하여 뿔 형상의 돌기 등과 같은 도포형상에 이상이 없으며, 또한 보증두께보다도 실측두께가 밑돌지 않는 적층 세라믹 전자부품을 제조할 수 있다. 따라서 적층체 칩(42)의 측면에 대하여 원하는 절연체부의 두께를 가짐으로써 전기 특성이 안정된 신뢰성 높은 적층 세라믹 전자부품을 얻을 수 있다. 또한 본 발명에 따른 적층 세라믹 전자부품의 제조방법에 따르면 적층 세라믹 전자부품의 외관 품위의 저하를 억제하는 적층 세라믹 전자부품을 얻을 수 있다. 또 본 발명에 따른 적층 세라믹 전자부품의 제조방법에 따르면 절연체부용 페이스트(54)에 적층체 칩(42)에 대하여 비상용성의 페이스트제를 사용하므로 이 페이스트제에 의한 적층체 칩(40)의 본체에 대한 데미지를 없앨 수 있다. 실시예 1 이어서 본 발명에 따른 적층 세라믹 전자부품의 제조방법에 따른 일실시예에 대해서 설명한다. 본 실시예에 따른 적층 세라믹 전자부품의 제조방법은 복수의 세라믹 그린 시트에 스트라이프 형상의 전극을 인쇄하여 적층하고, 그것을 잘라서 측면부의 전극을 노출시킨 적층체 칩을 작성 후, 절연체부용 페이스트를 충전한 임의의 체적의 홈을 가지는 홈이 있는 금속 플레이트에 적층체 칩을 누름으로써 적층 세라믹 전자부품을 제조하는 공법이다. 본 실시예에 있어서 바인더의 종류, 바인더의 분자량, 세라믹 원료의 함유량, 세라믹의 체적분률을 변화시켜서 절연체부용 페이스트의 점도를 변화시킨 절연체부용 페이스트를 시험 작성했다. 각각의 절연체부용 페이스트를 이용하여 홈이 있는 금속 플레이트에 대하여 적층체 칩을 침지하고, 그 적층체 칩을 상하좌우 방향으로 임의의 형태로 요동시키면서 끌어올림으로써 적층체 칩의 측면에 절연체부를 형성했다. 그리고 각 적층체 칩의 절연체부의 두께편차와 절연체부의 형상을 확인했다. 또 홈이 있는 금속 플레이트의 공간체적을 변화시켜서 세라믹 원료의 함유량과 절연체부의 두께의 관계를 확인했다. 결과를 표 1 및 표 2 그리고 표 3 및 표 4에 나타낸다. 또한 본 실시예에 따른 실험 조건은 아래와 같다 . ·실험 조건 ·적층체 칩의 사이즈:L 1.0㎜×W 0.5㎜×T 0.5㎜ ·적층체 칩의 개수:990개 (점착 고무 위에 45열×22행으로 배치) ·적층체 칩의 배치 간격:열간 1.0㎜, 행간 2.0㎜ ·적층체 칩의 유기성분 유전체층: (바인더 성분):주로 폴리비닐부티랄 (가소제):디옥틸프탈레이트 내부전극(도전막) (바인더 성분):에틸셀룰로오스 (가소제):알키드 ·절연체부용 페이스트의 유기성분 (바인더 성분):폴리비닐부티랄, 에틸셀룰로오스, 셀룰로오스부티레이트아세테이트 (가소제):디옥틸프탈레이트 (용제):디히드로테르피닐 아세테이트 ·홈이 있는 금속 플레이트 공간체적(적층체 칩 1개에 상당하는 홈부의 공간체적): 1.0㎜×1.0㎜×0.05㎜, 1.0㎜×1.0㎜×0.10㎜ 1.0㎜×1.0㎜×0.15㎜, 1.0㎜×1.0㎜×0.20㎜ 또한 절연체부용 페이스트의 조성의 바인더 성분의 바인더의 종류 및 분자량의 상세한 내용은 아래와 같다 . 폴리비닐부티랄:중량 평균 분자량 Mw:25000 에틸셀룰로오스A:중량 평균 분자량 Mw:35000 에틸셀룰로오스B:중량 평균 분자량 Mw:11000 셀룰로오스아세테이트부티레이트A:중량 평균 분자량 Mw:20000 셀룰로오스아세테이트부티레이트B:중량 평균 분자량 Mw:11000 셀룰로오스아세테이트부티레이트C:중량 평균 분자량 Mw:4000 절연체부용 페이스트의 페이스트 점도는 콘 플레이트형 회전 점도계로 3°×R9.7㎜의 콘을 사용하고, 전단 속도를 0.2(1/s)로 측정했다. 상세한 점도의 측정 조건은 아래와 같다 . ·점도계 :토키산교 가부시키가이샤 제품 TV-30형 점도계 ·콘 플레이트형 :TV-30H ·콘 로터 명칭 :3°×R9.7 ·측정 샘플량 :0.2ml ·측정 온도 :25℃ ·회전수 :0.1rpm ·측정 시간 :60초(점도계 회전 개시로부터 60초 후의 점도를 측정)
표 1 및 표 2 그리고 표 3 및 표 4는 각각, 상기의 실험 조건에서 나타낸 것과 같이 절연체부용 페이스트를 구성하는 바인더 성분의 종류 등을 변화시킴으로써 점도를 변화시키고, 아울러 홈이 있는 금속 플레이트에서의 홈체적을 변화시켰을 경우의 절연체부의 두께의 변화에 대한 실험 결과를 나타낸 것이다. 표 1 및 표 2는 절연체부의 보증두께가 20㎛이라고 설정했을 경우의 실험예를 나타내고, 표 3 및 표 4는 절연체부의 보증두께가 30㎛이라고 설정했을 경우의 실험예를 나타낸다. 또 표 1 및 표 2에서의 시료번호 1~58과 표 3 및 표 4에서의 시료번호 61~118은 시료번호 1과 61, 2와 62, …가 각각 같은 페이스트 조성, 칩 물성 및 홈이 있는 금속 플레이트를 사용하고 있다. 또한 각 표 중의 ※은 본 발명의 범위 밖이다. 여기에서 표 1 및 표 2 그리고 표 3 및 표 4에 있어서, 칩 물성에서의 측면면적 S는 적층체 칩의 측면에서의 절연체부의 형성면의 면적(㎛ 2 )을 나타낸다. 또 PVC(Pigment Volume Concentration)란, 고형분 중에 차지하는 입자(피그먼트)의 체적비율을 나타내는 것이라고 정의되지만, 여기에서는 {세라믹 입자/(세라믹 입자+고형의 바인더 성분)}×100[vol%]의 식으로 구해지는 값이다. 또 표 1 및 표 2 그리고 표 3 및 표 4에서의 절연체부의 실측두께는 다음과 같이 구했다. 즉, 먼저 단면을 따라 절연체부 구비 적층체 칩을 절단하여 한쪽 측면 위의 절연체부(9군데)의 상태를 SEM로 관찰하고, 세라믹 소체의 한쪽 측면 또는 다른쪽 측면에서 절연체부의 단부까지의 길이를 절연체부의 두께로 하여 측정했다. 이 9군데의 측정 결과에 대해서 평균치를 구하고, 그 평균치를 실측두께의 값으로 했다. 또 절연체부의 두께편차란, 실측두께에 대하여 9군데의 측정 결과 각각의 값이 얼마만큼 증감하고 있는지의 비율의 최대값과 최소값을 나타낸다. 절연체부의 보증두께란, 적층체 칩의 측면에 형성되는 절연체부에서의 목표 두께이다. 또 뿔 형상이란, 적층체 칩에 도포된 절연체부용 페이스트가 뿔 형상으로 형성되었는지 여부의 판정 결과를 나타낸다. 본 실시예에서의 절연체부용 페이스트의 점도는 실측두께와 비교하여 두께편차가 ±50% 이내로 억제되며, 또한 절연체부의 형상 이상이 발생하지 않는 범위에서 결정했다. 또한 절연체부의 형상에 대해서 이상인지 여부의 판정은 뿔 형상의 돌기 등이 형성되어 있지 않은 절연체부에 대해서 「○」라고 하여 실시했다. 그 결과, 절연체부용 페이스트의 25℃에서의 점도가 500㎩·s 이상, 2500㎩·s 이하인 경우에 두께편차가 저감되고, 또 절연체부의 형상이 뿔 형상의 돌기 등이 형성되지 않는 것이 확인되었다. 이어서 절연체부의 두께편차 및 절연체부의 형상에 대해서 문제가 없는 절연체부용 페이스트를 선출한 것 중에서, 실측두께와 보증두께의 관계로부터 절연체부용 페이스트의 세라믹 원료와 홈이 있는 금속 플레이트의 홈부에서의 공간체적의 관계를 확인했다. 각 절연체부용 페이스트의 절연체부의 실측두께의 실측치는 홈이 있는 금속 플레이트의 홈부에서의 공간체적의 1/2 이상에 상당하는 절연체부용 페이스트가 적층체 칩에 도포된다고 한 계산값과 거의 일치하고 있고, 이 계산값보다 작아지는 경우는 없다. 이 결과로부터 절연체부의 보증두께를 달성하는 절연체부용 페이스트의 세라믹 원료는 이하의 수학식 2를 만족시키면 되는 것이 명백해졌다. [수학식 2] C≥(S×t/(V/2))×100 여기에서 C는 세라믹 원료의 함유량(vol%)이며, t는 절연체부의 보증두께(㎛)이며, S는 절연체부의 형성면의 면적(㎛ 2 )이며, V는 적층체 칩 1개당에 대응한 홈이 있는 금속 플레이트의 홈체적(㎛ 3 )이다. 또한 보증두께란, 적층체 칩의 측면에 형성되는 절연체부에서의 목표 두께를 말한다. 따라서 본 실험 결과로부터 적층체 칩의 측면에 대하여 원하는 두께의 절연체부를 형성하기 위해서는 절연체부용 페이스트의 25℃에서의 점도가 500㎩·s 이상, 2500㎩·s 이하가 바람직하고, 또한 상기 수학식 2의 조건을 만족시킬 필요가 있는 것이 명백해졌다. 또한 표 1 및 표 2 그리고 표 3 및 표 4에 있어서 보증두께를 각각 20㎛과 30㎛로 다르게 하고 있다. 이렇게 보증두께를 30㎛으로 했을 때, 20㎛인 경우와 비교하여 본 발명의 청구범위 외의 비교예가 증가하고 있는 것을 알 수 있다. 따라서 보증두께를 두껍게 설정함으로써 그에 대응하여 도포 조건을 변경하지 않으면 안되는 것이 명백해졌다. 이것은 보증두께를 크게 설정하면 적층 세라믹 전자부품의 전기 특성을 유지할 수 있는 허용 조건이 까다로워지는 것을 시사하고 있다. 실시예 2 다음으로 본 발명에 따른 적층 세라믹 전자부품의 제조방법에 따른 다른 실시예에 대해서 설명한다. 본 실시예에 따른 적층 세라믹 전자부품의 제조방법은 실시예 1과 마찬가지로 복수의 세라믹 그린 시트에 스트라이프 형상으로 전극을 인쇄하여 적층하고, 그것을 잘라서 측면부의 전극을 노출시킨 적층체 칩을 작성 후, 절연체부용 페이스트를 충전한 임의의 체적의 홈을 가지는 홈이 있는 금속 플레이트에 적층체 칩을 누름으로써 적층 세라믹 전자부품을 제조하는 공법이다. 세라믹 그린 시트 성형용 바인더에 고분자량이며 수산기가 많은 타입의 폴리비닐부티랄을 사용한 적층 세라믹 전자부품에 있어서 본 발명의 실시예를 나타낸다. 페이스트 용제에 적층체의 세라믹층에 포함되는 바인더 성분으로 비상용인 용제와, 적층체 세라믹층에 포함되는 바인더 성분으로 상용하는 용제를 사용하여 절연체부용 페이스트를 제작했다. 각 절연체부용 페이스트로 적층체 칩에 대하여 절연체부를 형성하여 적층 세라믹 전자부품을 제작한 후에 그 쇼트율을 확인했다. 또한 본 실시예에 따른 실험 조건은 아래와 같다 . ·실험 조건 ·적층체 칩의 사이즈:L 1.0㎜×W 0.5㎜×T 0.5㎜ ·적층체 칩의 개수:990개 (점착 고무 위에 45열×22행으로 배치) ·적층체 칩의 배치 간격:열간 1.0㎜, 행간 2.0㎜ ·적층체 칩의 유기성분 유전체층: (바인더 성분):폴리비닐부티랄 《중량 평균 분자량 200000, 수산기 34mol%》 (가소제):디옥틸프탈레이트 내부전극(도전막) (바인더 성분):에틸셀룰로오스 (가소제):알키드 ·절연체부용 페이스트의 유기성분 (바인더 성분):셀룰로오스부티레이트아세테이트 (가소제):디옥틸프탈레이트 (용제):디히드로테르피닐 아세테이트, 테르피네올 ·홈이 있는 금속 플레이트 공간체적(적층체 칩 1개에 상당하는 홈부의 공간체적): 1.0㎜×1.0㎜×0.10㎜
표 5는 절연체부용 페이스트에 포함되는 페이스트 용제와 적층체 세라믹 전자부품의 쇼트율의 관계를 나타낸 것이다. 표 5에 나타내는 바와 같이 절연체부용 페이스트의 페이스트 용제로, 적층체 칩의 세라믹층을 형성하고 있는 유기성분에 대하여 비상용의 디히드로테르피네올 아세테이트를 사용한 페이스트는 쇼트율이 0%였다. 한편, 페이스트 용제로, 적층체 칩의 세라믹층을 형성하고 있는 바인더 성분으로 상용하는 테르피네올을 사용한 페이스트는 쇼트율이 100%였다. 이 결과로부터 페이스트 용제에는 적층체 칩의 세라믹층을 형성하고 있는 바인더 성분으로 비상용의 용제를 사용할 필요가 있는 것이 명백해졌다. 발명에 따른 적층 세라믹 전자부품의 제조방법에 따르면 절연체부용 페이스트의 점도를 500㎩·s 이상, 2500㎩·s 이하로 설정하고, 또한 세라믹 원료의 함유량이 소정의 조건을 만족시킴으로써 원하는 절연체부의 두께를 가지는 적층 세라믹 전자부품을 얻을 수 있으므로 전기 특성이 안정된 신뢰성 높은 적층 세라믹 전자부품을 얻을 수 있다. 또 본 실시형태에서는 절연체부용 페이스트로서 적층체 칩의 세라믹층에 포함되는 바인더 성분에 대하여 비상용의 페이스트 용제를 사용함으로써 적층체 칩의 세라믹층을 형성하는 바인더 성분이 녹지 않기 때문에 전기 특성이 안정된 적층 세라믹 전자부품을 얻을 수 있다. 본 발명에 따른 실시예에서는 유지 플레이트를 상하좌우 방향으로 임의의 형태로 요동시킴으로써 적층체 칩을 요동시켜서 홈이 있는 금속 플레이트로부터 떼어내도록 했지만, 이에 한정되는 것이 아니고 홈이 있는 금속 플레이트를 상하좌우 방향으로 임의의 형태로 요동시켜서 적층체 칩을 떼어내도록 해도 된다. 또 본 발명에 따른 실시형태에서의 세라믹 소체는 유전체 세라믹을 이용하므로 콘덴서로서 기능하고 있지만, 이에 한정되는 것이 아니라 압전체 세라믹을 이용한 경우는 압전부품으로서 기능하고, 반도체 세라믹을 이용한 경우는 써미스터로서 기능하며, 자성체 세라믹을 이용한 경우는 인덕터로서 기능한다. 또 인덕터로서 기능할 경우, 내부전극은 코일 형상의 도체가 된다.
10 적층 세라믹 전자부품
12 세라믹 소체
14a, 14b 외부전극
16a, 16b 세라믹층
18a 한편 주면
18b 다른쪽 주면
20a 한쪽 측면
20b 다른쪽 측면
22a 한쪽 단면
22b 다른쪽 단면
24a, 24b 내부전극
26a, 26b 대향부
28a, 28b 인출전극부
30a, 30b 세라믹 그린 시트
32a, 32b 도전막
34a, 34b 갭
36 적층체
38 제1 절단선
40 제2 절단선
42 적층체 칩
44a, 44b 측면부 전극
50 절연체부 형성 장치
52 홈이 있는 금속 플레이트
52a 홈부
54 절연체부용 페이스트
56 유지 플레이트
56a 본체부
56b 유지부
60 절연체부 구비 적층체 칩
62a 제1 절연체부
62b 제2 절연체부 |
