多栅极隧道场效应晶体管（TFET） |
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| 申请号 | CN201611103068.8 | 申请日 | 2016-12-05 | 公开(公告)号 | CN106910768A | 公开(公告)日 | 2017-06-30 |
| 申请人 | IMEC 非营利协会; | 发明人 | M·A·普尔加德里; A·阿莲; | ||||
| 摘要 | 公开了一种隧道 场效应晶体管 (TFET)，其包括 半导体 材料的源极‑ 沟道 ‑漏极结构。该源极‑沟道‑漏极结构包括n型或p型掺杂的源极区，与该源极区相反掺杂的漏极区和位于该源极区和该漏极区之间的固有或低掺杂的沟道区。该TFET进一步包括 覆盖 该沟道区的参考栅极结构，以及在该参考栅极结构旁的源极侧栅极结构，其中该源极侧栅极结构的功函和/或静电电位，以及该参考栅极结构的参考功函和/或静电电位被选择用于允许操作中的TFET器件的隧穿机制在该沟道区中在该源极侧栅极结构和该参考栅极结构之间的界面或界面区处发生。 | ||||||
| 权利要求 | 1.一种隧道场效应晶体管(TFET)，包括： |
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| 说明书全文 | 多栅极隧道场效应晶体管(TFET)[0001] 公开领域 [0003] 公开背景 [0004] 纳米电子器件一般作为集成电路被制造在半导体基板上。互补金属氧化物半导体(CMOS)场效应晶体管是集成电路的核心元件中的一种。CMOS晶体管的尺寸和操作电压不断地被减小或等比例减小，以获得集成电路越来越高的性能和封装密度。 [0005] 由于CMOS晶体管的按比例减小所引起的一个问题在于功耗不断提高。这部分是因为泄漏电流在增加(例如，归因于短沟道效应)，以及因为其变得难以减小电源电压。后者主要是由于亚阈值摆幅被限制为最小约60mv/dec(毫伏/倍频程)，从而将晶体管从导通切换到截止需要特定电压变化并且因此需要最小电源电压。 [0006] 隧道场效应晶体管(TFET)通常众所周知是金属氧化物半导体场效应晶体管(MOSFET)的继任者，因为它们没有短沟道效应，以及因为它们产生的低截止电流。TFET的另一优点在于亚阈值摆幅在理论上可以小于60mV/dec(常规MOSFET的物理极限)，然而在实践中当前的TFET还未达成这一点。 [0007] 存在对于TFET设计和TFET器件性能的改进的进一步需要。 [0008] 发明概述 [0009] 本发明的特定实施例的目的在于提供具有改进的性能的隧道场效应晶体管(TFET)。 [0010] 本发明的实施例的另一目的在于提供具有良好器件属性的TFET，特别是例如具有良好IDS-VGS-特征(意味着具有小于60mV/dec的亚阈值摆幅)的TFET [0011] 上述目的是通过根据本发明的实施例的器件来达成的。 [0012] 本发明的特定和优选的方面在所附独立权利要求和从属权利要求中阐述。从属权利要求的特征可以与独立权利要求的特征组合，以及恰适地且不仅仅如权利要求中显式阐述的那样与其他独立权利要求的特征组合。 [0013] 根据创造性方面，公开了一种隧道场效应晶体管(TFET)，该隧道场效应晶体管(TFET)包括半导体材料的源极-沟道-漏极结构，该结构包括用具有掺杂的源极类型(为N或P)的掺杂剂元素所掺杂的源极区，用具有与掺杂的源极类型相反的掺杂的漏极类型的掺杂剂元素所掺杂的漏极区，位于该源极区和该漏极区之间且与该源极区形成源极-沟道界面及与该漏极区形成漏极-沟道界面的沟道区，该沟道区是固有的或低掺杂的；参考栅极结构，其包括具有参考功函和参考静电电位的参考栅极介电层和参考栅电极，该参考静电电位是在参考栅电极处呈现的静电电位，该参考栅极介电层夹在该沟道区的半导体材料和该参考栅电极之间；在该参考栅极结构旁边的源极侧栅极结构，该源极侧栅极结构包括具有功函和/或源极侧静电电位的源极侧栅极介电层和源极侧栅电极，该源极侧静电电位是该源极侧栅电极处呈现的静电电位，该源极侧栅极介电层夹在该沟道区的半导体材料和该源极侧栅电极之间；并且其中该源极侧栅极结构和该参考栅极结构的功函或静电电位被选择用于允许操作中的TFET器件的隧穿机制在该源极侧栅极结构和该参考栅极结构之间的沟道区中的界面或界面区域处发生。 [0014] 根据诸实施例，TFET包括半导体材料的源极-沟道-漏极结构、参考栅极结构和源极侧栅极结构。该源极-沟道-漏极结构包括用具有掺杂的源极类型(为N或P)的掺杂剂元素所掺杂的源极区，用具有与掺杂的源极类型相反的掺杂的漏极类型的掺杂剂元素所掺杂的漏极区，位于该源极区和该漏极区之间且与该源极区形成源极-沟道界面及与该漏极区形成漏极-沟道界面的沟道区，该沟道区是固有的或低掺杂的。该参考栅极结构包括具有参考功函的参考栅极介电层和参考栅电极，该参考栅极介电层夹在沟道区和参考栅电极的半导体材料之间。该源极侧栅极结构位于该参考栅极结构的旁边并且包括具有功函的源极侧栅极介电层和源极侧栅电极，该源极侧栅极介电层夹在该沟道区的半导体材料和该源极侧栅电极之间。该功函和参考功函被选择用于允许操作中的TFET器件的隧穿机制在该源极侧栅极结构和该参考栅极结构之间的该沟道区域中的界面或界面区域处发生。 [0015] 根据诸实施例，该TFET包括半导体材料的源极-沟道-漏极结构，该结构包括用具有掺杂的源极类型(为N或P)的掺杂剂元素所掺杂的源极区，用具有与掺杂的源极类型相反的掺杂的漏极类型的掺杂剂元素所掺杂的漏极区，位于该源极区和该漏极区之间且与该源极区形成源极-沟道界面及与该漏极区形成漏极-沟道界面的沟道区，该沟道区是固有的或低掺杂的；参考栅极结构，其包括在参考栅电极处具有静电电位的参考栅极介电层和参考栅电极，该参考栅极介电层夹在该沟道区的半导体材料和该参考栅电极之间；在该参考栅极结构旁边的源极侧栅极结构，该源极侧栅极结构包括在源极侧栅电极处具有静电电位的源极侧栅极介电层和源极侧栅电极，该源极侧栅极介电层夹在该沟道区的半导体材料和该源极侧栅电极之间；并且其中该源极侧栅极结构和该参考栅极结构之间的静电电位差被选择用于允许该操作中的TFET器件的隧穿机制在该源极侧栅极结构和该参考栅极结构之间的沟道区中的界面或界面区域处发生。 [0016] 根据诸实施例，该功函和该参考功函之间的差至少为该半导体材料的带隙。 [0017] 根据诸实施例，对于P型源极区而言，该功函大于该参考功函，且对于N型源极区而言，该功函小于该参考功函。 [0018] 根据诸实施例，该静电电位和该参考静电电位之间的差至少为该半导体材料的带隙。 [0019] 根据诸实施例，该源极侧栅极结构和该参考栅极结构被放置成彼此相距一段距离。该距离可以小于10nm。 [0020] 根据诸实施例，该源极侧栅极结构具有与该源极区的交叠，并且该参考栅极结构具有与该漏极区的交叠或欠叠。该交叠或欠叠可以在0-10nm的范围内。 [0021] 根据诸实施例，该TFET可进一步包括口袋(pocket)栅极结构，该口袋栅极结构包括具有口袋功函的口袋栅极介电层和口袋栅电极，该口袋栅极结构位于在该源极侧栅极结构和该参考栅极结构之间的该沟道区。 [0022] 根据诸实施例，该口袋功函被选择以在该源极侧栅极结构和该口袋栅极结构之间的该沟道区中的界面或界面区处创建局部尖锐的带弯曲。 [0023] 根据诸实施例，对于P型源极区而言，该口袋功函小于该参考功函，且对于N型源极区而言，该口袋功函大于该参考功函。 [0024] 根据诸实施例，该沟道区的掺杂水平在无掺杂到至多为1018/cm3的范围中。根据诸实施例，该源极区和该漏极区的掺杂水平分别在1019/cm3到4e1020/cm3和1018/cm3到4e1020/cm3的范围内。 [0025] 根据诸实施例，该源极-沟道-漏极结构是水平结构并且该栅电极是单栅极结构。根据替换性实施例，该源极-沟道-漏极结构是水平结构，且该栅电极是位于彼此相对的该水平源极-沟道-漏极结构的两个侧壁处的双栅极结构。根据替换性实施例，源极-沟道-漏极结构是水平结构或垂直结构，并且该栅电极是位于该水平或垂直源极-沟道-漏极结构周围的全包围结构。 [0026] 根据诸实施例，源极-沟道-漏极结构包括纳米结构，诸如纳米导线或纳米薄片。 [0027] 根据创造性方面的TFET器件及其实施例解决了涉及由于源极区中的高掺杂而引起的任何类型的干扰现象(诸如Urbach带尾或杂质带，后者附加地也导致了带隙变窄)的问题。 [0028] 根据创造性方面的TFET的优点在于其具有低亚阈值摆幅SS，更具体而言是在室温时低于60mV/dec。 [0029] 根据创造性方面的TFET的优点在于源极区中与掺杂相关的非理想因素的影响被降低。更具体而言，TFET的源极区中的带尾(或这也经常称之为Urbach带尾)被降低了或者甚至被消除了。 [0030] 根据特定实施例的TFET结构的优点可以出于低功率和低成本应用的原因而被应用。 [0032] 本发明现在将会进一步参照所附附图以示例的方式进行描述。所有的附图旨在解说本发明的某些方面和特定的实施例。为了清楚的原因，附图以简化方式进行描绘。未示出所有的替换以及选项，并且因此本发明并不限于给定附图的内容。类似的标记被采用来指代不同附图中的类似部分。 [0033] 所有的附图旨在解说本公开的某些方面和实施例。所描述的附图只是示意性的并且是非限制性的。 [0034] 图1-6解说了根据本发明的不同实施例的TFET结构的横截面的示意性表示。 [0035] 解说性实施例的详细描述 [0036] 本发明将针对特定实施例且参考一些附图进行描述，但是本发明不限于此，而是只通过权利要求限定。所描述的附图只是示意性的并且是非限制性的。在附图中，一些元件的尺寸可放大并且出于解说性的目的不按比例绘制。尺寸和相对尺寸不对应于本发明实践的实际缩减。 [0037] 此外，说明书和权利要求中的术语顶部及类似术语用于描述性的目的并且不一定用于描述相对位置。可以理解，如此使用的这些术语在适当情况下是可互换的，并且本文所描述的特定实施例能够以不同于本文所描述或所解说的其他方向来操作。 [0038] 要注意，权利要求中使用的术语“包括”不应被解读为限定于其后列出的手段，它并不排除其他元素或步骤。由此其解读为如所指代地指明所陈述的特征、整数、步骤或组件的存在，但不排除一个或多个其他特征、整数、步骤或组件，或其群组的存在或添加。由此，“包括装置A和B的设备”的表达不应被限定于仅由组件A和B构成的设备。其意指关于本发明，设备A的仅相关组件是A和B。 [0039] 贯穿本说明书引述的“一个实施例”或“一实施例”意指结合该实施例描述的特定特征、结构或特性是包含在本发明的至少一个实施例中的。由此，短语“一个实施例”或“一实施例”在贯穿本说明书的各个地方的出现并非必要地全部引述同一实施例，但是可能引述同一实施例。进一步，在一个或多个实施例中，如本领域普通技术人员会从本公开中显而易见的，特定特征、结构或特性可以用任何合适的方式进行组合 [0040] 类似地，应当领会，在示例性特定实施例的描述中，出于流线化本公开的目的，并且辅助各个创造性方面的一者或多者的理解，本发明的各个特征有时在单个实施例、附图或其描述中被编组在一起。然而，这种公开方法并不被解读为反映所要求保护的本发明需要比每项权利要求中所明确记载的更多特征的意图。相反，如所附权利要求反映的，各发明方面可以存在比单个前述公开的实施例的全部特征更少的特征。因此，具体描述之后所附的权利要求因此被明确纳入该具体描述中，每一项权利要求独自作为本发明单独的实施例。 [0041] 进一步，如本领域技术人员将会理解的，虽然本文中描述的一些实施例包括但不限于其他实施例中包括的其他特征，但是不同实施例的特征的组合亦在本发明的范围之内，并且形成不同的实施例。例如，在以下权利要求中，任何所要求保护的实施例可以用于任何组合。 [0042] 在本文所提供的描述中，阐述了众多具体细节。然而应理解，特定实施例在没有这些具体细节的情况下也可实践。在其他实例中，公知的方法、结构和技术未被详细示出以免模糊本描述的理解。 [0043] 本发明现在将会通过多个特定实施例的具体描述来描述。清楚的是可以根据本领域技术人员的知识来配置其他特定实施例而不脱离由所附权利要求定义的本发明的技术教导。 [0044] 当贯通本文使用术语“隧道场效应晶体管(TFET)”时，是指代其中栅极通过调制所谓带到带隧穿(BTBT)来控制源极到漏极电流的半导体器件。带到带隧穿是在其中电子从价电子带通过半导体带隙隧穿到导电带，或者相反的工艺。 [0045] 虽然，本文描述的一些实施例包括n型TFET(nTFET)的示例，这意味着半导体器件包括p型源极和n型漏极(经常也被称为p-i-n二极管TFET或n沟道TFET)，但是也可以应用TFET器件的其他实现，诸如例如，p型TFET(pTFET或p沟道TFET)，这意味着半导体器件包括n型源极(其中栅电极至少部分包围源极区，例如，位于源极区上的栅电极或围绕源极区的栅电极)和p型漏极。 [0046] 无论何时指代栅极结构，该栅极结构都包括栅极电介质和栅电极。栅极介电层是夹在源极-沟道-漏极结构和栅电极之间的层。栅电极可包括导电材料以获得特定的栅极功函，这些导电材料例如选择自以下至少一者：多晶硅、多晶锗、金属(诸如，铝、钨、钽、钛、钌、钯、铑、铼、铂)及其合金，金属氮化物(诸如，TaN和TiN)、金属硅氮化物(诸如TaSiN)、导电氧化物(诸如，RuO2和ReO3)、全金属硅化物(FUSI)(诸如，CoSi2,NiSi和TiSi2)、全金属锗化物(FUGE)、功函可隧穿金属、工程材料。在特定实施例中，栅电极由其功函被特别针对沟道区中所选沟道材料设计的金属、栅极电介质材料、栅极电介质厚度和沟道掺杂制成。栅极介电层沿源极-沟道-漏极结构的至少部分延伸，并且栅电极层沿栅极介电层，沿栅极介电层的一个面延伸，该栅极介电层的面相对于栅极介电层面对源极-沟道-漏极结构的面。栅电极层不延伸超过栅极介电层。栅电极层和栅极介电层的至少一部分可以沿沟道层的至少一部分延伸。栅极电介质至少位于栅电极的整个长度的下方但是可以延伸得更长，诸如覆盖至多TFET结构(即，下方的源极-沟道-漏极结构)的整个长度。 [0047] 栅极电介质可以选自以下至少一者：硅基氧化物(例如，二氧化硅、氮氧化硅)、氧化铝、高k氧化物(氧化物、氮氧化物、硅酸盐和过渡金属的氮化硅酸盐，这些过渡金属诸如铪、钽、钛、铌、钒、铱、锆)。在特定实施例中，栅极电介质是高k氧化物(具有高于二氧化硅的介电常数(k值)的k值的氧化物)，诸如例如氧化铪。栅极电介质(例如，栅极氧化物)的厚度优选地在0.5nm到20nm的范围内。 [0048] 理想的TFET依赖于(源极区和沟道区之间的)尖锐带边(sharp band edge)，从而突发切换是可能的，即，当源极区的价电子带与沟道区的导电带交叠时。然而，由于Urbach带尾(Urbach tails),带边不是完美尖锐的。Urbach带尾是禁止带隙中的状态，藉由该Urbach带尾，这些状态的密度随着与带边的距离呈指数级减小。结果，取决于Urbach带尾的幅值，TFET的陡峭发动将会被降级并且由此是较不陡峭的。 [0049] 本发明的特定创造性方面和实施例的一个目的在于克服由于源极区中的高掺杂而引起的任何类型的干扰现象(诸如例如，Urbach带尾)的缺点，以及提供比较不易受到Urbach带尾的影响并且因此可以获得更为陡峭的亚阈值摆幅(SS)(即，60mV/dec下)的TFET器件。 [0050] 图1示出了根据创造性方面的TFET器件的横截面的示意性表示。 [0051] TFET器件1包括半导体材料的源极-沟道-漏极结构10。根据本公开的实施例，总体半导体材料(即，形成源极-沟道-漏极结构10的基本材料)可以选自以下至少一者：IV族材料(诸如硅、锗、碳)及其二元化合物，或III/V族材料(诸如，铟、镓、砷、锑、铝、磷、硼、氮)及其二元、三元和四元化合物，或II/VI族材料(诸如，镉、锌、硫、硒、碲、氧)及其二元、三元和四元化合物、碳纳米管或二维材料(也被称为2D材料或单层材料，诸如例如石墨烯或过渡金属二元硫属化合物)。 [0052] 根据诸实施例，源极-沟道-漏极结构10可包括异质结构。优选地，最终的异质结构包括具有类似晶格常数的材料，从而最终的异质结构界面具有高质量，这意味着低缺陷密度。此类材料组合的示例为InP/In0.53Ga0.47As(晶格匹配)、InAs/GaSb(0.6％的小晶格失配)、In0.53Ga0.47As/GaAs0.5Sb0.5(晶格匹配)。在异质结构的情形中，异质结构界面(即，不同材料之间的界面)应当优选地与参考栅极结构105、107和源极侧栅极结构104、106之间的界面区域110对齐。也就是说，异质结构界面不应当与源极-沟道界面一致。 [0053] 根据诸实施例，源极-沟道-漏极结构10可以是纳米结构，诸如纳米导线或纳米薄片。 [0054] 源极-沟道-漏极结构10包括用于提供将会被用于经由沟道区到漏极区的带到带隧穿的载流子的源极区101，漏极区102和位于源极区101和漏极区102之间的沟道区100。源极-沟道-漏极10结构可具有纵向方向。 [0055] 源极区101用具有为N或P的掺杂源类型且具有掺杂浓度的掺杂剂元素来掺杂。源极区101由此取决于TFET器件的类型来进行n型掺杂或p型掺杂(p-TFET具有n型源极区以及反之亦然)。源极区101可以具有1016cm-3掺杂浓度，或更高的掺杂浓度，诸如例如在1016cm-3和5.1020cm-3之间，优选地，在1017cm-3和1020cm-3之间。源极区101进一步包括电源极触点121。 [0056] 漏极区102可以相对于源极区进行相反掺杂，并且具有1016cm-3掺杂浓度，或更高的掺杂浓度，诸如例如在1016cm-3和5.1020cm-3之间，优选地，在1017cm-3和1020cm-3之间。漏极区102进一步包括电漏极触点122。 [0057] 电源极触点和/或漏极触点可包括选自以下至少一者的导电材料：包括硅化物的结构(NiSi,CoSi2,TiSi2或类似)、包括锗化物的结构、包括金属的结构、多晶硅或其组合。在特定实施例中，源极和/或漏极电触点可以是金属与硅化物的组合。同样公开的是，由例如导电氧化物源以及甚至是导电聚合物形成的触点。 [0058] 取决于是n-TFET还是p-TFET，不同的掺杂类型可以被用于源极区101和/或漏极区102。对于硅基TFET，可能的p型掺杂剂是硼、铝、镓、铟、钛、钯、钠、铍、锌、金、钴、钒、镍、钼、汞、锶、锗、铜、钾、锡、钨、铅、氧、铁；并且可能的n型掺杂剂是锂、锑、磷、砷、铋、碲、钛、碳、镁、硒、铬、钽、铯、钡、硫、锰、银、镉、铂。对于锗基TFET，可能的p型掺杂剂是硼、铝、钛、镓、铟、铍、锌、铬、镉、汞、钴、镍、锰、铁、铂；以及可能的n型掺杂剂是锂、锑、磷、砷、硫、铯、碲、铜、金、银。 [0059] 沟道区100位于源极区和漏极区之间。沟道区是固有的或低掺杂的。这意味着沟道区是高电阻区，其为低p型或n型掺杂，从而大部分的电位跨沟道区下降。沟道区100具有低于1018cm-3(优选的在1015cm-3和1017cm-3之间)的掺杂水平。沟道区还可包括未经掺杂的沟道半导体材料。替换地，沟道的源极侧可以比沟道的漏极侧更高地掺杂，其中源极侧沟道掺杂低于源极区中的掺杂。 [0060] TFET器件1进一步包括源极101和沟道区100之间的源极-沟道界面111，和沟道区100和漏极区102之间的漏极-沟道界面112。 [0061] TFET器件1进一步包括参考栅极结构105、107和源极侧栅极结构104、106。 [0062] 参考栅极结构由此包括参考栅极介电层105和参考栅电极107。参考栅极电极由其功函，参考功函(WFref)来确定。参考栅极结构具有栅极长度(GL2)。 [0063] 源极侧栅极结构由此包括源极侧栅极介电层104和源极侧栅电极106。源极侧栅极电极由其功函，源极侧功函(WFsource)来确定。源极侧栅极结构具有栅极长度(GL1)。 [0064] 源极侧栅极结构和参考栅极结构被放置成彼此毗邻。源极侧栅极结构位于参考栅极结构接近源极区101的那侧，即在源极-沟道界面侧。源极侧栅极结构和参考栅极结构彼此在一边的存在使得隧穿区域或事件被从源极-沟道界面(其中存在有有害的Urbach带尾)移位到源极侧栅极结构和参考栅极结构之间的界面或界面区域110。结果，根据本公开的TFET器件1的总体属性被增强：可以达成更陡峭的亚阈值斜率SS，并且根据本公开的TFET器件1不会遭受与掺杂相关的非理想因素的损害。在附图中，界面区域110通过条纹框来示意性地示出，但是应当注意该界面区域是示意性地，因为隧穿路径在某种程度上向参考栅极倾斜，并且隧穿区域取决于施加给参考栅极的偏置。 [0065] 根据诸实施例，源极侧栅极结构和参考栅极结构可以彼此物理接触(如图1中)，或者可以彼此相距距离S(即，在源极侧栅极结构和参考栅极结构之间存在一定距离)(如图2中)。距离S优选地小于或等于10nm，更为优选地小于5nm。该距离被选择为使得亚阈值摆幅SS被改善而不减小导通电流。 [0066] 参考栅极结构和源极侧栅极结构之间的距离S可以由另一材料(诸如介电材料或空隙)占据或填充。 [0067] 根据诸实施例，参考栅极介电层或源极侧栅极介电层中的一者或多者可以出现在参考栅极结构和源极侧栅极结构之间，如图3中所示。使用共形沉积技术(诸如ALD)来沉积栅极结构的不同层是有益的。具有共形意指具有均匀的厚度并且遵循下方基板的表面形貌。通过栅极介电层的共形沉积，取决于制造TFET的工艺流程，它们可以出现在栅极结构之间 [0068] 对于参考和/或源侧栅极电极和参考和/或源侧栅极电介质的特征而言，可能存在不同的实施例。 [0069] 根据诸实施例，参考栅极结构和源极侧栅极结构可以具有相同的属性(例如，相同的栅电极材料、相同的功函、相同的栅极电介质材料)。在该情形中，栅极结构和源极侧栅极结构应当具有单独的电栅极触点。由此参考栅极在参考栅电极处接触，并且源极侧栅极触点在源极侧栅电极处接触。通过向两个栅极触点施加不同电压(以及，由此不同的静电电位出现在各个栅电极处)，在源极侧栅极结构下形成了累积层或反型层，藉此将隧道结向参考栅极结构和源极侧栅极结构之间的界面或界面区域移位。累积层或反型层与类似于源极区101中的载流子的载流子的电荷层相似，这意味着若源极区是p型掺杂或n型掺杂的，那么带电层将分别包括空穴或电子。参考栅极结构和源极侧栅极结构可以共享相同的栅极介电层，或者可以各自具有它们自身的栅极介电层。参考栅极结构充当对于现有技术TFET结构而言已知的普通栅极设计。施加在源极侧栅极触点处的电压应当使得其在源极侧栅极下创建累积(或反型)层。施加到源极侧栅极触点的电压取决于栅电极和源极-沟道-漏极结构的半导体材料的属性。例如，在n-TFET结构的情形中，在正常操作下，器件设计应当使得器件在没有(0V)栅极电压被施加到参考栅极时截止以及在电源电压Vdd被施加到参考栅极时导通。在该示例中，施加到源极侧栅极结构的电压因此需要小于“Vdd减去电压带隙偏移(Eg/q)”以能够在参考栅极结构和源极侧栅极结构之间的界面或界面区域处导通TFET(即，处于导通状态中)。源极侧栅极结构和参考栅极结构电极之间的静电电位差应当与以下针对其中参考栅极结构和源极侧栅极结构可以具有不同属性(即，不同功函)的实施例所使用的相同公式所得静电电位差不同。在该器件的导通状态中，静电电位ψ的差应当至少为Eg或者Eg+Vdd。 [0070] |ψsource-electrade-ψref-electrade|＞Eg (1) [0071] 对于nTFET：ψref＞ψsource+Eg (2) [0072] 对于pTFET:ψref＜ψsource-Eg (3) [0073] 或者更为优选的，因为随后隧穿变得可能穿越并且能量范围接近Vdd*q： [0074] |ψsmurce-ψref|＞Eg+Vdd (4) [0075] 对于nTFET:ψref＞ψsource+Eg+Vdd (5) [0076] 对于pTFET:ψref＜ψsource-Eg-Vdd (6) [0077] 藉此，所引起的带弯曲是，在截止状态中，源极侧栅极结构和参考栅极结构之间的界面或界面区域中可能没有BTBT。 [0078] 根据替换性实施例，参考栅极结构和源极侧栅极结构可以具有不同的属性(例如，不同的栅电极材料、不同的功函、不同的栅极电介质材料、不同的栅极电介质厚度)。在该情形中，公共电栅极触点可以被用于两个栅极结构中。因为参考栅极结构和源极侧栅极结构可以具有不同的属性，所以在使用公共电触点的情形中，参考功函(WFref)和源极侧功函(WFsource)也将不同。 [0079] 根据诸实施例，参考功函(WFref)和源极侧功函(WFsource)应当被选择为使得隧道结从源极-沟道界面向远离源极-沟道界面的沟道区域中的界面或界面区域移位。否则，功函被选择用于允许操作中的TFET器件的隧穿机制在源极侧栅极结构和沟道区域中的参考栅极结构之间的界面或界面区域处发生。参考功函(WFref)和源极侧功函(WFsource)之间的差优选地大于沟道区域的半导体材料的带隙能量Eg： [0080] |WFsource-WFref|＞Eg` (7) [0081] 对于nTFET:WFsource＞WFref+Eg (8) [0082] 对于pTFET:WFsource＜WFref-Eg (9) [0083] 最为优选的，该差大于沟道区域的半导体材料的带隙能量Eg+电源电压Vdd(从而，接近于完全能量窗口Vdd*q被用于导通状态中的BTBT电流注入)： [0084] |WFsource-WFref|＞Eg+Vdd (10) [0085] 对于nTFET:WFsource＞WFref+Eg+Vdd (11) [0086] 对于pTFET:WFsource＜WFref-Eg-Vdd (12) [0087] 例如，对于包括InGaAs的半导体材料，功函之差应当至少为0.7V。 [0088] 根据诸实施例，其中异质结构被用于源极-沟道-漏极结构，源极侧栅极和参考栅极的功函之间的差优选地大于所谓的有效能量带隙。由于异质结构，所以不存在单个Eg。因此，应当考虑有效能量带隙，该有效能量带隙从异质结构的一种材料的价电子带到该异质结构的其他材料的导电带。该有效能量带隙通常小于个体带隙。 [0089] 物理机制可以如以下进行解释。随着nTFET器件被截止，在两个栅极结构下有带电层(即，在半导体/栅极电介质界面处)，其具有与源极区中相同的载荷子类型。随着nTFET器件导通，带电载流子被推离到半导体/参考栅极电介质界面下，而带电层保持在半导体/源极侧栅极电介质界面。因此，在源极-沟道-漏极结构的半导体材料内发生了带弯曲。在特定施加的栅电压处，沟道区的导电带被弯曲到源极侧/沟道界面的价电子带之下，并且隧穿开始。 [0090] 根据诸实施例，源极侧栅极结构可以部分覆盖源极区101。可以存在交叠L1，其被定义为被源极侧栅极结构覆盖的源极区101的长度。交叠L1可以是0nm(所以不存在交叠，即源极侧栅极结构不覆盖源极区101)或大于0nm。在欠叠的情形中，会存在本征区，其中载流子(例如空穴)必须找到它们去往门控源极区的通道。这导致了增加的电阻，这是不期望的。因此，交叠是有益的。交叠L1优选地小于10nm，更为优选地小于5nm。较小交叠是有益的，因为其限制了源极区的寄生电容。源极侧栅极结构的剩余部分(G1-L1)随后覆盖了沟道区。该剩余的部分覆盖了具有不那么强的Urbach带尾(因为它们的幅值随着减小的掺杂而显著减小)的源极-沟道-漏极结构的部分。源极区101的Urbach带尾对通过器件的电流的影响随着离源极的距离G1-L1而呈指数级减小，并且因此该距离优选地大于5nm，更优选地大于10nm。 [0091] 根据诸实施例，参考栅极结构可以部分覆盖漏极区102。 [0092] 根据诸实施例，参考栅极结构可以具有与漏极区102的欠叠L2。欠叠L2被定义为未被参考栅极结构覆盖的朝向漏极区的沟道区的长度。欠叠L2优选地小于30nm，更为优选地小于10nm。欠叠的优点在于其在漏极侧减弱或移除了双极隧穿，藉此降低了截止状态泄漏。 [0093] 根据诸实施例，TFET器件1可以进一步包括源极侧栅极结构和参考栅极结构之间的口袋栅极结构(参见图4)。口袋栅极结构包括具有口袋功函WFpocket的口袋栅极电介质层109和口袋栅电极108。口袋栅极结构可以在源极侧栅极结构和参考栅极结构之间，并且接触到源极侧栅极结构和参考栅极结构中的一者或两者。口袋栅极结构也可被放置成离源极侧栅极结构和参考栅极结构中的一者或两者一定距离处。例如，源极侧栅极结构或参考栅极结构的栅极介电层中的一者或这两者可以出现在口袋栅极结构与源极侧栅极结构和/或参考栅极结构之间。 [0094] 口袋功函WFpocket被选择成在源极-栅极/口袋栅极界面处创建陡峭的带弯曲，藉此口袋栅极下的导电带(nTFET)在能量上比参考栅极下的导电带下推得更深。口袋栅极结构的优点是：口袋增强了亚阈值摆幅，因为其防止导通首先在较长隧穿路径的情况下逐渐发生，所述较长隧穿路径逐渐降低：由于口袋栅极，较长的隧穿路径仅被允许在短栅极-源极/栅极-口袋隧穿路径导通之后施行，保障了陡峭发动。 [0095] 对于nTFET，以下关系对于不同栅极结构的不同功函是优选的： [0096] WFref＞WFpocket (4) [0097] 对于pTFET，以下关系对于不同栅极结构的不同功函是优选的： [0098] WFref＜WFpocket (5) [0099] 栅电极104、105、108位于各自的栅介电层106、107、109上，从而不延伸超过栅极介电层。 [0100] 不同栅极结构的栅极介电层106、107、109可以根据如图5、6中所示的本公开的不同实施例用不同的方式放置。栅极介电层中的至少一者可以用共形方式形成在栅极结构和源极-沟道-漏极结构中的一个之上。栅极介电层的一部分将会由此出现在栅电极中的一者和源极-沟道-漏极结构之间，但也出现在其他栅极结构中的一者的栅电极的顶部。 [0101] 栅极介电层106、107、109优选地与它们各自的栅电极104、105、108对齐。栅极介电层106、107、109优选地至少位于它们各自的栅电极104、105、108的整个长度之下，但可以覆盖至多TFET源极-沟道-漏极结构的整个长度。 [0102] 虽然本文中描述的一些实施例包括平面TFET器件的示例，但是TFET器件的其他实现也可以被应用于本公开的诸实施例中，诸如双栅极TFET、三栅极TFET、全包围栅极TFET、纳米导线TFET….双栅极TFET包括半导体基板的平面中的源极-沟道-漏极结构(例如，水平源极-沟道-漏极结构)，以及位于水平源极-沟道-漏极结构的源极区的侧壁上的双栅电极。三栅极TFET包括半导体基板的平面中的源极-沟道-漏极结构(例如，水平源极-沟道-漏极结构)，以及分别位于水平源极-沟道-漏极结构的源极区的侧壁上以及顶部的三个栅电极。 栅极全包围TFET包括水平或垂直源极-沟道-漏极结构(即，基板的平面中的或者基本垂直与基板的平面的源极-沟道-漏极结构)，以及位于水平或垂直源极-沟道-漏极结构的源极区周围(即，包围或环绕绕水平或垂直源极-沟道-漏极结构的源极区)的全包围栅电极。纳米导线TFET包括至少形成沟道区，以及任选的沟道区和源极区与漏极区中的一者或多者的纳米导线，以及围绕(即，包围或环绕)该纳米导线TFET的源极区的全包围栅电极结构。 [0103] 诸实施例的TFET的概念以及本发明的其他特性、特征和优点进一步可应用于所有TFET实现，而与用作源极材料、用作沟道材料以及用作漏极材料的半导体材料无关，包括具有与沟道材料不同和/或与漏极材料不同的源极材料的TET，包括具有与沟道材料不同的漏极材料的TFET。可能的半导体材料包括但不限于IV族材料(诸如，硅、锗、碳)或其二元化合物，或III/V族材料(诸如铟、镓、砷、锑、铝、磷、硼、氮)或其二元、三元或四元化合物，或II/VI族材料(诸如，镉、锌、硫、铯、碲、氧)或其二元、三元或四元化合物，或碳纳米管或2D材料(石墨烯、过渡金属二元硫化物)。 [0104] 诸实施例的TFET的概念及本发明的其他特性、特征和优点进一步可应用于所有TFET实现，而与其栅极电介质材料和厚度无关。可能的栅极电介质材料包括但不限于硅基氧化物(例如，二氧化硅、氮氧化硅)、氧化铝、高k氧化物(氧化物、氮氧化物、硅酸盐和过渡金属的氮化硅酸盐，这些过渡金属诸如铪、钽、钛、铌、钒、铱、锆)。 |
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