나노엘리먼트들의 직접 어셈블리 및 전사를 위한 다마신 템플레이트

나노엘리먼트들의 직접 어셈블리 및 전사를 위한 다마신 템플레이트{DAMASCENE TEMPLATE FOR DIRECTED ASSEMBLY AND TRANSFER OF NANOELEMENTS}

본 출원은, 2011년 11월 9일자로 출원되고 발명의 명칭이 "Damascene Template for Directed Assembly and Transfer of Nanoelements"인 미국 가출원 번호 제 61/557,594호를 우선권으로 주장하며, 그 전체는 이로써 인용에 의해 통합된다.

본 발명은 미국국립과학재단으로부터 보조금 번호 EEC-0832785 및 보조금 번호 0425826으로부터의 재정 지원으로 개발되었다. 미국 정보는 본 발명에 특정 권리들을 갖는다.

정밀한 정렬 및 배향을 이용한 템플레이트 상에 나노엘리먼트들의 어셈블리 ― 그 뒤에, 나노엘리먼트들의 수용 기판으로의 전사가 이어짐 ― 는, 나노스케일 디바이스들의 대규모 생산을 가속화할 것으로 예상된다. 그러나, 최소 열화로, 높은-스루풋 직접 어셈블리 및 전사를 위한 고도로 다용도의 그리고 재사용할 수 있는 템플레이트들의 부재가 어떠한 진행도 저해했다.

상향식 또는 하향식 프로세스들을 통해 제작된 다양한 템플레이트들이, 원하는 아키텍처들을 달성하기 위해 나노엘리먼트들을 어셈블링하는데 사용되었다 [1-3]. 템플레이트-가이드된 유체성 어셈블리 프로세스는 다양한 나노엘리먼트들을 처리할 수 있고, 높은 어셈블리 밀도, 수율 및 균일성을 초래할 수 있다 [4-6]. 그러나, 어셈블리 프로세스는 매우 느리고, 따라서 스케일러블하지 않다. 다른 한편으로, 전기영동 어셈블리는, 짧은 시간 기간에 넓은 영역들(웨이퍼 스케일)에 걸쳐 전도성 표면 상에 표면 전하를 갖는 나노재료들을 어셈블링하는 것을 포함한다 [7-10]. 나노엘리먼트들이 전기영동에 의해, 지형적으로 패터닝된 전극 상에서, 상호연결된 마이크로스케일 및 나노스케일 피처들과 어셈블링될 때, 전극의 다양한 구역들에서의 전위 강하의 차이들로 인해, 어셈블리는 균일하지 않다. 이전에, 이러한 장애는, 소위 "트렌치 템플레이트들"을 사용함으로써 회피되었고, 여기서 어셈블리를 원하는 위치들로 가이드하는 균일한 전도 층 위에, 리소그래피컬하게-정의된 폴리머 패턴이 놓여 있다. 이들 트렌치 템플레이트들에 어셈블링된 나노엘리먼트들이 수용 기판으로 전사될 필요가 있을 때마다, 폴리머가 제거되어야 하고, 이로써 템플레이트의 사용이 단일 어셈블리 및 전사 주기로 제한된다 [11].

각자의 이차원 순서를 유지하면서, 어셈블링된 나노엘리먼트들을 하나의 기판으로부터 다른 기판으로 전사하는 것은, 상이한 재료들과 나노엘리먼트들 사이의 상호작용 에너지에 관한 심층 지식을 요구하는 상당히 다루기 어려운 프로세스이다. 연성 기판들 상으로의 명령된 나노엘리먼트 전사의 성공적인 달성은, 박막 트랜지스터들, 가스 센서들, 및 바이오센서들과 같은 다양한 타입들의 새로운 디바이스들의 생산을 가능케 할 것이다 [12-14]. 템플레이트 희생 층(예컨대, SiO ₂ 층)을 이용한 나노엘리먼트들의 전사가 연성 기판뿐만 아니라 경성 기판 상으로의 전사를 위한 것으로 그리고 높은 전사 효율성을 갖는 것으로 증명되었더라도, 그러한 템플레이트들은 재사용될 수 없다 [15]. 나노엘리먼트들을 수용 기판들에 전사하기 위한 Revalpha 열 테이프 및 PDMS와 같은 중간 희생 필름들이 또한 탐구되었지만, 이들은 부가적인 단계들을 도입시키고, 따라서 더 높은 생산 비용들을 유도하는 복잡한 제작 프로세스를 초래한다 [16-17].

본 발명은, 고도로 재사용할 수 있는, 지형적으로 평편한 다마신 템플레이트들, 그리고 전기영동을 이용하여 다마신 템플레이트들 상으로 어셈블링된 나노엘리먼트들을 위한 방법들을 제공한다. 또한, 본 발명은, "전사 프린팅" 방법을 이용하여, 다마신 템플레이트들로부터 연성 기판들 상으로, 어셈블링된 나노엘리먼트들을 전사하기 위한 방법들을 제공한다. 전사 프린팅 방법은, 중간 필름에 대한 필요 없이, 단일 칩 상의 마이크로스케일 및 나노스케일 구조물들의 결합들을 포함한 마이크론스케일 및 나노스케일 구조물들을 제작하는데 사용될 수 있다 [18-19].

발명자들은, 화학적 기계적 연마(CMP)와 함께 마이크로제작 기술들을 이용하여, 서브마이크론 피처들을 갖는, 지형적으로 평편한 다마신 템플레이트들을 설계 및 제작했다. 이들 템플레이트들은, 단일-벽 탄소 나노튜브들 및 나노입자들과 같은 상이한 나노엘리먼트들에 대해 본질적으로 100% 어셈블리 및 전사 수율로, 전기영동을 포함한 다양한 직접 어셈블리 기술들과 호환 가능하도록 설계된다. 이들 템플레이트들은, 최소 손상으로 또는 손상 없이, 전사를 위해 수천 번 반복적으로 사용될 수 있고, 전사 프로세스는 주기들 사이에 중간 프로세스들을 포함하지 않는다. 사용되는 어셈블리 및 전사 프로세스들은 상온 및 실내 압력에서 수행되고, 따라서 저비용 고속 디바이스 생산을 처리할 수 있다.

본 발명의 일 양상은, 패터닝된 나노엘리먼트들의 전기영동 어셈블리 및 전사를 위한 다마신 템플레이트이다. 템플레이트는 실질상 평면 기판, 제1 절연 층, 선택적 접착 층, 전도성 금속 층, 제2 절연 층, 및 선택적 소수성 코팅부를 포함한다. 제1 절연 층은 기판의 표면 상에 배치된다. 접착 층은, 존재한다면, 기판의 반대 편에, 제1 절연 층의 표면 상에 배치된다. 전도성 금속 층은 제1 절연 층의 반대 편에, 접착 층의 표면 상에 배치되거나, 또는 접착 층이 없다면, 기판의 반대 편에, 제1 절연 층의 표면 상에 배치된다. 제2 절연 층은 접착 층의 반대 편에, 또는 접착 층이 없다면 제1 절연 층의 반대 편에, 전도성 금속 층의 표면 상에 배치된다. 소수성 코팅부는 전도성 금속 층의 반대 편에, 제2 절연 층의 노출된 표면들 상에 선별적으로 배치되고; 소수성 코팅부는 전도성 금속 층의 노출된 표면들에 없다. 전도성 금속 층은 기판의 적어도 하나의 구역에 걸쳐, 또는 몇몇 실시예들에서 전체 기판에 걸쳐 연속적이다. 전도성 금속 층의 상기 구역 내에서, 전도성 금속 층은 제2 절연 층을 인터럽팅하는 이차원 마이크로스케일 또는 나노스케일 패턴의 상승된 피처들을 가져, 제2 절연 층이 상승된 피처들 사이의 공간들을 실질상 채우게 된다. 상승된 피처들의 노출된 표면들 및 제2 절연 층의 노출된 표면들은, 화학적 기계적 연마 프로시저에 의한 평탄화로 인해, 본질적으로 동일평면이다.

본 발명의 다른 양상은, 나노임프린팅에 의한 패터닝된 나노엘리먼트들의 전사를 위한 나노엘리먼트 전사 시스템이다. 상기 시스템은 위에서 설명된 다마신 템플레이트, 그리고 상기 복수의 나노엘리먼트들의 수용을 위한 연성 폴리머 기판을 포함한다. 몇몇 실시예들에서, 상기 시스템은 또한, 주위 온도를 초과하는 선택된 온도에서, 다마신 템플레이트와 연성 폴리머 기판 사이에 압력을 가하기 위한 열적 조절된 임프린트 디바이스를 포함한다.

본 발명의 또 다른 양상은 위에서 설명된 다마신 템플레이트를 제조하는 방법이다. 상기 방법은 다음의 단계들을 포함한다:

(a) 실질상 평면 기판을 제공하는 단계;

(b) 상기 기판의 표면 상에 제1 절연 층을 증착시키는 단계;

(c) 선택적으로, 상기 제1 절연 층 상에 접착 층을 증착시키는 단계;

(d) 상기 접착 층 상에, 또는 상기 접착 층이 없다면 상기 제1 절연 층 상에 전도성 금속 층을 증착시키는 단계;

(e) 상기 전도성 금속 층 상에 리소그래피 레지스트 층을 증착시키는 단계;

(f) 상기 레지스트 층에 이차원 패턴의 보이드들을 생성하기 위해 리소그래피를 수행하는 단계 ― 이로써, 상기 전도성 금속 층의 표면이 보이드들에서 노출됨 ―;

(g) 상기 전도성 금속 층의 노출된 표면을 에칭하는 단계;

(h) 상기 레지스트 층을 제거하여, 상기 전도성 금속 층의 전체 표면이 노출되어 남겨지는 단계 ― 여기서, 상기 전도성 금속 층은 이차원 패턴의 상승된 피처들을 포함함 ―;

(i) 상기 상승된 피처들을 포함한 상기 전도성 금속 층을 덮기 위해 절연 재료를 증착시키는 단계;

(j) 화학적 기계적 연마 방법에 의해, 상기 절연 재료와, 상기 상승된 피처들의 일부분을 제거하는 단계 ― 이로써, 상기 상승된 피처들 및 절연 재료가 평탄화되어, 이차원 패턴의 상승된 피처들이 노출된 표면들을 갖게 남겨지고, 상기 노출된 표면들은 서로 그리고 상기 절연 재료의 노출된 표면들과 동일평면임 ―; 및

(k) 선택적으로, 알킬 실란의 소수성 코팅부를 이용하여 상기 절연 재료의 노출된 표면들을 선별적으로 실란화하는 단계.

몇몇 실시예들에서, 상기 방법은 다음의 단계를 더 포함한다:

(l) 상기 절연 층 상에서 상기 소수성 코팅부를 실질상 제거하는 것 없이, 상기 전도성 금속 층의 상승된 피처들의 노출된 표면들을 화학적으로 세정하는 단계.

본 발명의 여전히 다른 양상은 다마신 템플레이트 상에서 나노엘리먼트들의 패터닝된 어셈블리를 형성하는 방법이다. 상기 방법은 다음의 단계들을 포함한다:

(a) 위에서 설명된 다마신 템플레이트를 제공하는 단계;

(b) 상기 다마신 템플레이트를 나노엘리먼트들의 액체 서스펜션에 담그는 단계;

(c) 상기 액체 서스펜션에서, 상기 다마신 템플레이트의 전도성 금속 층과 카운터 전극 사이에 전압을 인가하는 단계 ― 이로써, 상기 서스펜션으로부터의 나노엘리먼트들이 상기 다마신 템플레이트의 상기 전도성 금속 층의 상승된 피처들의 노출된 표면들 상으로 선별적으로 어셈블링되고, 상기 다마신 템플레이트의 제2 절연 층의 노출된 표면들 상으로 어셈블링되지 않음 ―;

(d) 단계 (c)에서와 같은 전압을 계속 인가하면서, 상기 액체 서스펜션으로부터 상기 다마신 템플레이트, 및 나노엘리먼트들의 어셈블리를 인출하는 단계; 및

(e) 상기 다마신 템플레이트를 건조시키는 단계.

본 발명의 다른 양상은 나노엘리먼트들의 이차원 패터닝된 어셈블리를 연성 폴리머 기판 상으로 전사하는 방법이다. 상기 방법은 다음의 단계들을 포함한다:

(a) 위에서 설명된 방법에 의해 제조된 것과 같은 다마신 템플레이트 상에 나노엘리먼트들의 패터닝된 어셈블리, 및 연성 폴리머 기판을 제공하는 단계;

(b) 나노엘리먼트들의 상기 패터닝된 어셈블리를 상기 연성 폴리머 기판과 접촉시키고 압력을 가하는 단계 ― 이로써, 나노엘리먼트들의 상기 패터닝된 어셈블리가 연성의 패터닝된 기판 상으로 전사됨 ―. 몇몇 실시예들에서, 단계 (b)는 연성 폴리머 기판의 유리 전이 온도를 초과하는 온도에서 수행된다.

본 발명의 여전히 다른 양상은, 나노엘리먼트들의 이차원 패터닝된 어셈블리를 연성 폴리머 기판 상으로 어셈블링 및 전사하는 방법이다. 상기 방법은 다음의 단계들을 포함한다:

(a) 위에서 설명된 나노엘리먼트 전사 시스템과, 나노엘리먼트들의 액체 서스펜션을 제공하는 단계;

(b) 다마신 템플레이트 상에서 나노엘리먼트들의 패터닝된 어셈블리를 산출하기 위해, 위에서 설명된 방법에 따라 상기 액체 서스펜션으로부터 상기 다마신 템플레이트 상으로 나노엘리먼트들의 전기영동 어셈블리를 수행하는 단계; 및

(c) 나노엘리먼트들의 상기 패터닝된 어셈블리를 상기 연성 폴리머 기판과 접촉시키고 압력을 가하는 단계 ― 이로써, 나노엘리먼트들의 상기 패터닝된 어셈블리가 연성의 패터닝된 기판 상으로 전사됨 ―. 몇몇 실시예들에서, 접촉 단계는 연성 폴리머 기판의 유리 전이 온도를 초과하는 온도에서 수행된다.

도 1(a)은 다마신 템플레이트 제작 프로세스의 개략도를 나타낸다. 레지스트가 Au/Si 기판 상으로 스핀(spin)되었고, 나노리소그래피가 사용되어, 패턴들이 정의되었다. 패터닝된 Au가 부분적으로 에칭되었고, 플라즈마-강화 화학적 기상 증착(PECVD) 산화물(SiO ₂ )이 Au 표면 상에 증착되었다. Au 상승된 피처들의 상단 표면들이 드러날 때까지, 화학적 기계적 연마(CMP) 프로세스에 의해 과도한 SiO ₂ 가 제거되었다. 삽도는, 금속 전극(상승된 금속 피처들)이 SiO ₂ 의 높이와 동일한 높이에 있음을 나타내는, 인공적으로 채색된 단면 SEM(scanning slectron microscopy) 마이크로그래프를 나타낸다. 도 1(b)은 삽도들과 같이 고-해상도 SEM 이미지들을 갖는 3인치 다마신 템플레이트의 광학 이미지를 나타낸다. 도 1(c)은 디싱 양의 함수로서 2.5V 및 pH 10.8에서 시뮬레이팅된 전기장 강도 결과들을 나타낸다. SiO ₂ 표면 근처의 전기장 강도가 Au 전극의 전기장 강도와 동일한 크기 정도를 갖지만, 디싱 양이 증가함에 따라 전극의 에지로부터 중심으로 전기장의 비-균일성이 증가한다. 우측에 있는 삽도 도면들은, 25㎚ 디싱 양에서 전기장 강도 윤곽들의 평면도 및 단면도이다. 상기 윤곽들은, 전극 에지들 상에 더 높은 전기장 강도가 생성됨을 표시한다. 도 1(d)은 본 발명의 다마신 템플레이트의 실시예의 단면도의 개략적인 표현을 나타낸다. 나타난 구조물들은: 기판(10), 제1 절연 층(15), 접착 층(20), 전도성 금속 층(30) ― 상승된 피처들(40), 제2 절연 층(50), 및 소수성 코팅부(60)를 가짐 ― 이다.
도 2는 다마신 템플레이트들을 이용한 어셈블리 및 전사 프로세스의 개략도이다. 다마신 템플레이트의 절연(SiO ₂ ) 표면은 OTS(octadecyltrichlorosilane)의 소수성 SAM(self-assembled monolayer)으로 선별적으로 코팅된다. 전기영동을 이용하여, 나노엘리먼트들이 다마신 템플레이트의 전극들 상에 어셈블링되고, 그런 다음 이들은, 프린팅 전사 방법을 이용하여, 연성 기판에 전사된다. 전사 이후, 템플레이트는 다음 차례의 어셈블리 및 전사 주기를 위해 준비된다.
도 3(a)은 다마신 템플레이트 상에 어셈블링된 실리카 입자들의 위에서 본 SEM 마이크로그래프를 나타낸다. 어셈블리 동안 인가된 전압은 2V였고, 인출 속도는 1㎜/분이었다. 100㎚ 실리카 입자들은 금 전극(도 1(b)에 도시됨)의 에지 상에만 어셈블링되었다. 도 3(b)은 2.5V 및 5㎜/분의 인출 속도에서의 어셈블리에 대한 통상적인 고-밀도 100㎚ 실리카 나노입자 어셈블리 결과의 SEM 마이크로그래프이다. 인출에서의 증가에도 불구하고, 나노입자들의 어셈블리는 균일했다. 도 3(c)은, 100㎚ 실리카 나노입자들에 대해서와 동일한 조건들을 이용하여, 고밀도로 금 전극 표면 상에 어셈블링된 50㎚ PSL 입자들을 나타낸다. 도 3(d)은 다마신 템플레이트의 다용성을 증명하는, 복합적 2D 패턴들 상에 어셈블링된 100㎚ 형광 실리카 입자들을 나타낸다. 삽도 도면은 어셈블링된 실리카 입자들의 형광 현미경 이미지이다. 도 3(e)은, 인출 속도가 5㎜/분에서 유지되면서, 2.5V의 인가된 전압에서 달성된, 고도로 밀집되고 조직화된 SWNT(single-walled carbon nanotube) 어셈블리의 SEM 이미지를 나타낸다. 도 3(f)은 균일성을 나타내는, 대규모로 어셈블링된 SWNT들의 SEM 마이크로그래프를 나타낸다.
도 4(a)는 전사 이후 다마신 템플레이트의 SEM 마이크로그래프들을 나타내고, 도 4(b)는 전사된 SWNT들을 갖는 전사 기판을 나타낸다. 도 4(c)는 PEN 필름 상에 금속 전극들을 갖는, 고도로 조직화된 SWNT 어레이들의 광학 마이크로그래프를 나타낸다. 삽도 도면들은, 두 개의 금속 전극들을 갖는 전사된 SWNT의 AFM 이미지들 및 SEM 마이크로그래프이다. AFM(atomic force microscopy) 프로파일은, 전사 기판 상에 생성된 오목부(indentation)들이 없음을 나타낸다. 도 4(d)는 다양한 채널 길이 및 고정 채널 폭(2.4㎛)에 대한 IV 특성들을 나타낸다. 도 4(e)는 PEN 기판의 굽힘 반경의 함수로서 SWNT 채널(2.4㎛ 폭과 30㎛ 길이)의 저항의 변화를 나타낸다.
도 5(a)는 전기영동 어셈블리를 위해 사용된 통상적인 템플레이트의 개략도를 나타낸다. 이 템플레이트에서는, 나노와이어 전극들이 마이크론 스케일 전극에 연결되고, 차례로 상기 마이크론 스케일 전극은 대형 금속 패드에 연결되며, 상기 대형 금속 패드를 통해 전위가 인가된다. 도 5(b)에는 다마신 템플레이트의 개략이 도시되고, 여기서 마이크론 스케일 전극 및 나노미터 스케일 전극 둘 다는 절연 층 밑에 금속 시트에 연결된다. 대응하는 대등한 저항기 회로들이 도면들 둘 다에서 도시되고, 여기서 Rm이 마이크론 스케일 전극으로 인해 도입된 저항이고, Rn이 나노스케일 전극으로 인해 도입된 저항인 반면에, Rs는 용액으로 인해 도입된 저항이다. 도 5(c)에는, 도 5(a)에 도시된 구성에 대해 획득된 통상적인 나노입자 어셈블리 결과의 SEM 마이크로그래프들이 도시된다. 나노입자들은 마이크론 스케일 전극들 상에만 어셈블링되었고, 상기 마이크론 스케일 전극들에 연결된 나노스케일 전극들 상에는 어셈블링되지 않았다.
도 6(a)은 절연 표면으로부터 돌출되는 전극의 다양한 두께에 대한 전기장 시뮬레이션 결과들을 나타낸다. 전극 돌출 높이가 증가함에 따라, 전극의 너비에 걸친 전기장 강도의 비-균일성이 급격하게 증가하여, 전극에 걸쳐 일관성 없는 어셈블리가 초래된다. 도 6(b)에는, 도 5(a)에 도시된 통상적인 템플레이트에 대한 전기장 윤곽이 도시된다. 전극의 두께와 무관하게, 전기장 강도의 비-균일성이 여전히 존재한다.
도 7(a)은 금속 전극들이 약 40㎚만큼 절연 표면 위로 돌출된 다마신 템플레이트의 AFM 및 SEM 이미지들을 나타낸다. 도 7(b)은 전사 이후 연성 PEN 기판의 AFM 형태를 나타낸다. 템플레이트의 것들과 유사한 오목한 구조물들이 PEN 기판 상에 나타나고; 오목한 구조물들은 약 40㎚ 깊이이다.
도 8은 어셈블리 이후 다마신 템플레이트들의 위에서 본 SEM 마이크로그래프들을 나타낸다. 도시된 다마신 템플레이트들은 OTS SAM 층으로 처리되지 않았다. 도 8(a)은 나노입자 어셈블리를 나타내고, 도 8(b)은 SWNT 어셈블리를 나타낸다. 나노엘리먼트들은 특정하게 금속 전극 상으로 어셈블링되지 않았지만, 절연체 상에서 또한 발견되었다.
도 9는, 피라나 용액을 이용한 처리 이전 및 이후, OTS SAM 코팅된 금속성 및 절연 표면들의 접촉각 측정들을 나타낸다. 도 9(a) 및 도 9(b)는 각각, 피라나 용액 처리 이전 및 이후의 OTS SAM-코팅된 SiO ₂ 표면(제2 절연 층)에 대응한다. 접촉각이 동일하게 유지되어, OTS SAM 층이 변하지 않고 유지되었다는 사실이 구축되었다. 도 9(c) 및 도 9(d)는 각각, 피라나 용액 처리 이전 및 이후의 OTS SAM-코팅된 금 표면을 나타낸다. 평편한 웨이퍼 ― 상기 웨이퍼 상으로 150㎚ 두께 금 층이 스퍼터링됨 ― 가, 패터닝된 기판 대신에, 이들 측정들을 위해 사용되었다. 피라나 처리 이후, 접촉각은 급격하게 감소되었고, 이는, OTS SAM 층이 제거되었음을 표시한다.
도 10은, 다양한 인가된 전위들에 대해, SWNT 어셈블리 이후 다마신 템플레이트의 위에서 본 SEM 마이크로그래프들을 나타낸다: 도 10(a) 1.5V; 도 10(b) 2V; 도 10(c) 2.5V, 그리고 도 10(d) 3V. 어셈블리 파라미터들의 나머지는 일정하게 유지되었다. 이미지들로부터 알 수 있는 바와 같이, 금속 전극 상의 어셈블리 효율성은 인가된 전기장의 함수로서 증가하고, 임계 값을 초과하여, SWNT들이 절연체를 포함한 모든 곳에서 어셈블링되기 시작한다.
도 11은, 다양한 인출 속도들에 대해, SWNT 어셈블리 이후 다마신 템플레이트의 위에서 본 SEM 마이크로그래프들을 나타낸다: 도 11(a) 3㎜/분; 도 11(b) 5㎜/분; 도 11(c) 10㎜/분, 그리고 도 11(d) 15㎜/분. 어셈블리 파라미터들의 나머지는 일정하게 유지되었다. 이미지들로부터 알 수 있는 바와 같이, 인출 속도가 증가함에 따라 금속 전극 상의 어셈블리의 효율성은 감소하고, 이는 인출 동안 SWNT들에 작용하는 제거 모멘트의 효과를 표시한다.
도 12는 어셈블리 및 전사 주기들의 개수의 함수로서 OTS SAM 코팅된 SiO ₂ 표면의 접촉각 측정의 플롯을 나타낸다. 다수의 어셈블리 및 전사 주기들의 마모를 견딜 때 다마신 템플레이트의 견고함을 표시하는 선형 핏(fit)의 기울기는 ~ -0.18이다.
도 13은, 전사 동안 다양한 온도들에 대해, SWNT들의 전사 이후 다마신 템플레이트의 위에서 본 SEM 마이크로그래프들을 나타낸다: 도 13(a) 135℃; 도 13(b) 150℃; 그리고 도 13(c) 160℃. 전사 프로세스 파라미터들의 나머지는 일정하게 유지되었다. 이미지들로부터 알 수 있는 바와 같이, 온도가 증가함에 따라 전사 효율성(전사 이후 금속 전극 상에 SWNT들의 부재)이 증가하고, ~ 100% 전사는 연성 기판(PEN) ― 상기 SWNT들이 상기 연성 기판(PEN) 상으로 전사됨 ― 의 Tg(155℃)보다 더 높은 프로세스 온도들에서 달성된다.
도 14는 다양한 굽힘 반경들의 함수로서 측정된 저항의 플롯을 나타낸다. 삽도는, 원하는 굽힘 반경에서 전기 특징들을 측정하는데 사용된 실험 셋업의 광학 이미지들을 나타낸다.

본 발명은 나노엘리먼트들의 어셈블리 및 전사를 위한 지형적으로 평편한 다마신 템플레이트들을 제작하기 위한 방법들을 제공한다. 나노입자들 및 탄소 나노튜브들과 같은 나노엘리먼트들의 패터닝된 어셈블리들이 다마신 템플레이트 상에 생성될 수 있고, 리셉터 기판 상의 원하는 위치들에 전사될 수 있어, 패터닝된 나노엘리먼트들의 고밀도 및 우수한 균일성이 나온다. 연성 기판 상으로 어셈블링된 SWNT들 또는 다른 나노엘리먼트들의 전사는, 어떠한 중간 단계들도 없이 그리고 희생 필름들에 대한 필요 없이 수행될 수 있다. 본 발명의 다마신 템플레이트들은 재사용할 수 있고, 고속 어셈블리 및 전사 프로세스에서 사용될 수 있다. 부가하여, 본 발명의 다마신 템플레이트들은 다양한 타입들의 나노엘리먼트들과 호환 가능하다. 본 발명의 제품들 및 방법들은 연성 디바이스들, 예컨대 전기적 및 광학 디바이스들, 예컨대 디스플레이 디바이스들 및 스트레인 게이지들, 뿐만 아니라 바이오센서들 및 화학적 센서들의 고속 제조시 급격한 진보들을 제공할 수 있다.

다마신 템플레이트 제작 프로세스의 개략적인 예시가 도 1(a)에서 도시된다. 처음에, 금속성 층(예컨대, Au 또는 W)이 전기 절연 기판 상에 증착되고, 리소그래피가 수행되어, 나노엘리먼트 어셈블리를 위한 원하는 패턴이 생성된다. 후속하여, 금속성 층의 부분적 에칭이 수행되어, 마이크로미터 및/또는 나노미터 스케일의 치수들을 갖는 상승된 피처들이 형성된다. 상승된 피처들은 금속성 전도성 층의 나머지의 평면 위로 돌출된다. 절연 재료(예컨대, SiO ₂ 또는 SiN ₄ )의 두꺼운 층이 이들 패터닝된 구조물들 상에 블랭킷 증착된다. 그런 다음, 화학적 기계적 연마(CMP) 프로세스가 수행되어, 절연 재료가 본질적으로 상승된 금속 피처들의 상단 표면들과 동일평면이 될 때까지, 그리고 상승된 금속 피처들의 상단 표면들이 기판에 걸쳐 또는 기판의 일부분에 걸쳐 서로 동일평면이 될 때까지, 절연 재료가 제거된다.

따라서, 결과적 다마신 템플레이트는 절연체(제2 절연 층) 밑에 전도성 필름에 의해 연결된 나노/마이크로 피처들을 갖고, 이는, 전체 기판, 또는 기판의 원하는 구역 상의 마이크로/나노 구조물들 전부가 전기영동 어셈블리 동안 동일한 전위를 갖는 것을 가능케 한다. 바람직한 재료들은, 금속성 층의 경우 금이고, 절연 층의 경우 PECVD-증착된 실리콘 이산화물이다.

도 1(d)은 본 발명의 다마신 템플레이트 실시예의 단면도를 나타낸다. 기판(10)은 실리콘 또는 폴리머와 같은 전기 절연 재료의 베이스 층이다. 기판은 본질적으로, 적어도 하나의 표면 상에서 평면이거나, 또는 전체적으로 평면이고, 몇몇 실시예들에서 실질상 경성이지만, 다른 실시예들에서 연성이고 원하는 형상에 일치하도록 굽혀질 수 있다. 기판은 특정 애플리케이션에 요구되는 임의의 사이즈 또는 형상을 가질 수 있지만, 일반적으로 약 1㎛ 내지 약 10㎛, 또는 약 100㎛ 또는 그 미만, 또는 약 1000㎛ 또는 그 미만의 두께를 갖고, 약 0.005㎟ 또는 그 초과, 최대 수 ㎠의 표면적을 평면 표면 상에 갖는다. 기판은, 실리콘, 실리콘 이산화물, 에폭시들 및 액정 폴리머들을 포함한 유기 폴리머들, 또는 SU-8과 같은 포토레지스트 재료를 포함하는 전기 절연 재료들로부터 제작될 수 있다. 제1 절연 층(15)은, 기판의 표면 상에 형성되도록 증착 또는 유도되는 절연 재료(예컨대, SiO ₂ , SiN ₄ , 또는 폴리머)의 층이고, 상기 표면 상에 전도성 층이 증착될 것이고, 나노엘리먼트들이 어셈블링될 것이다. 제1 절연 층의 두께는 예컨대, 약 10㎚ 내지 약 10㎛, 약 20㎚ 내지 약 1㎛, 또는 약 30㎚ 내지 약 500㎚, 또는 약 5㎚ 내지 약 500㎚, 또는 약 40㎚ 내지 약 250㎚, 또는 약 50㎚ 내지 약 100㎚의 범위에 있다. 제1 절연 층은 일반적으로 구조가 평면이고, 전체 기판 층 또는 기판 층의 일부분에 걸쳐 연장된다. 제1 접착 층은 전기영동 어셈블리 동안 전도성 층으로부터 기판으로의 누전을 막는다. 접착 층(20)은 제1 절연 층 상에 증착되는 선택 층이다. 접착 층은 제1 절연 층에의 전도성 층의 개선된 접착성을 제공하고, 그래서 전기영동 어셈블리 동안 전압이 전도성 층에 인가될 때 전도성 층은 제자리에 유지된다. 접착 층을 위한 적절한 재료들은 크롬, 티타늄, 티타늄 이산화물, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐, 그리고 이들의 결합들을 포함한다. 접착 층의 두께는 예컨대 약 3㎚ 내지 약 50㎚일 수 있다. 전도성 층(30)은 접착 층(존재한다면) 또는 제1 절연 층(접착 층이 없는 실시예들에서) 상에 증착된 전도성 금속 층이다. 전도성 층을 위한 적절한 재료들은, 금, 은, 텅스텐, 알루미늄, 티타늄 루테늄, 구리, 및 이들의 결합들 또는 합금들과 같은 금속들을 포함한다. 전도층 성은 두 개의 일부분들: (ⅰ) 평면 베이스 층(약 50㎚ 내지 약 100㎛의 두께), 그리고 (ⅱ) 상기 베이스 층의 평면 위로 연장되고(예컨대, 높이가 약 10㎚ 내지 약 10㎛), 전도성 층의 베이스 층을 통해 서로 전기적 연속성을 갖는 복수의 상승된 피처들(40)을 갖는다. 제2 절연 층(50)은 처음에, 상승된 피처들을 포함한 전체 전도성 층에 걸쳐 증착되고, 그런 다음 화학적 기계적 연마에 의해 평탄화되어, 상승된 피처들 및 제2 절연 층의 상부의 노출된 표면들이 동일평면이 되게 한다. 제2 절연 층의 두께는 예컨대 약 10㎚ 내지 약 10㎛일 수 있고, 일반적으로 상승된 금속 피처들의 높이와 대략 동일하다. 몇몇 실시예들에서, 제2 절연 층 및 상승된 피처들의 두께는 +/- 1㎛, 100㎚, 10㎚, 또는 심지어 5㎚ 또는 2㎚ 내에서 동일하다. 제2 절연 층은 상승된 피처들 사이의 공간들을 채우고, 전기영동 어셈블리 동안 나노엘리먼트들의 어셈블리를 막는 그러한 구역들에 전기 절연을 제공한다. 제2 절연 층을 위한 적절한 재료들은, SiO ₂ , SiN ₄ , Al ₂ O ₃ , 유기 폴리머들, 및 이들의 결합들을 포함한다. 절연된 구역들에서 나노엘리먼트 어셈블리를 추가로 막기 위하여, 그러한 구역들은 바람직하게 소수성 코팅부(60)로 코팅된다. 소수성 코팅부는 바람직하게, 알킬 실란(상기 재료가 제2 절연 층에서 사용된다면, SiO ₂ 에 공유결합으로 본딩됨)의 SAM(self-assembled monolayer)이다. 실란은 예컨대, octadecyltrichlorosilane일 수 있거나, 또는 길이가 약 8-24개 탄소들의 알킬 체인을 갖는 유사 실란일 수 있다. 두께가 1개 분자를 또한 초과할 수 있더라도, 소수성 코팅부의 바람직한 두께는 1개 분자이다. 소수성 코팅부의 목적은, 제2 절연 층의 노출된 표면 상에 나노엘리먼트들의 어셈블리를 막는 것이고; 이와 같이, 상기 소수성 코팅부는, 제2 절연 층의 노출된 표면이 소수성이 되게 하고, 제2 절연 층에 선별적으로 묶이고 바람직하게 전도 층의 노출된 표면 ― 여기서 나노엘리먼트들이 어셈블링될 것임 ― 에는 묶이지 않는 것만이 필요하다. 소수성 코팅부는, 90°내지 110°, 바람직하게 약 100°의 접촉각을 갖는다. 대조적으로, 노출된 금속 전도성 층 표면은 15°내지 21°, 바람직하게 약 18°의 접촉각을 갖는다.

본 발명의 다마신 템플레이트를 제조하기 위한 제작 기술들은 당업자에게 알려져 있다. 마이크로패터닝 및 나노패터닝과 같은 그러한 기술들은 e-빔 리소그래피, 포토리소그래피, 및 나노-임프린트 리소그래피에 의해 수행될 수 있다. 금속들의 증착은 스퍼터링, 화학적 기상 증착, 또는 물리적 기상 증착에 의해 수행될 수 있다. 폴리머들 및 레지스트들의 증착은 스핀 코팅에 의해 수행될 수 있다. 제2 절연 층으로서 SiO ₂ 는, 플라즈마 강화 화학적 기상 증착(PECVD)에 의해 증착될 수 있다. 제2 절연 층 및 금속 전도성 층의 에칭은 이온 밀링(ion milling), ICP(ion-coupled plasma) 및 RIE(reactive ion etching)에 의해 이루어질 수 있다. 금속 전도성 층의 상승된 피처들의 이차원 패턴, 그리고 대응하게, 어셈블링된 나노엘리먼트들의 패턴은, 직선이거나, 곡선이거나, 또는 교차하는 선형 피처들뿐만 아니라 원형들, 삼각형들, 직사각형들, 또는 도트들과 같은 기하학적 형상들을 포함하는, 리소그래픽 기술들을 이용하여 구축될 수 있는 임의의 패턴일 수 있다. 상승된 피처들은 약 10㎚ 내지 약 100㎛의 범위의 폭, 그리고 약 10㎚ 내지 수 ㎝(예컨대, 웨이퍼의 전체 지름)의 길이를 가질 수 있다.

다마신 템플레이트 지형은 어셈블리 및 전사 프로세스들의 효율성 및 수율에 상당한 영향을 끼친다. 이상적으로, 최소 변동을 갖고 그리고 균일한 어셈블리(도 6을 보라)를 용이하게 하는, 전극들의 에지로부터 중심으로 균일한 전기장을 제공하는 평편한 지형이 사용된다. 도 1(c)은 금속과 절연체 사이의 다양한 레벨 차이들에 대한 시뮬레이팅된 전기장 강도들의 플롯을 나타낸다. 디싱 양이 증가함에 따라, 전극들의 에지로부터 중심으로 전기장의 비-균일성이 또한 증가함이 명백하다. 부가하여, 평편하지 않은 지형은 균일하지 않은 전사를 초래할 수 있어, 전사 기판 표면 상에 오목부들이 생성된다(도 7을 보라). 평편한 지형을 달성하기 위해, CMP 프로세스의 엔드 포인트 검출이 정밀할 필요가 있다 [20]. 예컨대, 연관된 재료 제거율에 기초하여 CMP에 요구되는 시간 기간을 결정함으로써, 충분히 정밀한 제어가 달성될 수 있다. 평편한 지형을 초래하는 CMP 이후 다마신 템플레이트의 평면도 및 단면도가 도 1(a)에 도시된다. 삽도들로서 도시된 고해상도 SEM 이미지들과 함께, 3인치 다마신 템플레이트의 광학 이미지가 도 1(b)에 도시된다.

도 1(c)로부터, 절연체 및 전극에 가까운 전기장 강도들이 동일한 크기 정도를 가짐이 명백하다. 부가하여, 피라나 용액(H ₂ SO ₄ 및 H ₂ O ₂ 의 혼합물을 포함한 용액)을 이용한 세정과 같은 임의의 유기 오염 제거 프로세스는 금속의 표면 에너지 및 절연체의 표면 에너지를 증가시킬 수 있다. 전기영동 어셈블리 프로세스 동안, 높은 표면 에너지를 갖는 SiO ₂ 와 컨주게이션 된 SiO ₂ 표면 근처의 실질상 전기장은, 심지어 원해지지 않는 SiO ₂ 표면 상으로 나노엘리먼트 어셈블리를 초래할 수 있다(도 8을 보라).

특정하게 금 전극 표면 상에 나노엘리먼트들을 어셈블링하기 위해, SiO ₂ 표면 근처의 전기장 강도 및 그 표면 에너지가 감소되어야 한다. 더 낮은 전압의 인가를 통해 전기장 강도를 감소시키는 것은, 금 표면 근처의 전기장을 또한 감소시킬 것이고, 이는 금 전극 상에 나노엘리먼트들의 어셈블리에 급격하게 영향을 끼친다. 대안적으로, 전극의 표면 에너지에 영향을 끼치는 것 없이 SiO ₂ 의 표면 에너지가 감소된다면, 어셈블리는 특정하게 금 전극들 상에서 달성될 수 있다. SiO ₂ 표면의 표면 에너지를 상당히 감소시키기 위해, SAM(self-assembled monolayer)들이 사용될 수 있다. SiO ₂ 제2 절연 층의 노출된 표면들을 코팅하기 위해 SAM을 준비하기 위한 바람직한 재료는 OTS(octadecyltrichlorosilane)이고; OTS는, 상승된 금 피처들의 표면 에너지에 영향을 끼치는 것 없이, SiO ₂ 층의 표면 에너지를 수정하기 위해 사용될 수 있다. 본질적으로 OTS로 구성된 SAM의 적용은, SiO ₂ 의 접촉각을 10° 미만의 초기 값으로부터 100°으로 증가시켰다. SiO ₂ 표면 상의 OTS SAM 층을 방해하는 것 없이, 금으로부터 물리적으로 부착된 OTS SAM 층을 선별적으로 제거하기 위해, 후 처리 프로세스가 개발되었다(도 9를 보라).

도 2는 본 발명의 다마신 템플레이트를 이용한 어셈블리 및 전사 프로세스의 예시를 나타낸다. 나노엘리먼트들의 직접 어셈블리를 달성하기 위해 전기영동이 사용되는 동시에, 어셈블링된 나노엘리먼트들을 연성 기판의 표면 상으로 전사하기 위해 전사 프린팅 방법이 사용된다. 표면-수정된 템플레이트가, 균일하게 분산된 나노엘리먼트들을 포함한 서스펜션 안에 담긴다. 용액의 특징들(예컨대, 수용성 서스펜션의 pH)은 나노엘리먼트들이 전하(네거티브 또는 포지티브)를 갖도록 조정된다. DC 전압이 다마신 템플레이트(나노엘리먼트들 상의 전하에 반대 극성을 가짐)와, 카운터 전극으로서 동작하는 극소량의 금 템플레이트(다마신 템플레이트의 극성과 반대의 극성을 가짐) 사이에 인가된다. 예컨대, 알칼리 pH는 나노엘리먼트들이 네거티브로 하전되도록 할 수 있고, 다마신 템플레이트는 포지티브로 하전될 수 있으며, 카운터 전극은 네거티브로 하전될 수 있다. 전압은 짧은 기간 동안, 통상적으로 1분 미만으로(예컨대, 20초 시간 기간 동안) 인가된다. 하전된 나노엘리먼트들은 전극 표면 상에 선별적으로 어셈블링되고, 절연체 상에는 어셈블링되지 않는다. 여전히 인가되고 있는 전위를 이용하여, 어셈블리 이후, 템플레이트 및 카운터 전극은 일정 속도로 서스펜션으로부터 인출된다. 인출 동안 전위가 인가되게 하는 것이 중요한데, 그 이유는 전위가 인가되지 않는다면 어셈블링된 나노입자들에 대한 유체역학적 드래그가 상기 어셈블링된 나노입자들을 제거할 만큼 충분히 강력하기 때문이다 [21]. 나노입자들 어셈블리에 대한 통상적인 어셈블리 결과들이 도 3(b)-도 3(d)에서 도시된다.

나노엘리먼트들 상에 전하가 주어진 경우, 템플레이트와 카운터 전극 사이에 인가된 전압은 나노엘리먼트들의 어셈블리 효율성을 상당히 지배한다(도 10을 보라). 저전압들의 경우, 전극 에지들에서의 전기장 강도가 나노엘리먼트들을 끌어들이고 어셈블링할 만큼 충분히 강력한 반면에, 중심에서는 그렇지 않으며 따라서 어셈블리가 발생하지 않는다. 또한, 인출 속도가 어셈블리 효율성에 영향을 끼친다(도 11을 보라). 도 3(a)에 도시된 바와 같이, 2V의 전위가 인가된 경우, 100㎚ 실리카 나노입자들(NH ₄ OH의 부가에 의해 조정된 pH 10.8의 탈이온화된 물에서 부유됨)은 금 와이어들의 에지들 상에만 어셈블링되었다. 이들 조건들 하에서, 극도로 낮은 인출 속도(1㎜/분)가 사용될 수 있고, 그래서 입자들에 대한 동적 드래그 힘은 사소하다. 이는, 도 1(c)에 도시된 3D 유한 볼륨 모델링 소프트웨어(Flow 3D)에 의해 시뮬레이팅된 전기장 윤곽들에 의해 확인된다.

도 3(b)에 도시된 바와 같이, 인가된 전위가 2.5V까지 증가되었을 때, 심지어 5㎜/분 인출 속도에서도, 100㎚ 실리카 입자들은 다마신 템플레이트에서 전극들에 걸친 구역들 전부에서 어셈블링되었다. (ⅰ) 실리카 나노입자들을 복합적 이차원 패턴들 상으로(도 3(d)), (ⅱ) 50㎚ PSL(polystyrene-latex) 입자들(도 3(c)), 그리고 (ⅲ) SWNT(도 3(e), 도 3(f))의 고도로 조직화된 밀도의 어셈블리들을 어셈블링함으로써, 어셈블리 프로세스의 효능 및 재료 호환성이 증명되었다. 많은 애플리케이션들에 대해, 랜덤 네트워크들 대신에, 고도로 정렬된 SWNT들이 바람직한데, 그 이유는 정렬된 SWNT들이 삼투 전사 경로들을 막고, 더 많은 표면적 중첩으로 인해 튜브들 사이에 최소 접합 저항을 초래하기 때문이다 [22-24]. 어셈블링된 SWNT들의 정렬은, 템플레이트 인출의 방향 및 속도에 따라 좌우된다. 증가된 어셈블리 프로세스 시간을 트레이드-오프로 하여, 더 낮은 인출 속도가 더 우수한 정렬을 유도한다.

나노엘리먼트들을 어셈블링하기 위한 다마신 템플레이트들은 나노스케일 및 마이크론 스케일 둘 다를 포함할 수 있고, 전기영동을 사용하여, 직접 어셈블리를 구동시킬 수 있다. 즉, 나노스케일 및 마이크론 스케일 전극들이 절연체 상에서 패터닝될 수 있어, 나노스케일 금속 전극들은 마이크론 스케일 상대들에 연결되고, 그런 다음 상기 마이크론 스케일 상대들은 (도 5(a)에 도시된 바와 같은) 대형 금속 패드에 연결된다. 이전의 템플레이트 설계들을 이용한 어셈블리 동안, 전위가 대형 패드에 인가될 때, 나노스케일 피처들의 증가된 저항성으로 인해 나노와이어들의 길이에 걸쳐 커다란 전위 강하가 존재한다. 이러한 전위 강하는 어셈블리 결과들에 대해 상당한 영향을 끼치고, 템플레이트의 다양한 일부분들 상에 균일하지 않은 어셈블리를 산출할 수 있다. 통상적인 결과가 도 5(c)에 도시되며, 여기서 나노입자 어셈블리는 마이크론 스케일 전극들 상에서만 발생하고, 상기 마이크론 스케일 전극들에 연결된 나노스케일 전극들 상에서는 발생하지 않는다. 그러나, 본 발명의 다마신 템플레이트들을 이용하여, 나노스케일 및 마이크론 스케일 전극들 전부가 절연체 밑에 금속 시트에 연결되기 때문에(도 5(b)), 나노엘리먼트 어셈블리 동안 전위가 금속 시트에 인가될 때 마이크론 스케일 전극과 나노스케일 전극 사이에 전기 전위의 무시할만한 변동이 존재한다. 종래의 템플레이트뿐만 아니라 상기 다마신 템플레이트 둘 다에 대해 대등한 저항기 회로들이 도시된다.

다양한 템플레이트 치수들에 대해 전기장 윤곽들을 시뮬레이팅하기 위해 Flow Science, Inc.으로부터의 Flow 3D 소프트웨어(v.10)가 사용되었다. 입력 파라미터들은: (ⅰ) 인가된 전압 2.5V, (ⅱ) 전도율, (ⅲ) pH 10.8, (ⅳ) 절연체 두께 150㎚, (ⅴ) 절연체 및 용액에 대한 유전상수들(각각, 4 및 80), 및 (ⅵ) 1 마이크론 미만의 거리 및 1 마이크론 초과의 거리 각각에 대한 메쉬 사이즈 5㎚ 및 100㎚였다. 유효 전기장 윤곽들이 표면으로부터 25㎚의 거리에서 생성되었다. 도 6(a)에는, 다마신 템플레이트들의 다양한 평편하지 않은 지형들에 대한 전기장 시뮬레이션 결과들이 도시된다. 지형 접근들이 평편해짐에 따라, 금속 전극에 걸친 전기장 강도의 비-균일성이 감소한다. 도 6(b)에는 종래의 템플레이트에 대한 시뮬레이팅된 결과가 도시되고, 여기서 나노스케일 전극은 밑에 금속 전극에 연결되지 않는다. 형태 및 지형 변동으로 인해, 전극에 걸친 전기장의 비-균일성이 매우 단언되고, 이는 전극의 에지들에서만 어셈블리를 유도할 수 있다.

그런 다음, 어셈블링된 나노엘리먼트들은, 나노임프린트 툴을 이용하여, 연성 폴리머 기판들(예컨대, PEN, PC) 상으로 전사되었다. 전사 프린팅 프로세스의 전사 효율성은, 대상 (나노엘리먼트들)/템플레이트(ST)와 나노엘리먼트/수용자(SR) 사이의 차분 접착력에 의해 주로 결정된다. 나노엘리먼트와 템플레이트 사이의 접착력, 즉 FST가 나노엘리먼트와 수용자 사이의 접착력, 즉 FSR보다 더 작으면, 나노엘리먼트들은 수용 표면 상으로 전사될 것이다. 그 반대라면, 나노엘리먼트들은 전사 프로세스 이후 템플레이트 표면 상에 머무를 것이다 [18]. 전사 동안, SiO ₂ 층 상의 OTS SAM 소수성 코팅부는, 다마신 템플레이트가 전사 동안 연성 기판으로부터 분리될 때 마찰방지(anti-stiction) 층의 부가적인 역할을 한다. 이러한 전사 프로세스는 OTS 층에 크게 영향을 끼치지 않으며, 따라서 SiO ₂ 의 표면 에너지에 크게 영향을 끼치지 않고, 이는, 수백 주기들 동안의 부가적인 표면 수정 없이, 어셈블리-전사 주기 동안 다마신 템플레이트가 재사용되는 것을 가능케 한다(도 12를 보라). 또한, 스트라이핑, 패터닝, 또는 희생 층 제거/증착과 같은 부가적인 프로세스들이 필요하지 않다.

일반적으로, 제2 절연 층을 코팅하는데 사용된 폴리머 필름들의 접촉각은 ~ 70°이고, 이는 소수성이고 그에 따라 낮은 표면 에너지에 매우 가깝다. 어셈블링된 나노엘리먼트들과 폴리머 필름 사이의 접착(FST)을 개선시키기 위하여, 전사 프린팅 프로세스가 수행되기 이전, 유도성으로 커플링된 플라즈마섬(plasmatherm)에서 산소 플라즈마를 이용하여, 폴리머 필름이 전처리되었다. 이러한 프로시저는 폴리머 표면 상에 수산화 그룹(hydroxide group)들의 생성을 초래하여, 이로써 폴리머 필름의 표면 에너지가 증가한다 [25][26]. 표면 처리 이후, 폴리머 필름의 접촉각은 5°미만인 것으로 발견되었다. 본 발명의 전사 프린팅 프로세스 동안, 약 160℃의 프로세스 온도가 유지되었고, 동시에 170 psi의 압력이 사용되었다. 이러한 온도는 폴리머 필름의 유리 전이 온도보다 살짝 더 높고(PET의 경우 155℃, PC의 경우 150℃), 어셈블링된 나노엘리먼트들을 에워쌀 것이 요구되며, 그래서 전체 전사가 달성될 수 있다 [19](도 13을 보라). 이들 전사된 SWNT들의 전기적 특징들을 측정하기 위해, 금속 전극들은 표준 마이크로제작 프로세스들에 의해 제작되었다. 도 4(c)는 채널 길이의 함수로서 PEN 필름 상에 전사된 SWNT들(2.4㎛ 채널 폭)의 Ⅰ-Ⅴ 측정을 나타낸다. 측정된 저항은, 2㎛ 및 17㎛ 채널 길이들에 대해, 각각, 3.2㏀ 및 12.2 ㏀였다. 도 4(d)는 굽힘 상태에서 어셈블링된 SWNT 구조물의 강건성을 나타낸다. 저항은, 초기 값의 굽힘 반경과 비교할 때 13%의 최대 변화로, 굽힘 반경의 함수로서 선형으로 증가한다(도 14를 보라).

연성 기판 상으로의, 평편하지 않은 지형(즉, 상승된 금속 피처들을 가짐)을 갖는 템플레이트를 이용한, 어셈블링된 나노엘리먼트들의 전사 동안, 전사는 전체가 아니라 부분적일 것으로 예상될 수 있다. 다른 가능한 결과는, 연성 기판 상에 임프린팅된 구조물들(템플레이트의 레플리카)의 생성이다. 많은 경우들에서, 이는 원하는 결과가 아닌데, 그 이유는 후속 프로세싱(금속 증착, 에칭 등등)이 균일하지 않은 특성들을 갖는 디바이스들을 산출할 수 있기 때문이다. 평편하지 않은 지형 다마신 템플레이트를 이용한 그러한 관찰 결과가 도 7에 도시된다.

제2 절연 층의 노출된 표면들 상에 OTS SAM 층 없이 전기영동 어셈블리가 수행되었을 때, 나노엘리먼트들은 절연체 구역뿐만 아니라 전도체 구역(전극)을 포함한 모든 곳에서 어셈블링되었다. OTS SAM 층 없이, 절연체 및 전극의 표면 에너지들이 도 8(a)에 도시된 바와 같이 대략 동일하다. 전위가 절연체 밑에 금속 시트에 인가될 때, 절연체 양단의 전위 강하는 나노엘리먼트 어셈블리를 막기에 불충분하고, 따라서 절연체 상에 나노엘리먼트들이 어셈블링되어, 어셈블리 결과의 선택성이 감소된다. OTS SAM 층 없이 나노입자 및 SWNT 어셈블리에 대한 통상적인 결과가 도 8(b)에 도시된다.

습식 화학적 방법을 이용하여, OTS SAM 층이 다마신 템플레이트에 적용된다. 이 프로세스 동안, OTS SAM 층은 또한 금속 전극들 상에 형성될 수 있고, OTS SAM 층은 나노엘리먼트들이 그들 상에 어셈블링되는 것을 막을 수 있다. 금속 전극으로부터 OTS SAM 층을 선별적으로 제거하기 위하여, "피라나 용액"을 이용한 화학적 처리가 다마신 템플레이트 상에 수행되었다. 피라나 처리는 금속 전극들 상에 존재했던 OTS SAM만을 제거했고, 절연체 상의 일분자층은 영향받지 않게 두었다. 이는, 다마신 템플레이트 상의 OTS SAM 층 증착 뒤에, 피라나 처리 이전 및 이후 도 9에 도시된 바와 같은 접촉각 측정들을 통해 검증되었다.

어셈블리를 위해 사용된 SWNT들은, 각자의 정화 프로세스로 인해, 말단 카르복실산 그룹(carboxylic acid group)들을 갖는다. 탈이온화된 물에서 부유될 때, 이들 카르복실산 그룹들은, 충분히 높은 pH에서, SWNT들에 네거티브 전하를 전한다. 인가된 전위로 인한 나노엘리먼트들 상의 전기영동 힘은 나노엘리먼트들 상의 전하 및 전기장 강도에 직접적으로 비례한다. 인가된 전압이 증가될 때, 전기영동 힘이 비례적으로 증가하여, 증가된 양의 나노엘리먼트들이 금속 전극들 상에 어셈블링되는 것이 초래된다. 도 9는 SWNT 어셈블리에 대한 전압의 상당한 영향을 명확하게 나타낸다. 이들 결과들로부터, 전극들 상에 SWNT들의 어셈블리가 1.5V와 2V 사이에서 시작했음을 알 수 있다. 인가된 전위의 임계 값을 초과하여, SiO ₂ 에 의해 도입된 장벽이 페일(fail)되고, 도 10에 도시된 바와 같이 나노엘리먼트들은 절연체 표면들 상에 어셈블링될 수 있다.

어셈블리 이후 서스펜션으로부터 각자의 인출 동안, 어셈블링된 나노엘리먼트들에 가해지는 모세관력은 다마신 템플레이트 상에서 금속 전극들에의 나노엘리먼트들의 접착에 결정적 역할을 한다. 더 높은 인출 속도들에 대해, 모세관력으로 인해 나노엘리먼트들에 가해지는 제거 모멘트는 더 클 것이고, 나노엘리먼트들의 제거가 초래된다. 주어진 타입의 나노엘리먼트 및 인가된 전위에 대해, 인출 속도는 조정될 필요가 있고, 도 11에 예시된 바와 같이 특징지어질 수 있다. 인가된 전위를 유지함으로써, 접착력이 추가로 개선될 수 있다. 본 명세서에 도시된 이들 실험 결과들 전부에서, 템플레이트 인출 프로세스 동안, 전위는 유지되었다.

OTS SAM 층이 절연체 표면들 상에서 열화된다면, 여러 어셈블리 및 전사 주기들 이후 다마신 템플레이트들을 이용한 어셈블리 및 전사 프로세스의 페일이 예상될 것이다. 절연체 상의 OTS SAM이 열화된다면, 나노엘리먼트들이 절연체 상에 어셈블링될 수 있어, 낮은 수율이 초래된다. 다마신 템플레이트들의 다용성 및 강건성을 테스팅하기 위해, 각각의 어셈블리 및 전사 주기 이후 절연체 표면의 접촉각이 측정되었고, 그것이 도 12에 플롯팅된다. OTS SAM 층이 후속 어셈블리 및 전사 주기들에서 동일한 속도로 열화된다는 가정에 기초한 이들 결과들의 외삽은, 접촉각이 140개 주기들 이후 70°의 값에 도달할 것인 반면에 접촉각이 약 250개 주기들에서 50°의 값에 도달할 것이라는 추정을 유도한다. 또한, 금속 전극의 접촉각은 주기들의 개수의 함수로서 증가할 것이고, 궁극적으로 포화될 것이다. 포화 접촉각이 50°의 값이라고 가정되면, OTS SAM 층의 단일 코트에 대한 생애 주기는 약 250개 주기들일 것이다. OTS SAM 층이 열화되었다면, OTS SAM 층의 다른 층이 템플레이트에 부가될 수 있고, 상기 OTS SAM 층의 다른 층이 어셈블리 및 전사를 위해 다시 재사용될 수 있다.

전사 프로세스 동안 기판들에 적용되는 온도는 전사 효율성에 대해 중요한 영향을 끼친다. 전사 프로세스 온도는 바람직하게, 수용 기판을 형성하는 폴리머의 유리 전이 온도의 것에 가깝다. 이는, 도 13에서 증명된다. 도면으로부터, 프로세스 온도가 PEN의 경우(155℃) Tg를 초과하여 상승될 때, 어셈블링된 나노엘리먼트들이 완전히 전사되어, 본질적으로 100% 전사 수율이 달성됨이 명확하다.

전사된 나노엘리먼트들을 갖는 연성 수용 기판은 굽힘 테스트를 겪는다. 도 14의 삽도에 도시된 것들과 같은 원통형 객체들이 굽힘 테스트를 위해 사용되었다. 전사된 SWNT들 및 증착된 전극들을 갖는 PEN 필름이 원통형 객체의 둘레에 테이핑되었고, 굽혀진 상태에서 저항 측정들이 취해졌다. 결과들은 도 14에 도시된다.

본 명세서에 사용된 바와 같이, "본질적으로 ~로 구성된"은, 청구항의 기본적이고 신규한 특징들에 중대하게 영향을 끼치지 않는 재료들 또는 단계들을 배제시키지 않는다. 특히 컴포지션의 컴포넌트들의 설명에서 또는 디바이스의 엘리먼트들의 설명에서, 용어 "포함하는"의 본 명세서에서의 임의의 언급은 "본질적으로 ~로 구성된" 또는 "~로 구성된"과 교환될 수 있다.

본 발명이 특정한 바람직한 실시예들과 함께 설명되었지만, 당업자는, 전술된 명세서를 읽은 이후, 본 명세서에 전개된 컴포지션들 및 방법들에 다양한 변경들, 등가물들의 치환들, 및 다른 개조들을 수행할 수 있을 것이다.

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