半导体器件 |
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| 申请号 | CN201320797452.8 | 申请日 | 2013-12-04 | 公开(公告)号 | CN203760518U | 公开(公告)日 | 2014-08-06 |
| 申请人 | 意法半导体公司; | 发明人 | J·H·张; | ||||
| 摘要 | 本实用新型公开了一种 半导体 器件，可以包括衬底和在衬底上方的PCM 存储器 单元阵列。每个PCM存储器单元可以包括竖直对准的第一 电极 和第二电极、在第一电极与第二电极之间的第一 电介质 层、从第二电极并且朝着第一电极经过第一电介质层竖直延伸的 碳 纳米管 以及在第一电极与至少一个 碳纳米管 之间的PCM本体。 | ||||||
| 权利要求 | 1.一种半导体器件，其特征在于，包括： |
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| 说明书全文 | 半导体器件技术领域[0001] 本公开内容涉及电子器件领域，并且更具体地涉及半导体器件。 背景技术[0002] 固态存储器器件由于较典型有源存储器器件而言的若干优点，已经变得很流行。首先，固态存储器器件不包括活动部件，因此它消耗更少功率并且提供稳健的可靠性。另外，固态存储器器件耐受机械应力，诸如冲击和振动。 [0003] 用于固态存储器器件的一类存储器是闪存器件。闪存器件可以基于例如NAND或者NOR逻辑门。例如Nakamura的公开号为2009/0080236的美国专利申请公开一种存储器器件。该存储器器件包括多个存储器单元和耦合到每个存储器单元的位线。存储器器件经由位线向存储器单元中的每个存储器单元提供电源电压。即使固态存储器器件使用比典型方式更少的功率，仍然希望减少固态存储器器件的功率消耗。 [0004] 另一固态存储器方式是相变存储器。这些器件将硫族化物玻璃用于存储数据而不是使用闪存浮置栅极方式。具体而言，可以通过使硫族化物玻璃暴露于指定水平的热度，来迫使它采用非晶态或者晶态形式。通过检测基于硫族化物玻璃的电阻率来检测当前状态，该电阻率可预测地基于硫族化物玻璃的形式变化。 [0005] 这些相变存储器的潜在缺点是增加的功率消耗。具体而言，对硫族化物玻璃进行相变(即对存储器单元编程)所需的电流可能很高，由此增加功率需求。在典型方式中，已经使用氮化钛(TiN)加热元件来加热和冷却硫族化物玻璃。 [0006] Pop等人在2011年4月29日的Science Magazine第332卷中的“Low-Power Switching of Phase-Change Materials with Carbon Nanotube Electrodes”中公开了一种针对这样的功率消耗缺点的解决方式，该文章的内容通过完全引用并入本文。这一解决方式包括使用碳纳米管作为电极来形成相变存储器单元。碳纳米管在衬底上水平延伸从而减少存储器密度。实用新型内容 [0007] 鉴于前文，本公开内容的目的是提供一种具有相变材料(PCM)存储器单元的功率高效型半导体存储器器件。 [0008] 根据本公开的一个方面，提供一种半导体器件，包括： [0009] 衬底；以及 [0010] 在所述衬底上方的相变材料存储器单元阵列，每个相变材料存储器单元包括： [0011] 竖直对准的第一电极和第二电极， [0013] 从所述第二电极并且朝着所述第一电极经过所述第一电介质层竖直延伸的至少一个碳纳米管，以及 [0014] 在所述第一电极与所述至少一个碳纳米管之间的相变材料本体。 [0015] 优选地，所述第一电极竖直在所述第二电极上方。 [0016] 优选地，所述第一电极竖直在所述第二电极下方。 [0017] 优选地，所述相变材料本体包括硫族化物。 [0018] 优选地，还包括在所述衬底与所述第一电介质层之间的阻挡层。 [0019] 优选地，还包括包围所述相变材料本体和所述第一电极的第一屏障层。 [0020] 优选地，还包括包围所述第二电极的第二屏障层。 [0021] 优选地，还包括在所述第一电介质层下方的第二电介质层；并且其中所述第一电介质层具有比所述第二电介质层更低的介电常数。 [0022] 优选地，还包括耦合到所述相变材料存储器单元阵列的读/写电路装置。 [0023] 根据本公开的另一方面，提供一种半导体器件，包括： [0024] 衬底；以及 [0025] 在所述衬底上方的相变材料存储器单元阵列，每个相变材料存储器单元包括： [0026] 竖直对准的第一电极和第二电极， [0027] 在所述第一电极与所述第二电极之间的第一电介质层， [0028] 从所述第二电极并且朝着所述第一电极经过所述第一电介质层竖直延伸的至少一个碳纳米管， [0029] 在所述第一电极与所述至少一个碳纳米管之间的相变材料本体，[0030] 包围所述相变材料本体和所述第一电极的第一屏障层，以及 [0031] 包围所述第二电极的第二屏障层。 [0032] 优选地，所述第一电极竖直在所述第二电极上方。 [0033] 优选地，所述第一电极竖直在所述第二电极下方。 [0034] 优选地，所述相变材料本体包括硫族化物。 [0035] 优选地，还包括在所述衬底与所述第一电介质层之间的阻挡层。 [0036] 优选地，还包括在所述第一电介质层下方的第二电介质层；并且其中所述第一电介质层具有比所述第二电介质层更低的介电常数。 [0037] 优选地，还包括耦合到所述相变材料存储器单元阵列的读/写电路装置。 [0039] 图1是根据本公开内容的半导体器件的示意截面图。 [0040] 图2是根据本公开内容的半导体器件的另一实施例的示意截面图。 [0041] 图3是用于制作图1的半导体器件的方法的流程图。 [0042] 图4-17是用于制作图1的半导体器件的步骤的示意截面图。 具体实施方式[0043] 现在将参照其中示出优选实施例的附图更完全描述当前实施例。然而本公开可以用许多不同形式体现，而不应解释为本公开限于这里阐述的实施例。相反地，提供这些实施例使得本公开内容将透彻而完整，并且这些实施例将向本领域技术人员完全传达本公开内容的范围。相似标号全篇指代相似元件，并且撇符号用来在备选实施例中指示相似元件。 [0044] 首先参照图1，此时描述根据本公开的半导体器件20。半导体器件示例地包括衬底83和在衬底上方的PCM存储器单元21a-21f的阵列。例如衬底83可以包括具有适当掺杂物浓度(例如N/P型掺杂物)的硅。每个PCM存储器单元21a-21f包括竖直对准的第一电极31a-31f和第二电极27a-27f。例如第一电极31a-31f和第二电极27a-27f可以各自包括铜、钨和铝中的至少一项。 [0045] 每个PCM存储器单元21a-21f也包括在第一电极31a-31f与第二电极27a-27f之间的第一电介质层25、以及从第二电极并且朝着第一电极经过第一电介质层竖直延伸的至少一个碳纳米管28a-28f、以及在第一电极与至少一个碳纳米管之间的PCM本体30a-30f。例如第一电介质层25可以包括超低k(ULK)电介质材料，诸如用氟化物或者碳掺杂的SiO2。 例如PCM本体30a-30f可以包括硫族化物，诸如Ge2Sb2Te5。 [0046] 每个存储器单元21a-21f中的至少一个碳纳米管28a-28f充当用于改变PCM本体30a-30f的状态(即在非晶态与晶态之间改变)的加热棒。例如在编程期间，向第二电极 27a-27f施加电压，该第二电极经过至少一个碳纳米管28a-28f并且向第一电极31a-31f施加电流。至少一个碳纳米管28a-28f变热，并且经由传导加热PCM本体30a-30f，由此实现相变。 [0047] 有利地，使用竖直碳纳米管28a-28f(即用减少的编程电流)对相变存储器单元21a-21f高效编程。这可以使半导体器件20能够在减少的功率级操作。另外，可以使用互补金属氧化物半导体(CMOS)工艺来制造半导体器件20。 [0048] 在一些实施例中，每个碳纳米管28a-28f可以具有相同直径。有利地，这为每个PCM存储器单元21a-21f提供可预测的加热性能，即相同的施加的电流将实现相应PCM本体30a-30f中的所需改变。另外，随着CMOS处理分辨率提高，可以减少器件尺寸。 [0049] 在这一所示实施例中，第一电极31a-31f竖直在第二电极27a-27f上方。在其它实施例(图2)中，可以反转这一布置。此外，半导体器件20示例地包括在衬底83与第一电介质层25之间的阻挡层24。阻挡层24可以包括N阻挡层，诸如SiCNi。有帮助的是，阻挡层24可以减少从第二电极27a-27f的电流泄漏。 [0050] 半导体器件20也还包括包围PCM本体30a-30f和第一电极31a-31f的第一屏障层29a-29f。例如第一屏障层29a-29f可以包括SiCNi、SiN或者某种其它N阻挡材料中的至少一项。这一第一屏障层29a-29f可以减少在每个存储器单元21a-21f之间的热传送、减少电流泄漏并且减少扩散。 [0051] 半导体器件20还包括包围第二电极27a-27f的第二屏障层26a-26f。第二屏障层26a-26f可以包括例如TiN、TaN。 [0052] 另外，半导体器件20还包括在第一电介质层25下方的第二电介质层23。例如第二电介质层23可以包括二氧化硅(SiO2)。第一电介质层25可以具有比第二电介质层23更低的介电常数。在所示实施例中，半导体器件20还包括集成于衬底83上并且耦合到PCM存储器单元21a-21f的阵列的读/写电路装置32。 [0053] 现在还参照图2，此时描述关于半导体器件20’的另一实施例。在半导体器件20’的这一实施例中，向关于图1以上已经讨论的那些元件给予撇符号，并且多数无需这里进一步讨论。这一实施例与前一实施例的不同在于这一半导体器件20’具有竖直在第二电极27a'-27f'下方的第一电极31a’-31f’。 [0054] 另一方面涉及一种制作半导体器件20的方法。该方法可以包括在衬底83上方形成PCM存储器单元21a-21f的阵列。该方法也可以包括形成每个PCM存储器单元21a-21f以包括竖直对准的第一电极31a-31f和第二电极27a-27f、在第一电极与第二电极之间的第一电介质层25、从第二电极并且朝着第一电极经过第一电介质层竖直延伸的至少一个碳纳米管28a-28f以及在第一电极与至少一个碳纳米管之间的PCM本体30a-30f。 [0055] 现在还参照图3-17，流程图40图示用于制作半导体器件20的方法(块41)。该方法包括在衬底(在这些图中未示出)上形成第二电介质层23和其中有相应第二屏障层26a-26f的第二电极27a-27f。该方法也包括形成例如包括N阻挡层的阻挡层24(图4和块43)。 [0056] 该方法包括形成第一电介质层25。例如第一电介质层25可以包括ULK电介质材料(图5和块45)。该方法包括在第一电介质层25上执行蚀刻操作(即去除第一电介质层的部分)以在其中形成多个柱33a-33f(图6和块47)。例如蚀刻操作可以包括反应离子蚀刻(RIE)操作。 [0057] 该方法包括在多个柱33a-33f中形成多个碳纳米管28a-28f(图7和块49)。如将理解的那样，每个柱33a-33f可以由多个碳纳米管28a-28f填充。例如可以使用Pop等人的文章中公开的技术来形成多个碳纳米管28a-28f。该方法也包括在上表面上再次沉积电介质材料34以及退火步骤(图8和块51)。电介质材料34可以包括与第一电介质层25相同的ULK材料。在一些实施例中，可以省略退火步骤。该方法然后包括用于提供平坦上表面的抛光步骤，诸如化学机械抛光(CMP)(图9和块53)。然后再一次地，该方法包括再次沉积电介质材料35(图10和块55)。电介质材料35可以包括与第一电介质层25相同的ULK材料。 [0058] 该方法包括用于去除ULK材料35的部分以限定用于形成第一电极31a-31f的结构的凹陷36a-36f的另一蚀刻操作(图11和块57)。该方法包括形成第一屏障层37，该第一屏障层将在完成的存储器单元21a-21f中限定第一屏障层29a-29f(图12和块59)[0059] 该方法包括在上表面上和在凹陷36a-36f中形成PCM层38。以及此外另一抛光步骤(图13-14和块61、63)。该方法包括去除PCM层38的部分以限定用于第一电极31a-31f的凹陷80a-80f(图15和块65)。 |
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