デルタシグマ変調を用いた信号の誤り訂正方法及び装置

本出願は、一般に周波数合成器に関し、特に、数値制御発振器において誤り訂正された信号を生成するための方法及び装置に関する。

ダイレクトデジタル合成器(DDS)は、様々な容易に調整できる周波数での一連の波形を単一の周波数が固定された基準発振器から生成できる数値発振器の類である。しかしながら、基準発振器は、例えばGPS又は他のそのような規格化されたタイムベース基準などにより与えられる絶対的なタイムベースに対する精度誤り及び安定性誤りに常に晒される。DDS10の一例の簡略化されたブロック図を示す図1を参照する。DDS10は、この例では圧電水晶発振器として示される基準クロック発振器12を備える。DDS10は数値制御発振器(NCO)14を備える。この特定の例において、DDS10は、アナログ出力信号をもたらす目的でデジタル−アナログ変換器(DAC)16及びローパスフィルタ(LPF)18を備えるが、他の例では、NCO14から出力されるデジタル信号がアナログ変換を伴うことなく使用されてもよい。NCO14は、所定周波数の発振器タイミング信号を基準発振器12から受けて、選択された周波数の所望の波形(多くの実施形態では正弦波形)を有するデジタル信号を形成する。

所定周波数の発振器信号を生成するために使用される基準発振器12は、しばしば、圧電水晶発振器である。圧電水晶発振器は、振動している水晶(石英など)の機械的な共振を使用して、非常に正確な周波数を有する信号を形成する。水晶発振器の使用は、水晶の形状及び取り付けに基づき、正確な周波数の電気信号をもたらす際のそれらの安定性に起因して望ましい。水晶発振器は、正確さ及び安定性を有するが、時として温度などの環境的要因によって引き起こされ且つ時として水晶の経年劣化に起因して引き起こされる短期ドリフト及び長期ドリフトを生じ易い。短期ドリフト及び長期ドリフトは、NCO14で使用される生成されたクロック信号の位相及び/又は周波数に影響を及ぼす。これは、水晶発振器の公称動作周波数の相対的な周波数オフセットをもたらす。幾つかの実施形態では、基準発振器12が圧電発振器以外のタイミング源であってもよい。ほぼ全てのタイミング源は、幾らかの大きさの精度及び安定性のドリフトに見舞われる。基準発振器からの発振器信号における誤りは、NCO14によりもたらされる信号の位相及び/又は周波数における誤りを直接にもたらす。

基準発振器からの信号の誤りに起因するダイレクトデジタル合成器により生成される信号の出力誤りを訂正するために様々な方法が使用されてきた。一例として、水晶発振器の場合には、電圧の入力によって水晶共振キャパシタンス負荷が調整できてもよい。水晶キャパシタンスの調整は、ドリフト誤りを相殺し或いは部分的に補償する場合がある。他の例において、基準発振器からの発振器信号における誤りの影響は、一定のオフセットを用いて周波数ワードを変えることによって、すなわち、数値制御発振器で使用されるステップサイズを調整することによってNCO内で修正されてもよい。残念ながら、これらの現在の方法は、過度に複雑である及び/又はドリフト誤りを調整するために必要な細粒精度を欠く場合がある。

ここで、一例として、本出願の実施形態の例を示す添付図面を参照する。

ダイレクトデジタル合成器の簡略ブロック図を示す。

ダイレクトデジタル合成器で使用される数値制御発振器の部分ブロック図を示す。

本出願の1つの態様に係る数値制御発振器の1つの例の簡略ブロック図を示す。

数値制御発振器の一例を誤り測定回路と共にブロック図形態で示す。

共通の基準発振器と誤り測定回路とを共有する複数のDDSを有するシステムの一例の図を示す。

数値制御発振器の他の例を誤り測定回路と共にブロック図形態で示す。

基準発振器の長期位相ドリフトを補償するための方法、装置、及び、システムについて説明する。基準発振器は、例えば数値制御発振器内などでデジタル出力信号を生成する際に使用されてもよい。方法は、外部タイムベースと比較して発振器信号の位相誤りを決定し、デルタ−シグマ誤りビットストリームを生成するために位相誤りをデルタ−シグマ変調し、変調位相増分値を形成するために、デルタ−シグマ誤りビットストリームに基づいて各クロック周期において位相増分値から誤り訂正ステップサイズを条件付きで加え或いは差し引き、誤り訂正された出力デジタル信号を生成するために変調位相増分値を位相アキュムレータに加えることを含む。デルタ−シグマに基づく誤り訂正方法は、乗算器の使用を回避する。異なる出力周波数に設定される複数の数値制御発振器においては、同じ基準発振器により駆動される場合には、同じデルタ−シグマ誤り信号を使用できる。

1つの態様において、本出願は、数値制御発振器において誤り訂正されたタイミング信号を生成するための方法を開示し、数値制御発振器は発振器信号によりクロック周期でクロックされる位相アキュムレータを備える。方法は、各クロック周期において、誤り訂正ステップサイズを形成するために、位相増分値を所定ビットシフト分だけシフトさせ、符号付き誤り訂正ステップサイズをもたらすためにデルタ−シグマ変調誤り信号に基づいて符号を誤り訂正ステップサイズに加え、変調位相増分値をもたらすために符号付き誤り訂正ステップサイズを位相増分値に加えることによって、蓄積された位相増分値に基づいて変調位相増分値を生成することを含む。方法は、各クロック周期において、更新された出力値を形成するために、位相アキュムレータにおいて変調位相増分値を出力値に加えることを更に含み、更新された出力値は、その後、位相アキュムレータに蓄積される。

別の態様において、本出願は、数値制御発振器において水晶発振器の長期位相ドリフトを修正するための方法を開示し、数値制御発振器は、位相増分値を有するとともに、水晶発振器からの発振器信号によりクロック周期でクロックされる位相アキュムレータを備える。方法は、外部タイムベースと比較して発振器信号の位相誤りを決定し、デルタ−シグマ誤りビットストリームを生成するために位相誤りをデルタ−シグマ変調し、変調位相増分値を形成するために、デルタ−シグマ誤りビットストリームに基づいて各クロック周期において位相増分値から誤り訂正ステップサイズを条件付きで加え或いは差し引き、誤り訂正された出力デジタル信号を生成するために変調位相増分値を位相アキュムレータに加えることを含む。

更なる態様において、本出願は、基準水晶発振器に基づいて選択された周波数を有する誤り訂正されたデジタル信号を生成するためのシステムを開示し、発振器は、発振器周波数で発振器信号を出力する。システムは、位相増分値を記憶するメモリ要素と、発振器周波数でクロックされる位相アキュムレータと、外部タイムベースと比較して発振器信号の位相誤りを決定するための誤り測定回路と、位相誤りを変調してデルタ−シグマ誤りビットストリームをもたらすためのデルタ−シグマ変調器と、デルタ−シグマ誤りビットストリームに基づいて各クロック周期において位相増分値から誤り訂正ステップサイズを条件付きで加え或いは差し引いて、変調位相増分値を形成するための誤り訂正回路とを備える。変調位相増分値は、誤り訂正されたデジタル信号を生成するために各クロック周期において位相アキュムレータに加えられる。

更なる他の態様において、本出願は、基準水晶発振器に基づいて選択された周波数を有する誤り訂正されたデジタル信号を生成するための数値制御発振器を開示し、発振器は、発振器周波数で発振器信号を出力する。数値制御発振器は、位相増分値を記憶するメモリ要素と、誤り訂正ステップサイズを形成するために位相増分値を所定ビットシフト分だけシフトさせるためのビットシフタであって、符号付き誤り訂正ステップサイズをもたらすために、誤り訂正ステップサイズには、デルタ−シグマ変調誤り信号に基づいて符号が与えられる、ビットシフタ、及び、位相増分値と符号付き誤り訂正ステップサイズとの合計から変調位相増分値をもたらすための加算器を備える誤り訂正回路と、変調位相増分値を出力値に加えて出力値を更新して記憶するために発振器周波数でクロックされる位相アキュムレータであって、更新された出力値が誤り訂正されたデジタル信号である、位相アキュムレータとを備える。

1つの態様において、本出願は、乗算器を必要とすることなく数値制御発振器において長期ドリフトを修正するための方法及び装置を開示する。別の態様において、本出願は、異なる設定周波数を有するとともに同じ基準発振器により駆動される複数の数値制御発振器における長期ドリフトを共通の誤り測定回路を用いて修正するための方法及び装置を開示する。

本出願の他の態様及び特徴は、以下の実施例の説明を添付の図と併せて精査することにより当業者によって理解され得る。

典型的な数値制御発振器14の部分ブロック図を示す図2を最初に参照する。この例において、数値制御発振器14は、位相増分レジスタ20と、位相アキュムレータ22とを備える。位相増分レジスタ20は位相増分/ステップサイズを記憶する。位相アキュムレータ22は、基準発振器からの発振器信号などのクロック信号によってクロックされる。基準発振器は、ある場合には水晶発振器であってもよい。位相アキュムレータ22の出力は、それに対して各クロック周期で位相増分が加えられるようにフィードバックされる。実際には、位相増分が一定に保たれるときには、位相アキュムレータ22の出力が線形デジタルランプである。位相アキュムレータ22がオーバーフローすると、数値ラップアラウンドは、クロック信号の周波数の関数である周期性と位相アキュムレータ22のビット幅wの累乗に対して×2で与えられる大きさとを有するデジタル鋸歯波形へと効果的に変換する出力信号をもたらす。

数値制御発振器14のこの例はデジタル波形発生器を更に含み、該デジタル波形発生器は、この例では、位相−振幅変換器(PAC)24として示される。PAC24は、位相アキュムレータ22からの出力信号に基づいて設定される周波数を伴う出力デジタル信号(正弦波)を生成するように構成される。ある場合には、PAC24がルックアップテーブルを使用して実装されてもよい。

位相アキュムレータをクロックするために使用される基準発振器信号におけるドリフト誤りが、位相アキュムレータからの出力信号の結果として生じる位相に直接に影響を及ぼすことが理解され得る。

以下、本出願の1つの態様にしたがって、水晶発振器などの精度が低い基準の不完全な発振器信号に起因する誤りを補償するために精度が高い供給源(例えば、GPS又はIRIG B)から導き出される誤り訂正を適用する新規な数値制御発振器について説明する。説明される誤り訂正方法及び誤り訂正装置は、誤り信号のデルタ−シグマ変調の使用によってステップサイズに対する細かい増分調整が可能である。好適には、誤り信号のデルタ−シグマ変調は、乗算を要することなく位相増分を変更するために使用されてもよい。位相増分は、デルタ−シグマ変調誤り信号にしたがって位相増分のシフトされたバージョンを選択的に加える或いは差し引くことによって調整される。また、幾つかの実施形態では、複数のNCOが同じ基準発振器信号及びデルタ−シグマ誤り訂正信号を共有し、それにより、成分数を減らしてもよい。マルチチャネルの実施形態では、各NCOが互いに依存せずにそれ自体の望ましい周波数に設定されてもよい。

ここで、誤り訂正された数値制御発振器(NCO)100の1つの実施形態の例の簡略化されたブロック図を示す図3を参照する。この例のNCO100は、マルチビット周波数ワードを記憶するように構成される周波数ワードレジスタ102を備える。マルチビット周波数ワードは、NCO100で用いるようになっている位相増分ステップサイズである。マルチビット周波数ワードの選択は、以下で更に説明されるように、NCO100の出力周波数を決定する。本明細書中では、用語「周波数ワード」及び「位相増分」が置き換え可能に使用されてもよい。

NCO100は、位相増分レジスタ120、位相アキュムレータ122、及び、PAC124を更に備える。誤り訂正回路110は、周波数ワードレジスタ102からマルチビット周波数ワードを読み取って、デルタ−シグマ変調器(DSM)104によってサンプリングされる高精度誤り信号k_eに基づいて誤り訂正のための軽微な位相増分調整を行なう。修正された周波数ワードは位相増分レジスタ120に取り込まれる。したがって、誤り訂正回路110は、必要に応じて各クロック周期で(例えば発振器周波数で)周波数ワードを調整してもよく、また、各クロック周期で新たな変調修正周波数ワードを位相増分レジスタ120に取り込み、それにより、位相アキュムレータ122の各クロッキングで使用される修正されたステップサイズ増分をもたらしてもよい。以下、誤り訂正回路110について詳しく説明する。

周波数ワードレジスタ102は、バイナリワードを記憶できる標準的なメモリレジスタであってもよい。簡単な実施形態では、周波数ワードレジスタ102が固定された所定のバイナリワードを含んでもよい。他の実施形態において、NCO100は、所望の周波数を時々変えることができるDDS内又は他の装置内に実装されてもよい。したがって、周波数ワードレジスタ102は、マルチビット周波数ワードを変えるために書き込み信号(シリアル又はパラレル)によって上書き可能にされ得る。幾つかの実施において、NCO100は、汎用コンピュータ又は他の処理装置におけるソフトウェアに実装されてもよく、その場合、周波数ワードレジスタ102は、プロセッサにアクセスできるメモリの割り当てであってもよい。メモリは、処理装置と一体であってもよく、或いは、処理装置とは物理的に別個であってもよい。別個のデジタルチップ実施形態では、ある場合に、周波数ワードレジスタ102がスタンドアロン集積回路であってもよい。幾つかの他のケースでは、周波数ワードレジスタ102が、NCO100の構成要素のうちの1つ以上、NCO100全体、又は、NCO100及び更なるデジタル信号処理要素を備えるICパッケージ内に組み込まれてもよい。当業者であれば分かるように、周波数ワードレジスタ102の想定し得る実施に関する先の解説は、本出願中に記載される他のレジスタに当てはまる。したがって、本明細書中で使用される用語「レジスタ」は、スタンドアロンデジタルICレジスタに対する実施の性質を限定しようとするものではなく、NCO100の他の構成要素と一体であってもよいバイナリデータを記憶できる広範囲のメモリ要素を含んでもよい。また、用語「ワード」は、周波数が特定数のビットを有することを示唆しようとするものではない。ワードサイズは、8,16,24,32又は64ビットの典型的なCPUサイズを含んでもよく、或いは、FPGA構造又はASIC構造において容易に実施される2の累乗でない(non−power−of−two)ワードサイズを含む任意のビット長の他の変形を含んでもよい。後述するように、そのような最小レジスタサイズは、NCO100内の周波数ワードレジスタ102又は他のレジスタにより出力される周波数に関して所定の精度を得るために望ましい場合がある。

誤り訂正回路110は、例えばGPSタイミング基準の信号などの高精度位相ロック信号から誤り信号k_eをサンプリングするデルタ−シグマ変調器(DSM)104を備える。この例では、DSM104が誤り訂正回路110の一部として例示される。他の例において、DSM104は、1つ以上のNCO100を備える更に広範な装置内に実装されてもよい。DSM104は、高精度供給源に位相ロックされる発振器周波数に基づいて信号の位相における誤りをパルス密度符号化する1ビット信号(バイナリ0,1で符号化される±1)であるDSM誤り信号106,k_dを出力する。更に以下では、誤り信号k_eを得るための回路の一例について説明する。

誤り訂正回路110は、周波数ワードレジスタ102からマルチビット周波数ワードを読み取ってbビットの右ビットシフトを適用するビットシフタ112を備える。結果として生じるシフトされた周波数ワードが誤り訂正ステップサイズである。論理右シフトは算術右シフトにわたって十分である。これは、シフトされている周波数ワードレジスタに符号が付けられてないからである。このシフトされた値には、その後、DSM誤り信号106が乗じられる。しかしながら、シングルビットDSM出力が簡単な条件付き加算又は減算に合わせて解かれるため、実際の乗算は必要とされない。つまり、ハードウェアで実装されようとソフトウェアで実装されようと、DSM誤り信号106と誤り訂正ステップサイズとの「乗算」の結果は、DSM誤り信号106に応じて、誤り訂正ステップサイズをプラス又はマイナスにして、すなわち、誤り訂正ステップサイズの符号を条件付きで変化させて、符号付き誤り訂正ステップサイズ108をもたらすようになっている。符号付き誤り訂正ステップサイズ108は、その後、位相増分レジスタ120に記憶するための変調位相増分値114をもたらすために周波数ワードレジスタ102から周波数ワードに対して加えられる。DSM誤り信号106は、シングルビットDSMストリームのバイナリ値(0又は1)に応じた条件付き加算又は減算と見なされ得る。シフト、条件付き符号変更、及び、加算演算は、ソフトウェアによる方法、標準的なIC構成要素(例えば、ビットシフタ、個別論理構成要素等)、ハードワイヤードシフト等を備える実施形態に応じた多くの方法で実施されてもよい。

DSM104からのDSM誤り信号106のビットストリームは、基準発振器から生成される信号の位相中で測定される誤りk_eを符号化する1ビット信号であり、高精度タイムベースと比較される。1つの例において、基準発振器信号は、高精度タイムベースと同じ周波数でタイミング信号をもたらすように構成される発振器駆動のNCO(図示せず)をクロックするために使用される。1つの例において、高精度タイムベースは例えば1HzのGPS信号を含んでもよく、また、発振器駆動のNCOは、1Hzなどの同じ周波数に設定されてもよい。基準発振器信号における任意の誤りは、発振器駆動のNCOからの出力タイミング信号において位相誤り又は周波数誤りをもたらす。誤り測定は、発振器駆動のNCOのタイミング信号と外部タイムベース信号との間の位相比較(例えば、位相ロックループ)に基づいてもよい。位相比較は、1つの実施形態では、位相ロックループとして、短期変化をフィルタ除去して長期安定性を抽出するように構成されてもよい。1つの例において、外部タイムベース信号は、原子時計によって駆動されるGPS信号を含んでもよく、また、他の例において、タイムベースは、IRIG B又は他の高精度タイミング基準源であってもよい。外部タイムベース信号は、短期ジッター又はノイズを有してもよいが、長期にわたる出力信号に関して正確な位相誤り測定を可能にする安定した長期周波数を有してもよい。

DSM誤り信号106は、クロック周期ごとにマルチビット周波数ワードに対して適用されるプラス又はマイナスの誤り訂正ステップサイズ108をもたらし、それにより、各クロック周期で、位相増分が誤り訂正ステップサイズ108分だけ上又は下にシフトされる(名目上は、マルチビット周波数ワードに基づくステップサイズ)。DSM誤り信号106中に符号化される位相誤りは、+1又は−1ビット発生の相対数、したがって、位相増分値の増大又は減少の発生の相対数に相当する。

更に図3を参照すると、NCO100は、位相アキュムレータ122の入力信号に基づいて周波数と位相とを有する所望の形状のデジタル波形を生成するためのPAC124を更に含んでもよい。

NCO100にとって望ましい精度は、位相アキュムレータ122のためのサイズを選択するために使用されてもよい。レジスタのサイズ(幅)がwで示される。レジスタが各サイクルでnだけ増分されれば、

によってラップアラウンド周期が与えられる。

f_oscが発振器信号の周波数、すなわち、レジスタが増分する周波数(例えば、NCO100のためのクロック周波数)であれば、レジスタラップアラウンドの結果として生じるf_cycは

である。

目標精度が定められてもよい。例えば、1つの例では、所望の精度が24時間ごとに6μs内となるようになっていてもよく、これは69.44×10⁻¹²の数値的精度に対応する。

所望の精度に基づいて、また、発振器周波数が例えば125MHzであるとすると、幅は、f_cyc/nを所望の精度に設定することによって以下のように決定されてもよい。

したがって、この例では、所望の精度を得るために必要とされる最小レジスタ幅は61ビットである。その後、wのアキュムレータサイズを有するNCOにとって望ましい設定周波数f_setを得るための位相増分ステップサイズP_stepが

によって決定される。

基準クロック信号を生成する外部発振器は、様々な想定し得る発振器から選択されてもよい。例えば、少なくとも幾つかの実施形態の例において、外部発振器は、水晶発振器(XO)、温度制御型発振器(TCXO)、又は、恒温槽型水晶発振器(OCXO)であってもよい。特定のタイプの発振器は、一連の異なる特性(例えば周波数、出力レベル、ノイズレベル、位相ドリフトなど)を更に含んでもよい。

実施形態の一例において、予期される或いは推定される長期誤りは、発振器の特定の経年劣化ドリフト(すなわち、発振器信号の長期位相ドリフト)に基づいて決定されてもよい。発振器信号の経年劣化ドリフトは、特定の発振器の製造業者により与えられる所定の値である。例えば、原型的なOCXO発振器の場合、経年劣化ドリフトは、±3×10⁻⁸/年として、すなわち、30十億分率(ppb)として定められてもよい。比較により、GPS時間の精度は、±1×10⁻¹³であり、毎年ドリフトしない。

経年劣化ドリフトは、通常、毎年定められる。ある場合には、多くの年数(例えば10〜20年)にわたってNCO100の誤り訂正能力を経年劣化ドリフトに基づかせることが望ましい場合がある。例えば、典型的なOCXO発振器が±3×10⁻⁸/年の長期ドリフトを有する場合には、20年の期間にわたる経年劣化ドリフト(±3×10⁻⁸×20)を完全に補償するためにNCOが最大±6×10⁻⁷の修正範囲に対応できるようにすることが望ましい場合がある。使用される年数、及び、ドリフトのための近似は、実施及び設計の検討事項に応じて変化してもよい。

望ましい修正範囲eが決定された後、修正範囲が以下のようにNCO周波数値に関連付けられてもよい。

修正された位相増分値が以下のように表わされてもよい。

この方程式において、位相増分ステップ修正は、2シフトの累乗P_stepにk_eのパラメータのデルタ−シグマ変調されたバージョンであるk_dを乗じたものとして表わされる。パラメータk_eは、発振器信号と外部タイムベースとの間の位相誤りである。特に、位相増分値の修正は、乗算ではなく加算又は減算に至るまで解く。言い換えると、発振器信号の長期ドリフトを補償するための誤り訂正は、高価な乗算演算を要することなく実施され得る。

誤り訂正ステップサイズ(P_step/2^b)を決定するために、位相増分値をシフトするようになっている適切なビット数bが決定される。ビットシフトbが所望の修正範囲eに関連付けられてもよい。適切なビットシフトbを見出すための一組の関係の一例が以下に示されるが、本出願はこの例に限定されず、特定の実施形態に適したビットシフトbを決定するために他の手法が使用されてもよい。

水晶の近似ドリフト誤りとドリフトが生じ得る年数(この例のシナリオでは20年)とに基づいて所望の修正範囲eが決定されたこと、及び、±6×10⁻⁷の値が得られたことを思い起こされたい。この実施形態において、ビットシフトは、以下のように長期修正範囲のための推定値を使用して決定される。

端数を切り捨てると、20年ドリフトを補償するために必要な細かい調整を行なうために20ビットのシフトが必要とされる場合がある。DSM信号は誤り訂正回路110内で使用されるようになっているため、幾つかのタイプの実施では、変調の不安定を避けるため、入力が±0.5(使用されるDSMアーキテクチャ及びアルゴリズムに依存する)だけ境界付けられてもよい。そうである場合、ビットシフトのサイズは、公称±1.0に対して拘束される半分のスケールの振幅に相当するように1〜19だけ減少されてもよい。なお、予期される修正範囲が小さければ小さいほど(すなわち、ドリフトが小さければ小さいほど)、そのような小さいドリフトを修正するための僅かな調整を行なうために必要とされるビットシフトは大きくなる。言い換えると、基準クロック信号がより正確であると予期されればされるほど、誤り訂正回路110で修正を行なうための誤り信号が小さくなる。

実際のビットシフトが整数値であるのに対し、特定の修正範囲を実現するのに望ましいbの計算が実数をもたらしたことが分かる。したがって、整数ビットシフトは、望ましい修正範囲として定められた異なる最大修正範囲をもたらす。前述の例は、0.5/2¹⁹又は9.54×10⁻⁷になる以下のような最大修正範囲をもたらす。

言い換えると、この例では、位相増分レジスタに記憶するための各サイクルで計算される変調位相増分がP_step(1±9.54×10⁻⁷)であり、この場合、±演算子はDSM誤り訂正信号に依存する。

所定の出力設定周波数及び発振器周波数にとって望ましい精度に基づくレジスタ幅wの前述の選択は、周波数ワード(すなわち、位相増分P_step)がbビット分だけシフトされるときに依然としてゼロでない誤り訂正信号をもたらすように十分に大きいことを確保するのに役立つ。位相増分ワードサイズがビットシフトbと比べて十分に大きくない場合には、シフト演算のために抽出されるワードの一部が残りのビットの全ての、ゼロへのシフトをもたらしてもよく、そのようにすると、異なるチャネルが異なるビットを使用する場合には、修正が全く行なわれないか或いは十分な修正が行なわれないことが分かる。

更に図3を参照すると、NCO100によって行なわれるプロセスが1つ以上の発振器(例えばクロック)サイクル内で行なわれるのが分かる。例えば、符号付き誤り訂正ステップサイズ108を加算する演算、位相増分レジスタ120内への変調誤り訂正位相増分値114の記憶、及び、位相アキュムレータ122の更新はそれぞれ、この例では、f_oscの周波数の発振器クロック信号によってクロックされる。実施形態の少なくとも幾つかの例では、NCO100を通じた伝搬遅延が3つのクロック周期である。

少なくとも1つの意味において、デルタ−シグマ変調誤り信号k_dに応じてプラス又はマイナスである誤り訂正ステップサイズを伴う位相増分値の変調は、位相ディザリングと見なされてもよい。

ここで、誤り測定回路150と共に、この場合にはダイレクトデジタル合成器(DDS)140として使用されるようになっているNCOのブロック図の一例をブロック図形態で示す図4を参照する。この実施形態におけるDSM104は、DDS140の外側にあるように描かれるが、幾つかの実施形態ではDDS140の一部として描くことができる。この例における基準発振器は、周波数f_oscの発振器クロック信号を出力する圧電水晶発振器142である。

DDS140は、位相増分/ステップサイズをバイナリ形式で含むPstepとして符号が付された周波数ワードレジスタ102を備える。DDS140はビットシフタ112を更に含み、また、誤り訂正ステップサイズ108の条件付き加算/減算は、DSM104からの入力DSM信号k_dに基づく。この例の形態において、変調誤り訂正位相増分値114は、位相増分レジスタ120内に事前に記憶されることなく位相アキュムレータ122へ供給される。DDS140の構成要素は、発振器142の周波数f_oscでクロックされる。

誤り測定回路150は、水晶発振器142の出力と外部タイムベース156とを比較するように構成される。外部タイムベース156は、例えばGPS信号、IRIG−B信号、又は、他のそのようなタイミング源などの長期高精度時間信号であってもよい。2つの時間源を比較するために、水晶発振器の出力は、外部タイムベース156と同じ公称周波数を有する信号を形成するために使用される。1つの特定の例において、これは、GPS受信器からの1Hz信号であってもよい。他の実施形態では他の周波数が使用されてもよい。周波数f_oscの発振器出力は、外部タイムベース156の周波数と同じであるようになっている周波数f₁の信号(この実施形態ではデジタル)を生成するように構成されるNCO152を駆動させるために使用される。NCO152の出力及び外部タイムベース156からの信号は、発振器で生成される信号f₁と外部タイムベース信号との間の長期位相誤りを検出するために、例えば位相ロックループ(PLL)154又は同様のもの等によって位相比較される。158で示されるこの誤りk_eは、水晶の実際の出力周波数及びその公称動作周波数における長期ドリフト誤りを反映する。その誤りk_eは、その後、周波数f_oscの変調ビットストリームDSM誤り信号k_dを生成するためにDSM104へ入力される。

明確のため、図4には、誤り測定回路150がDDS140とは別個であるように示される。しかしながら、幾つかの実施形態では、別のDDS回路内の構成要素を再現するのではなく、NCO152内で正弦波信号を生成するために誤り測定回路150内のNCO152がDDS140を使用してもよい。図6は、DDS140がNCO152内で使用される実施形態の一例をブロック図形態で示す。この例では、例えば正弦ルックアップテーブル202又は任意の同様の機構を使用してNCO152内で正弦波信号を生成するためにDDS140の出力f_set又はf_outが使用されることに気付く。正弦波信号は、その後、誤りk_eを測定するためにPLL154へ入力される。正弦ルックアップテーブル202は、発振器によりその公称周波数で駆動されるときに外部タイムベース156の周波数の正弦波信号をもたらすように構成される。

ここで、共通の基準発振器142と誤り測定回路150とを共有する複数のDDS140(140a,140b,...140nとして符号が個別に付される)を備えるシステム300の一例を示す図5を参照する。特に、各DDS140を駆動させるために同じ水晶基準発振器142が使用され、DDS140のそれぞれは、任意の他のDDS140に関連付けられない位相増分ステップサイズを伴って構成されてもよく、それにより、各DDS140は、システム300内の他のDDS140の周波数に関連付けられない周波数を有する信号をもたらすことができる。また、システム300内の全てのDDS140における発振器ドリフトを修正するために1つの誤り測定回路150だけを使用すれば済むことに気付く。同じDSM誤り信号k_dが各DDS140へ入力され、この場合、DSM誤り信号は、そのDDS140の誤り訂正ステップサイズの位相増分値からの条件付き加算/減算(そのDDS140のシフトされた位相増分値に基づく)を推し進めるために使用される。

他の実施形態では、ハードウェアを節約するために、様々なDDS140のための位相増分値を記憶するための周波数ワードバンクなどのマルチチャネルハードウェアを使用してDDS140が実装される。

本明細書中に記載されるNCO回路又はDDS回路がハードウェア及びソフトウェア構成要素(例えば、他のタイプのビットシフタ、加算器、インバータ等)、1つ以上のマイクロプロセッサ又はマイクロコントローラ(例えば、NCO又はDDSの全体の動作を制御するため、及び、ビットシフタ、加算器、インバータ等と協働して前述したプロセスを実行するため)を備える他の構成要素を備えてもよいのが分かる。

前述の装置は、一部がハードウェアで実装され且つ一部がソフトウェアで実装されてもよいことが理解され得る。幾つかの実施形態では、実装が1つ以上のフィールドプログラマブルゲートアレイ(FPGA)を含んでもよい。幾つかの実施形態では、実装が1つ以上の特定用途向け集積回路(ASIC)を含んでもよい。位相検出及びループフィルタがハードウェア、ソフトウェア、又は、これらの組み合わせであってもよい。特定のハードウェア構成要素の選択は、コスト、速度、動作環境等に基づいてもよい。そのような構成要素の選択及びプログラミングは、本明細書中で与えられる詳細な説明を考慮する当業者の理解の範囲内である。

更なる他の態様において、本出願は、プロセッサにより実行されるときに前述したプロセスのうちの任意の1つ以上を実行するようにプロセッサを設定するコンピュータ実行可能命令が記憶されて成る持続性コンピュータ可読媒体を開示する。

前述した実施形態の特定の適合及び変更を行なうことができる。したがって、前述の実施形態は、例示的であって限定的でないとみなされる。