信号変調回路

本発明は信号変調回路に関し、特にデルタシグマ変調を行う回路に関する。

従来から、スイッチングアンプ等においてデルタシグマ変調(ΔΣ変調)が用いられている。デルタシグマ変調器では、減算器と積分器と量子化器と量子化誤差帰還回路を備える。

図17に、デルタシグマ変調回路の基本構成を示す。減算器16は、入力信号と帰還信号との差分を算出し、積分器10は、差分信号を積分する。積分信号は量子化器14で量子化され、例えば1ビット=2値の信号として出力される。量子化誤差は遅延器12を介して帰還される。

下記の特許文献1には、積分器群、加算器群、量子化器、及びパルス幅切り上げ回路から構成されるデルタシグマ変調回路が開示され、サンプリングクロックに同期した1ビット信号に変換して出力することが開示されている。また、量子化器として、D型フリップフロップを用いることが開示されている。また、特許文献2にも、デルタシグマ変調回路が開示されている。

特開2007−312258号公報

特表2012−527187号公報

図17に示す構成において、帰還経路に遅延器12を設けてノイズシェーピングを行っているが、同時に、帰還経路内の遅延器12により出力の状態をリアルタイムで補正することができない問題、または、遅延器内で発生する歪・ノイズ成分に対してはノイズシェーピングされずそのまま出力されてしまうという問題がある。

また、デルタシグマ変調回路は1ビットオーディオアンプ等に用いる場合、入力信号を1ビットデジタル信号に変換するための方式としてパルス幅変調(PWM)及びパルス密度変調(PDM)があり、パルスの密度や頻度により入力信号を表現する場合に適したPDMを用いる場合には、ゼロレベルを所定のタイミングで挿入してパルス幅を維持し確実に入力信号のレベルをパルスの頻度に変調する必要がある。

本発明の目的は、出力の状態をリアルタイムで補正し、且つ遅延器による歪・ノイズ成分による影響を低減することができるとともに、確実に入力信号を変調して出力することができる回路を提供することにある。

本発明は、クロック信号に同期して入力信号をデルタシグマ変調して出力する信号変調回路であって、入力信号と帰還信号との差分を算出する減算器と、前記減算器からの出力信号を積分する積分器と、前記積分器で積分された信号に対し、前記クロック信号に同期したタイミングでゼロレベルを挿入するゼロレベル挿入回路と、前記ゼロレベル挿入回路から出力された信号を遅延して量子化する量子化器と、前記量子化器で量子化された信号を前記入力信号に負帰還させる帰還回路とを備えることを特徴とする。

本発明では、従来デルタシグマ変調回路のように量子化器の出力信号を負帰還させる帰還回路に遅延回路を設けるのではなく、積分器と量子化器の間に遅延機能を設けるので、出力の状態をリアルタイムで補正することができる。そして、積分器で積分された信号に対してクロック信号に同期したタイミングでゼロレベル(ゼロ電圧)を挿入することで、入力信号を確実にパルス密度変調(PDM)することも可能となる。

また、本発明は、クロック信号に同期して入力信号をデルタシグマ変調して出力する信号変調回路であって、入力信号と帰還信号との差分を算出する減算器と、前記減算器からの出力信号を積分する積分器と、前記積分器で積分された信号の位相を反転する位相反転回路と、前記積分器で積分された信号にバイアス電圧を印加する第1バイアス電圧印加回路と、前記位相反転回路で位相反転された信号にバイアス電圧を印加する第2バイアス電圧印加回路と、前記第1バイアス電圧印加回路から出力された信号に対し、前記クロック信号に同期したタイミングでゼロレベルを挿入する第1ゼロレベル挿入回路と、前記第2バイアス電圧印加回路から出力された信号に対し、前記クロック信号に同期したタイミングでゼロレベルを挿入する第2ゼロレベル挿入回路と、前記第1ゼロレベル挿入回路から出力された信号を遅延して量子化する第1量子化器と、前記第2ゼロレベル挿入回路から出力された信号を遅延して量子化する第2量子化器と、前記第1量子化器から出力された信号と前記第2量子化器から出力された信号を合成するパルス合成回路と、前記パルス合成回路で合成された信号を前記帰還信号として前記減算器に帰還させる帰還回路とを備えることを特徴とする。

本発明では、積分器、第1バイアス電圧印加回路、第1ゼロレベル挿入回路、第1量子化器で1つの処理系統を構成して+1、0の2値信号を生成し、積分器、位相反転回路、第2バイアス電圧印加回路、第2ゼロレベル挿入回路、第2量子化器でもう一つの処理系統を構成して−1、0の2値信号を生成し、これらをパルス合成回路で合成して+1、0、−1の3値信号を生成する。なお、減算器は、帰還される信号が入力信号に対して正相の信号である場合に用いられる。減算器は、帰還される信号が入力信号に対して逆相の信号である場合には、加算器で代用することができる。

本発明では、さらに、入力信号を検出する信号検出器を備え、前記第1バイアス電圧印加回路及び前記第2バイアス電圧印加回路は、前記信号検出器で入力信号が検出された場合に相対的に小さな前記バイアス電圧を印加し、前記信号検出器で入力信号が検出されない場合に相対的に大きな前記バイアス電圧を印加することを特徴とする。

本発明のさらに他の実施形態では、前記第1量子化器から出力された信号及び前記第2量子化器から出力された信号に基づき、単電源に接続されたスピーカを正電流オン、負電流オン、及びオフの3値の通電状態で選択的に駆動するための信号を生成する生成回路を備えることを特徴とする。

本発明のさらに他の実施形態では、前記スピーカは、互いに直列接続された第1スイッチ及び第2スイッチの接続節点にその一端が接続されるとともに、互いに直列接続された第3スイッチ及び第4スイッチの接続節点にその他端が接続され、前記第1スイッチ及び前記第3スイッチは前記単電源の正極側に接続され、前記第2スイッチ及び前記第4スイッチは前記単電源の負極側に接続され、前記生成回路は、前記第1量子化器から出力された信号及び前記第2量子化器から出力された信号に基づき、前記第1スイッチをオンし前記第2スイッチをオフするためのスイッチング信号と、前記第3スイッチをオフし前記第4スイッチをオンするためのスイッチング信号を生成することで前記正電流オン状態で前記スピーカを駆動し、前記第1スイッチをオフし前記第2スイッチをオンするためのスイッチング信号と、前記第3スイッチをオンし前記第4スイッチをオフするためのスイッチング信号を生成することで前記負電流オン状態で前記スピーカを駆動し、前記第1スイッチ及び前記第3スイッチをオフし前記第2スイッチ及び前記第4スイッチをオンするためのスイッチング信号を生成する、または、前記第2スイッチ及び前記第4スイッチをオフし前記第1スイッチ及び前記第3スイッチをオンするためのスイッチング信号を生成することで前記スピーカをオフ状態とすることを特徴とする。

本発明のさらに他の実施形態では、前記ゼロレベル挿入回路は、前記クロック信号を分周する分周器と、前記分周器で分周されたクロック信号に応じて動作するチョッパ回路と を備えることを特徴とする。

本発明のさらに他の実施形態では、前記量子化器は、D型フリップフロップで構成されることを特徴とする。

本発明によれば、出力の状態をリアルタイムで補正し、且つ遅延器による歪・ノイズ成分による影響を低減することができるとともに、確実に入力信号を変調して出力することができる。また、本発明によれば、+1、0、−1の3値信号を生成することができる。さらに、本発明によれば、単電源に接続されたスピーカを3値の状態で駆動することができる。

第1実施形態の構成ブロック図である。

第1実施形態の回路構成図である。

第1実施形態のタイミングチャートである。

第1実施形態のタイミングチャートである。

従来の場合ならびに第1実施形態の場合において、発生する歪を模式的に示す図である。

第2実施形態の構成ブロック図である。

第2実施形態のタイミングチャートである。

第2実施形態の波形説明図である。

第2実施形態のバイアス生成回路構成図である。

第3実施形態の構成ブロック図である。

第3実施形態の回路構成図である。

第3実施形態のタイミングチャートである。

第4実施形態の構成ブロック図である。

3値波形説明図である。

第4実施形態のスピーカ駆動状態説明図である。

第4実施形態の回路構成図である。

従来技術の構成ブロック図である。

さらに他の実施形態の回路構成図である。

以下、図面に基づき本発明の実施形態について説明する。

<第1実施形態> 図1に、本実施形態における信号変調回路の基本構成を示す。本実施形態の信号変調回路は、入力信号をデルタシグマ変調するものであり、減算器16と積分器10と遅延器12と量子化器14を備える。

図1に示す回路と図17に示す回路を比較すると、本実施形態における回路では、帰還経路に遅延器12が存在せず、量子化器14の前段、すなわち積分器10と量子化器14の間に遅延器12が設けられている。従って、本実施形態の回路では、出力の状態をリアルタイムで補正することが可能である。

また、本実施形態における遅延器12は、単に入力信号を遅延するだけでなく、入力信号にゼロレベルを挿入する機能を有しており、これにより確実なパルス密度変調を実現している。入力信号にゼロレベルを挿入する回路は任意であるが、例えば一端が接地されたチョッパ回路で構成され得る。また、遅延機能及び量子化機能は、D型フリップフロップで構成され得る。また、減算器16は、帰還される信号が入力信号に対して正相の信号である場合に用いられ、帰還される信号が入力信号に対して逆相の信号である場合には、加算器で代用することができる。

図2に、本実施形態の具体的な回路構成を示す。回路は、積分器を構成するアンプ20と、チョッパ回路22と、1/2分周器24と、D型フリップフロップ26と、反転器28を備える。

チョッパ回路22は、アンプ20の出力端にその一端が接続され、他端が接地されたスイッチから構成される。スイッチの開閉は、1/2分周器24からの出力信号により制御される。チョッパ回路22の出力信号は、D型フリップフロップ26のD端子に供給される。

1/2分周器24は、クロック信号が供給され、クロック信号の周波数を1/2に分周する回路である。1/2分周器24は、クロック信号を分周してチョッパ回路22のスイッチを制御する。従って、チョッパ回路22のスイッチは、クロック信号の2倍の周期でオン/オフする。スイッチがオンするタイミングにおいて、アンプ20の出力端はスイッチを介して接地されるためゼロレベルとなる。従って、チョッパ回路22は、D型フリップフロップ26の入力信号にゼロレベルを挿入する回路として機能する。

D型フリップフロップ26のD端子には、上記のようにアンプ20の出力信号であって、チョッパ回路22でクロック信号に同期してゼロレベルが挿入される信号が供給される。また、D型フリップフロップ26のクロック端子には、反転器28で反転されたクロック信号が供給される。D型フリップフロップ26は、入力されたクロック信号の立ち上がりエッジで信号を出力する。従って、本実施形態では、反転されたクロック信号の立ち上がりエッジで信号を出力する。

図3に、図2の回路のタイミングチャートを示す。正信号が入力された場合のタイミングチャートである。図において、上から順に、(a)クロック信号(CLK)、(b)クロック信号の1/2分周信号、(c)クロック信号の反転信号、(d)D型フリップフロップ26のD端子に供給される信号、(e)D型フリップフロップ26のQ出力端子から出力される信号の波形を示す。

チョッパ回路22は、クロック信号の1/2分周信号のタイミングでスイッチがオンされるので、D型フリップフロップ26のD端子に供給される信号は、クロック信号の1/2分周信号に同期してゼロレベルとなる信号である。そして、この信号がクロック信号の反転信号に同期して、クロック信号の反転信号の立ち上がりエッジのタイミングまで遅延されて出力される。以上のようにして、図2の回路により、入力信号の積分、ゼロレベル挿入、遅延、及び量子化が実行される。すなわち、チョッパ回路22とD型フリップフロップ26でゼロレベル、遅延及び量子化を実現し、フィードバック経路で遅延器を挿入することなくノイズシェープが実現される。さらに、チョッパ回路22によりクロック信号のタイミングでは常に一度はゼロレベルが出力されることになる。

図4に、図2の回路の別のタイミングチャートを示す。負信号が入力された場合のタイミングチャートである。図において、上から順に、(a)クロック信号(CLK)、(b)クロック信号の1/2分周信号、(c)クロック信号の反転信号、(d)D型フリップフロップ26のD端子に供給される信号、(e)D型フリップフロップ26のQ出力端子から出力される信号の波形を示す。D型フリップフロップ26のD端子に供給される信号はゼロレベルのままであり、出力信号もゼロレベルのままである。

なお、本実施形態では、チョッパ回路22によりゼロレベルを挿入しているため、積分回路を構成するアンプ20から出力され、D型フリップフロップ26に供給される信号に関し、1が連続して出力されることがないので、3状態信号出力の場合の信号の歪が抑制される。

図5は、信号レベルが異なる場合の、従来のように信号幅が連なっている場合と、本実施形態のようにゼロレベルを挿入することで信号幅が一定の場合とにおいて、それぞれ発生する歪を模式的に示す図である。

積分器を構成するアンプ20での積分は、入力信号Vと時間tの乗算であり、V・tの面積が信号品質を決定する。信号レベル1のときのエッジ以外の面積をVt、エッジ部面積をVt/1000とすると、信号が連なっている場合には、その積分値は図5(a)、(b)、(c)にそれぞれ示すように、 信号レベル1:Vt+0.002Vt=1.002Vt 信号レベル10:10Vt+0.002Vt=10.002Vt 信号レベル100:100Vt+0.002Vt=100.002Vt となる。

他方、本実施形態のように信号幅が一定の場合には、その積分値は図5(d)、(e)、(f)にそれぞれ示すように、 信号レベル1:Vt+0.002Vt=1.002Vt 信号レベル10:(Vt+0.002Vt)×10=10.02Vt 信号レベル100:(Vt+0.002Vt)×100=100.20Vt となる。このように、信号が連なっている場合には、信号レベルに対するエッジ面積の割合が変動し非線形となるが、振幅幅が一定の場合には信号レベルに対するエッジ面積の割合が変動しないため線形性が保たれる。

<第2実施形態> 近年のポータブル機器の普及、省エネ需要等により、D級アンプの更なる効率化が求められており、一般的なD級アンプでは正電圧、負電圧の2信号平均値でレベル表現するため、ゼロ電圧である無信号状態は正電圧と負電圧をデューテイ50%で表現している。すなわち、2値信号で実現しているD級アンプでは、無信号時においてもスイッチングロスが発生しており、この改善が求められているところ、2値信号では無信号時にスイッチングしない状態を生成することが困難である。

そこで、本実施形態では、第1実施形態の構成を利用しつつ、+1、0、−1の3値PDM信号を生成することで、無信号時においてスイッチングしない状態を生成する構成について説明する。

図6に、本実施形態の回路構成を示す。本実施形態の回路は、減算器16、積分器20、バイアス生成回路30、チョッパ回路22、D型フリップフロップ(DFF)26を備え、さらに、位相反転回路21、バイアス生成回路31、チョッパ回路23、D型フリップフロップ(DFF)27、及びパルス合成回路32を備える。

減算器16、積分器20、チョッパ回路22、及びD型フリップフロップ26は第1実施形態と同様の回路構成であり、積分器20で積分し、チョッパ回路22でクロック信号に同期してゼロレベル(ゼロ電圧)を挿入し、遅延させて量子化し、1ビットデジタル信号を生成して出力する。

バイアス生成回路30は、積分器20とチョッパ回路22の間に設けられ、積分器20から出力された信号のレベルを増大調整する。

位相反転回路21は、積分器20から出力された信号の位相を反転させる回路であり、反転信号をバイアス生成回路31に出力する。

バイアス生成回路31は、バイアス生成回路30と同様に、反転信号のレベルを増大調整してチョッパ回路23に出力する。バイアス生成回路31におけるバイアス量は、バイアス生成回路30におけるバイアス量と同一である。

チョッパ回路23、D型フリップフロップ27は、それぞれチョッパ回路22、D型フリップフロップ26と同様に、入力信号にクロックに同期してゼロレベル(ゼロ電圧)を挿入し、遅延して1ビットデジタル信号を生成し出力する。

パルス合成回路32は、D型フリップフロップ26からの1ビットデジタル信号と、D型フリップフロップ27からの1ビットデジタル信号を合成して出力する。D型フリップフロップ26は、入力信号を1ビットデジタル信号に変換して出力するので、+1、0の2値信号である。他方、D型フリップフロップ27は、入力信号を位相反転回路21で反転して得られる反転信号を1ビットデジタル信号に変換して出力するので、−1、0の2値信号である。パルス合成回路32は、これら2つの2値信号を合成して、+1、0、−1の3値PDM信号を生成して出力する。パルス合成回路32の出力信号は、減算器16に帰還される。

図7に、パルス合成回路32におけるパルス合成を示す。図7(a)は、D型フリップフロップ26の出力信号波形であり、図7(b)は、D型フリップフロップ27の出力信号波形である。図7(c)は、パルス合成回路32で合成して得られる出力信号波形である。2つの1ビットデジタル信号が合成され、+1、0、−1の3値信号が出力される。なお、パルス合成回路32としては、2つの1ビットデジタル信号を合成できる任意の回路構成を用いることができる。一例を挙げると、第1の電位と第2の電位、及び第1の電位と第2の電位の中点であって基準電圧となる第3の電位を備え、出力を第1の電位、第2の電位、第3の電位に固定するスイッチ群を設け、D型フリップフロップ26の出力信号とD型フリップフロップ27の出力信号とでこれらのスイッチ群をオンオフ制御して第1の電位、第2の電位、第3の電位のいずれかを選択的に出力するような回路構成とすればよい。

図8に、入力信号波形とパルス合成回路32の出力信号波形を示す。図8(a)は入力信号波形であり、図8(b)は出力信号波形である。+信号波形、−信号波形の信号発生時は、それぞれ+1、−1のパルスに変換され、かつ、それぞれのレベルはパルス密度で表現される。無信号時には、図8(b)に示すように+1、−1のいずれのパルスも発生せず、スイッチングが生じない。ここで、バイアス生成回路30及びバイアス生成回路31が設けられていない場合には、無信号状態のレベルが必ずしもゼロレベル(ゼロ電圧)でないためスイッチングが発生してしまう場合があるが、バイアス生成回路30及びバイアス生成回路31でバイアス電圧を印加して無信号状態のレベルをゼロレベルに調整することで、無信号状態において確実にゼロレベル(ゼロ電圧)としてスイッチングしない状態を実現できる。

図9に、本実施形態におけるバイアス生成回路30の回路構成例を示す。図9(a)は、積分器20とチョッパ回路22との間に抵抗R1,R2から構成されるバイアス生成回路30を設けた例であり、図9(b)は、積分器20とチョッパ回路22との間に抵抗R1及びコンデンサC1から構成されるバイアス生成回路30を設けた例である。図9(a)では、無信号時に抵抗R1及び抵抗R2で決定される電圧レベルがD型フリップフロップ26に供給され、図9(b)では、無信号時に抵抗R1及びコンデンサC1で決定される電圧レベルがD型フリップフロップ26に供給される。もちろん、これらの回路構成は例示であり、他の構成を用いてもよい。バイアス生成回路31についても、バイアス生成回路30と同様の回路構成とすればよい。

なお、本実施形態において、バイアス生成回路30,31でバイアス電圧を印加することで、3値PDM信号のゼロレベルにおいてスイッチングを発生させないように調整しているが、スイッチングしないことによりゼロレベル近傍において信号歪が生じてしまう場合には、印加すべきバイアスレベルを調整し、ゼロレベル近傍に多少のスイッチングを許容しつつ、信号歪を抑制するように構成することも可能である。信号歪を抑制するために信号にバイアス電圧を印加する構成は、例えば特許第5033244号等に記載されているように公知であるが、本実施形態では3値PDM信号を生成することを前提としてチョッパ回路22,23の前段にバイアス生成回路30,31を設けており、この点において公知のバイアス印加と本質的に異なる点に留意すべきである。

さらに、デルタシグマ変調してPDM信号を生成する際に、+1,0、−1の3値の信号を生成してスイッチング信号とするデジタルスイッチングアンプは、例えば特開平10−233634号公報等に記載されており公知であるが、クロックタイミングに同期してゼロレベルを挿入する回路構成が開示されていないだけでなく、量子化器自体で+1,0、−1の3値信号を生成することが前提となっており、本実施形態のようにD型フリップフロップ26,27で遅延させつつ量子化することで3値PDM信号を生成するものではない点にも留意すべきである。

<第3実施形態> 第2実施形態では、+1、0、−1の3値PDM信号を生成して出力するとともに、バイアス生成回路30及びバイアス生成回路31によりバイアス電圧を印加して無信号時におけるスイッチングを抑制しているが、無信号時のみならず信号発生時にもバイアス電圧が印加されることになるため歪が生じる場合がある。

そこで、本実施形態では、無信号時のスイッチングを抑制するとともに、信号発生時の歪も低減できる回路構成について説明する。

図10に、本実施形態の回路構成を示す。図6に示す回路構成に加え、信号検出器34がさらに設けられる。なお、図10では、バイアス生成回路30及びバイアス生成回路31の構成が同一であることに鑑みて、これらをまとめて示している。

信号検出器34は、入力信号の有無を検出し、検出信号をバイアス生成回路30、31に出力する。バイアス生成回路30,31は、信号検出器34からの検出信号に基づいてバイアス電圧を制御する。すなわち、入力信号を検出しない無信号時には相対的に大きなバイアス電圧を印加し、パルスを検出した信号発生時には相対的に小さなバイアス電圧を印加するように制御する。

図11に、本実施形態におけるバイアス生成回路30の回路構成例を示す。バイアス生成回路30は、抵抗R1,R2,R3及びスイッチS1から構成される。積分器20の出力端に抵抗R1が接続され、抵抗R1とチョッパ回路22の間に抵抗R2,R3のそれぞれ一端が接続される。抵抗R2の他端はスイッチS1を介して接地され、抵抗R3の他端は接地される。スイッチS1は、信号検出器34からの検出信号に基づいてオン/オフ制御され、入力信号が検出された場合にオフ、入力信号が検出されない場合にオン制御される。従って、入力信号が検出されない無信号時には、抵抗R1、R2及びR3で分圧される相対的に大きなバイアス電圧が印加され、入力信号が検出される信号発生時には、抵抗R1,R3で分圧される相対的に小さなバイアス電圧が印加される。

図12に、本実施形態のタイミングチャートを示す。図12(a)は積分器20の出力信号波形であり、図12(b)はバイアス生成回路30の出力信号波形である。また、図12(c)は入力信号波形であり、図12(d)は入力信号検出器34の出力信号波形である。

入力信号が有る場合、入力信号検出器34の検出信号は「0」(検出)であり、小さなバイアス電圧が印加される。他方、入力信号が無く、その時間tが所定時間継続する場合、入力信号検出器34の検出信号は「1」(検出せず)となり、大きなバイアス電圧が印加される。図12(b)において、入力信号が存在しない時間が継続した場合に、入力信号検出器34の検出信号が「0」から「1」に遷移したタイミングでバイアス電圧の大きさが矢印で示すように変化している。

このように、信号の有無に応じてバイアス電圧を可変することで、無信号時におけるスイッチングを抑制するとともに、信号発生時における信号歪を効果的に抑制できる。

<第4実施形態> 上記の実施形態では、+1、0、−1の3値信号(3値パルス密度変調信号)を生成して出力しているが、3値パルス密度変調信号を用いて高出力を得るためには、変調器電源Vddより高い電圧VBでスピーカを駆動する必要がある。但し、3値パルス密度変調信号のままスピーカを駆動すると、高電圧VBだけでなく、これとは別に中点電圧源(VB/2)と中点電圧保持回路を設ける必要があり、回路規模が増大してしまう。

そこで、本実施形態では、3値パルス密度変調信号から単電源3状態スピーカ駆動回路に最適な信号を生成する回路構成について説明する。

図13に、本実施形態の回路構成を示す。基本構成は図6に示す回路構成と同様であり、さらに、D型フリップフロップ26,27並びにパルス合成回路32の後段に、1価3値波形生成回路40、ドライバ回路42、及びスピーカ44を設けた構成である。

1価3値波形生成回路40は、単電源3状態スピーカ駆動回路であるドライバ42に対し、D型フリップフロップ26,27並びにパルス合成回路32で生成された3値パルス密度変調信号を供給するために、3値パルス密度変調信号を1価3値波形信号に変換する回路である。ここで、「1価3値」とは、単電源で駆動されるスピーカに対し、正電流で駆動する状態(正オン)、負電流で駆動する状態(負オン)、及びオフ状態の3つの駆動状態を実現することを意味する。正電流及び負電流は、スピーカ44を流れる電流の向きが互いに逆であることを意味する。

図14及び図15に、単電源でのスピーカ駆動の原理を示す。図14は、3値波形であり、+1、0、−1の3値それぞれに、正オン、オフ、負オンの3つの状態を対応させたものである。図15は、これら3つの状態におけるスピーカ44の通電状態を示すものであり、図15(a)、(b)、(c)、(d)はそれぞれ正オン、負オン、オフ、オフに対応するものである。

図15(a)において、正オンでは4つのスイッチS11〜S14のうち、S11及びS14がオン、S12及びS13がオフし、 電源→S11→スピーカ44→スイッチS14 と電流が流れてスピーカ44を駆動する。また、図15(b)において、負オンでは4つのスイッチS11〜S14のうち、S13及びS12がオン、S11及びS14がオフし、 電源→S13→スピーカ44→S12 と電流が流れてスピーカ44を駆動する。さらに、図15(c)において、オフでは4つのスイッチS11〜S14のうち、S11及びS13がオフし、S12及びS14がオンしてスピーカ44の両端が同電位となるため電流が流れずスピーカ44は駆動されない。図15(d)においても、オフでは4つのスイッチS11〜S14のうち、S12及びS14がオフし、S11及びS13がオンしてスピーカ44の両端が同電位となるため電流が流れずスピーカ44は駆動されない。なお、図15(c)、(d)はスピーカ44の両端が同電位となるため電流が流れずスピーカ44が駆動されないため、これをショートによるオフということができる。勿論、これ以外にも、4つのスイッチS11〜S14を全てオフすることでスピーカ44を駆動しない状態とすることもできる。

図16に、1価3値波形生成回路40の回路構成を示す。なお、同図には、ドライバ42の回路構成も併せて示す。

1価3値波形生成回路40は、4つのNOTゲート40a〜40dから構成される。これらのNOTゲート40a〜40dを図中上から順にG11,G12,G13,G14と称する、つまりNOTゲート40aをG11、NOTゲート40bをG12、NOTゲート40cをG13、NOTゲート40dをG14と称すると、G11及びG12にはパルス合成回路32を構成するNORゲート33aの出力信号が供給され、G13及びG14にはパルス合成回路32を構成するNORゲート33bの出力信号が供給される。G11〜G14はそれぞれの入力信号を反転し、出力信号をそれぞれドライバ42に供給する。 なお、NORゲート33aはD型フリップフロップ26の反転出力端子(Qバー)からの信号とD型フリップフロップ27の出力端子(Q)からの信号を論理演算し、NORゲート33bはD型フリップフロップ26の出力端子(Q)からの信号とD型フリップフロップ27の反転出力端子(Qバー)からの信号を論理演算して出力する。

ドライバ42は、レベルシフト回路42a1,42a2、ゲート駆動回路42b1〜42b4及びスイッチングFET42c1〜42c4から構成される。4つのスイッチングFET42c1〜42c4は、図15における4つのスイッチS11〜S14にそれぞれ対応する。スイッチングFET42c1及び42c3はPチャンネルFET,スイッチングFET42c2及び42c4はNチャンネルFETである。

スピーカ44は、互いに直列接続されたスイッチングFET42c1及びスイッチングFET42c2の接続節点にその一端が接続されるとともに、互いに直列接続されたスイッチングFET42c3及びスイッチングFET42c4の接続節点にその他端が接続される。スイッチングFET42c1及びスイッチングFET42c3は単電源の正極側に接続され、スイッチングFET42c2及びスイッチングFET42c4は単電源の負極側に接続される。従って、スイッチングFET42c1がオンしスイッチングFET42c2がオフし、かつ、スイッチングFET42c3がオフし、スイッチングFET42c4がオンすると、スイッチングFET42c1→スピーカ44→スイッチング42c4 の如く電流が流れ、正電流オン状態となる。また、スイッチングFET42c1がオフしスイッチングFET42c2がオンし、かつ、スイッチングFET42c3がオンしスイッチングFET42c4がオフすると、スイッチングFET42c3→スピーカ→スイッチングFET42c2の如く電流が流れ、負電流オン状態となる。さらに、スイッチングFET42c1,42c3がオフし、スイッチングFET42c2,42c4がオンすると、スピーカ44には電流は流れずオフ状態となる。

1価3値波形生成回路40の4つの論理ゲートG11〜G14の出力信号は、4つのスイッチングFET42c1〜42c4を駆動するためのそれぞれのゲート駆動回路42b1〜42b4に供給される。すなわち、G11の出力信号は、レベルシフト回路42a1を介してゲート駆動回路42b1に供給され、スイッチングFET42c1を駆動する。G12の出力信号は、ゲート駆動回路42b2に供給され、スイッチングFET42c2を駆動する。G14の出力信号は、レベルシフト回路42a2を介してゲート駆動回路42b3に供給され、スイッチングFET42c3を駆動する。G13の出力信号は、ゲート駆動回路42b4に供給され、スイッチングFET42c4を駆動する。

NORゲート33b,33aの出力がそれぞれ「1」、「0」である場合、G11及びG12の出力は「1」を反転した「0」となり、G13及びG14の出力は「0」を反転した「1」となる。すると、スイッチングFET42c1はオン、スイッチングFET42c2はオフ、スイッチングFET42c3はオフ、スイッチングFET42c4はオンとなり、電流は、 スイッチングFET42c1→スピーカ44→スイッチングFET42c4 と流れる(+ON状態)。

NORゲート33b、33aの出力がそれぞれ「0」、「1」である場合、G11及びG12の出力は「0」を反転した「1」となり、G13及びG14の出力は「1」を反転した「0」となる。すると、スイッチングFET42c1はオフ、スイッチングFET42c2はオン、スイッチングFET42c3はオン、スイッチングFET42c4はオフとなり、電流は スイッチングFET42c3→スピーカ44→スイッチングFET42c2 と流れる(−ON状態)。

NORゲート33b,33aの出力がそれぞれ「1」である場合、G11〜G14の出力は「1」を反転した「0」となる。すると、スイッチングFET42c1はオン、スイッチングFET42c2はオフ、スイッチングFET42c3はオン、スイッチングFET42c4はオフとなり、スピーカ44に電流は流れない(OFF状態)。

さらに、NORゲート33b,33aの出力が「0」である場合、G11〜G14の出力は「0」を反転した「1」となる。すると、スイッチングFET42c1はオフ、スイッチングFET42c2はオン、スイッチングFET42c3はオフ、スイッチングFETc4はオンとなり、スピーカ44に電流は流れない(OFF状態)。

以上のように、1価3値波形生成回路40により、3値パルス密度変調信号から単電源3状態スピーカを駆動するための信号を生成することで、回路規模を増大させることなくスピーカ44を駆動することができる。

なお、単電源に接続されたスピーカを正状態、負状態、オフ状態の3状態で駆動する構成自体は、例えば特表平6−504658号公報等に記載されており公知であるが、これはPWM信号を前提とした構成であって本実施形態におけるようなPDM信号を前提とした構成ではなく、従って、D型フリップフロップ26,27からのPDM信号を用いて1価3値信号を生成する生成回路40は開示されておらず、当然ながらD型フリップフロップ26,27からの4つの出力信号を論理演算する4つの論理ゲートの組み合わせについても開示されていない点に留意すべきである。

本実施形態において、チョッパ回路22,23によりクロック信号に同期したタイミングでゼロレベルを挿入しているが、チョッパ回路22,23を用いることなく、D型フリップフロップ(DFF)26,27においてゼロレベルを挿入するとともに、遅延及び量子化することも可能である。

図18に、この場合の回路構成を示す。基本的には図6に示す回路構成と同様であるが、チョッパ回路22,23を備えておらず、DFF26,27の代わりにDFF26A,27Aを備えている。DFF26A,27Aは、DFF26,27にさらにリセット端子を備え、このリセット端子に信号が供給されるとリセット、つまりゼロレベルを出力する。図2に示すように、本実施形態では、DFF26(及びDFF27)には、反転器28を介してクロック信号CLKがクロック端子に供給されるが、このクロック信号は同時にDFF26A,27Aのリセット端子にも供給される。従って、DFF26A,27Aは、クロック信号に同期してゼロレベルを挿入しつつ、バイアス生成回路30,31からの信号を遅延させて1ビットデジタル信号として出力する。なお、パルス合成回路32は、図6の回路構成の場合と同様に、DFF26Aからの1ビットデジタル信号と、DFF27Aからの1ビットデジタル信号を合成して出力する。

10 積分器、12 遅延器、14 量子化器、16 減算器、20 アンプ(積分器)、21 位相反転回路、22,23 チョッパ回路、24 1/2分周器、26,27 D型フリップフロップ、28 反転器、32 パルス合成回路、34 信号検出器、40 1価3値波形生成回路、42 ドライバ、44 スピーカ。