無線周波数増幅器

本発明は無線周波数(RF)信号を増幅するための増幅器に関する。本発明は、第三世代パートナーシッププロジェクト(3GPP)によって定義されるロングタームエボリューション(LTE)技術に従い動作する無線通信システムおよびそのデバイスのためのデルタ—シグマ増幅器に特に関連するものの、排他的ではない。

3GやLTEといった近代の通信標準は、線形RF増幅器を必要とする変調方式を採用している。「線形」という語句は、(一般的に)増幅された電力レベルにおいて入力信号の正確なコピーである出力信号を生成する増幅器の性能を指す。線形増幅はOFDMのような非定常包絡信号にとって、不要な帯域内干渉信号の生成を防ぐために不可欠である。平均信号電力のみならず、ピーク信号電力においても線形増幅が実現されなければならない。OFDM信号では、ピーク信号電力は平均信号電力より10dBまで高くなりうる。

通常、線形性は増幅器の電力レベルをその最大(および最高効率)領域以下で平均および期待される最大信号レベルの両方でより線形な増幅を示す領域までバックオフすることで実現される。しかしながら、これは増幅器がほとんどの時間をそのピーク電力レベル付近で動作する場合と比較して、増幅器の全体の電力効率を効率的に削減する結果となる。その結果、線形RF増幅器は通常は10%以下の電力効率を持つ。

電力効率の高い線形RF増幅器を実現するために、例えばプレディストーション、包絡線除去および再生、カルテシアンフィードバックおよび/または類似のものを含む、様々な技術が採用されてきた。

効率の良い線形RF増幅のための比較的新しい方法が、増幅されたRF信号を直接生成するためにデルタ—シグマ変調を用いる、いわゆるS級増幅器の使用である。S級増幅器は変調信号を生成するために電界効果トランジスタ(例えば金属酸化膜半導体、「MOS」トランジスタ)(または他のトランジスタ)を用いるため、そしてトランジスタはオンとオフのいずれかに作動されるため、S級増幅器の効率は理論的には100%に達しうる。

しかし、S級増幅器のもつ重要な課題は、増幅されたRF信号を生成するのに十分な速さのデルタ—シグマ変調信号をどうやって生成するかということである。デルタ—シグマ変調信号周波数(デルタ—シグマ・ビットストリームレートとも呼ばれる)は(ナイキストサンプリング定理によって)増幅される信号の搬送波周波数の少なくとも2倍(一般的には4倍)でなければならないことからこの問題が生じる。デルタ—シグマ変調は、入力信号とループフィルタリングされた誤差信号との加算と、量子化(通常、固定小数点2進数の切り捨て)と、ループフィルタへのエラーフィードバックとを含むいくつかのステップからなる単一サイクルのフィードバックループを有するため、デルタ—シグマ変調信号を高速で計算することは困難である。デルタ—シグマ変調器の論理回路はデルタ—シグマ・ビットストリームレートで計算されなければならない。セルラ信号は1GHz付近(LTEのようなアプリケーション向けには一般的には800—900MHzの範囲)で送信されうるため、デルタ—シグマ変調信号は数GHzで生成されなければならない。これは、デルタ—シグマ変調器論理回路は非現実的な高レートで動作しなければならず、LTEシステムおよび/または類似のもので用いられる無線周波数信号のためのデルタ—シグマ増幅の実現可能なおよび/または安価な実装を抑制することになるということを事実上意味する。

したがって、本発明の好適な実施形態は上記の問題に対処または少なくとも部分的に解決する方法および装置を提供することを目的とする。

簡単にするために、本アプリケーションは送信信号(例えばデータバースト)を増幅するためのデルタ—シグマ変調器技術を適用する任意の通信装置を参照するためにデルタ—シグマ増幅器という用語を用いる。また、本明細書に記載の技術は、別の通信装置および/または通信ネットワークと通信することができる任意の(モバイルおよび/または一般的に固定された)通信装置に実装できることも理解されよう。

当業者の理解を容易にするために、本発明は高周波信号を処理するデルタ—シグマ増幅器に関して詳細に説明されるが、本発明の原理はデルタ—シグマ変調を行う他のシステムに適用できる。

一態様では、本発明は、搬送周波数(ゼロであってもよい)を持つ入力データストリームを受信するための手段と、入力データストリームを複数のデータストリーム部分に分割する手段と、変調信号を生成するために前記複数のデータストリーム部分のうちのそれぞれのデータストリーム部分にデルタシグマ変調を実行する手段を含む複数の信号処理ブランチと、出力信号を形成するために複数の信号処理ブランチのそれぞれからの個別の変調信号を合成し、出力信号を搬送波周波数で出力する手段とを含むことを特徴とする変調器回路を提供する。

入力データストリームを受信する手段、分割するための手段、複数の信号処理ブランチ、および合成・出力するための手段は、すべて第一の回路部分の一部を形成してもよく、第一の回路部分の出力信号は第一の出力信号を含んでよい。この場合、変調回路はさらに、第二の回路部分であって、入力データストリームを受信するためのさらなる手段と、入力データストリームをさらなる複数のデータストリーム部分へ分割するためのさらなる手段と、さらなる複数の信号処理ブランチであって、さらなる各信号処理ブランチがさらなる変調信号を生成するために複数のさらなるデータストリーム部分の内のそれぞれのさらなるデータストリーム部分にデルタ—シグマ変調を実行するためのさらなる手段を個別に含むさらなる複数の信号処理ブランチと、さらなる出力信号を形成するために複数のさらなる信号処理ブランチの各々からのそれぞれのさらなる変調信号を合成し、さらなる出力信号を搬送波周波数で出力するためのさらなる手段と、を含む第二の回路部分と、第一の出力信号と第二の出力信号から合成された出力信号を生成するための手段であって、生成は第一および第二の出力信号の各々にそれぞれのウィンドウ関数を適用することと、合成された出力信号を形成するために結果として生じる信号を足しあわせることとを含んでよい。

それぞれのウィンドウ関数の適用は、個別の時間依存重みを第一および第二の出力信号のそれぞれに適用することを含んでよい。第一および第二の出力信号に適用される個別の時間依存重みは、合計して一定(例えば1)になってよい。

それぞれの時間依存重みは、実質的に三角波形のように時間とともに変化してもよい。この場合、実質的に三角波形は、三角波の辺が実質的に線形である実質的に連続した三角波形を含んでよい。

それぞれの時間依存重みは、階段状波形のように時間とともに変化してもよい。この場合、それぞれの時間依存重みは、階段状であるがほぼ三角波形のように時間と共に変化してもよい。

第一の回路部分の複数のデータストリーム部分は、第二の回路部分のさらなる複数のデータストリーム部分と比較して、時間的にオフセットがあってもよい。

第一の出力信号に適用される重みは複数のデータストリーム部分のそれぞれのデータストリーム部分の始めと終りでは実質上ゼロであり、第二の出力信号に適用される重みは複数のデータストリーム部分のデータストリーム部分のそれぞれの始めと終りでは実質上ゼロであってもよい。

別の態様では、本発明は、上述の変調回路を含む増幅回路を提供する。

別の態様では、本発明は、デルタ—シグマ変調を行う手段を有する複数の信号処理ブランチを含む変調回路によって実行される方法を提供し、この方法は、搬送波周波数を有する入力データストリームを受信することと、入力データストリームを複数のデータストリーム部分に分割することと、変調信号を生成するために複数の信号処理ブランチの各々において複数のデータストリーム部分のそれぞれのデータストリーム部分にデルタ—シグマ変調を行うことと、出力信号を形成するために複数の信号処理ブランチの各々からのそれぞれの変調信号を合成することと、搬送波周波数で出力信号を出力すること、を含む。

本発明の態様は、上述したまたは特許請求の範囲に記載された態様および可能性で説明された方法を実行するためのプログラム可能なプロセッサをプログラムするためおよび/または請求項の何れかに記載された装置を提供するために適切に適合されたコンピュータをプログラムするために動作可能な命令を記憶したコンピュータ可読記憶媒体などの関連するコンピュータプログラム製品に拡張される。

本明細書(請求項の範囲を含む)および/または図面に開示されるそれぞれの特徴は、任意の他の開示および/または図示された特徴とは独立して(または組み合わせて)本発明に組み込まれてよい。具体的には、限定されないが、特定の独立請求項に従属する請求項のいずれかの特徴は、任意の組み合わせまたは個別にその独立請求項に導入されてもよい。

本発明の実施形態を、添付の図面を参照して例として説明する。

連結された独立ブロックを処理するためのデルタ—シグマ変調器の概略図。

図1に示すデルタ—シグマ変調器を含む例示的な無線周波数デルタ—シグマ増幅器回路の概略図。

図1に示すデルタ—シグマ変調器の一部を形成する例示的なエラーフィードバック・デルタ—シグマ変調器の概略図。

本発明の実施形態にしたがうバンドパス・デルタ—シグマ増幅器の例示的なノイズ伝達関数。

連結された独立したブロックを採用するデルタ—シグマ変調器のブランチの動作を図示した例示的なタイミングスナップショット。

異なるブロック長に対するシミュレーション結果を図示した例示的なパワースペクトル密度図。

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例示的なウィンドウ関数とその可能な実装。

図7aに示すウィンドウ関数を使用する場合のシミュレーション結果を示す例示的なパワースペクトル密度図。

、

別の例示的なウィンドウ関数とその可能な実装。

図9aに示すウィンドウ関数を使用する場合のシミュレーション結果を示す例示的なパワースペクトル密度図。

<概要> 図1はRF信号を処理するためのデルタ—シグマ変調器回路1の概要図である。具体的に、デルタ—シグマ変調器回路1は代表的な(S級)RF増幅器2の一部を形成するいわゆるドノヒュー—フィリップス—タン(Donoghue—Philips—Tan)デルタ—シグマ変調器(以降DPT変調器1として参照される)からなる。図2でより詳細に説明されるように、RF増幅器2は加えて中にDPT変調器1、トランジスタスイッチ回路およびバンドパスフィルタを含む。

本実施例では、送信信号の変調は連結された独立ブロック(CIB)を用いて実現される。具体的には、(デマルチプレクサ10で受信された)各送信バーストは、出力シンボルの多数の連結したブロックに分割され、各ブロックのアップサンプリングのために、周波数シフトおよび変調が独立して実行される。

全体を図1に示すように、連結したブロックの処理は、「ラウンド—ロビン」方式で入力ベースバンドサンプルのブロックをデマルチプレクサ10において複数のブランチ11—1から11—Mにデマルチプレクシングすることによって実現される。ブランチ11の各々はそれぞれ、入力バッファ12—1から12—M、任意の独立したアップサンプラおよび周波数シフト部13—1から13—M、デルタ—シグマ変調器部15—1から15—M(図1の「ΔΣM」で示される)、そして出力バッファ17—1から17—M、からなる。

各入力バッファ12および各出力バッファ17は適切な「先入先出」(FIFO)入力バッファからなる。アップサンプラと周波数シフト部13の各々は、例えば、有限インパルスレスポンス(FIR)フィルタ、カスケード・インテグレータ・コム(CIC)フィルタ、発信器、そして周波数ミキサからなってもよいものの、他の種類のフィルタおよび/または他のフィルタの組み合わせと周波数シフタもまた用いられてよいことが理解されよう。また、アップサンプラ及び周波数シフト部13—1から13—Mは任意であり、省略されてもよいことも理解されよう。

デマルチプレクサ10からのシンボルの各ブロックは、そのブロックを処理するためのそれぞれのブランチ11の入力バッファ12にてバッファされる。シンボルは入力バッファからFIFOのやり方で取り出され、アップサンプリングおよび周波数シフトされた出力を提供するために、関連するアップサンプラおよび周波数シフト部13により(任意で)アップサンプリングおよび周波数シフトされる。アップサンプリングおよび周波数シフトされた出力は、対応するデルタ—シグマ変調器部15によって変調される。デルタ—シグマ変調器部15の各々からの変調された出力(つまりブランチ11によって処理されたブロックに対応する信号)は対応するFIFO出力バッファ17にバッファされる。出力バッファ17の内容はマルチプレクサ20にて出力信号に多重化される。

このように、多重化信号の部分のそれぞれは、各ブランチからの信号を単一の変調された信号ストリームに再合成するためのDPT変調器回路1の出力マルチプレクサ20にて再合成(多重化)される前に、異なるブランチ11を通じて、ラウンド—ロビンのやり方で「オフライン」で生成される。最終的に、再合成された信号は、要求される電力レベルでの送信のために、適切な送信回路(例えば図2に示すスイッチングアンプおよびバンドパスフィルタ)に送られる。

有益には、各ブランチ11(ひいては各デルタ—シグマ変調器回路15)はf_s/Mの比較的低いレートで動作できる。ここで、「f_s」はデルタ—シグマ・ビットストリームレート(例えば最低2倍の搬送波周波数)、「M」はブランチ数である。したがって、基本的に、適切な数のブランチ(本実施例ではCIBの数に効率的に対応する)と適切なデルタ—シグマ・ビットストリームレート(つまり各ブランチ11のデルタ—シグマ変調器部15の内部処理周波数)を用いることにより、別の方法で必要とされるよりもはるかに低くかつより実用的なクロックレート(例えば、約50—200MHzの範囲)でデルタ—シグマ変調器を使用しながら効率的な増幅を達成することが可能である。

得られるデルタ—シグマ増幅回路2(DPT変調器1を含む)は無線周波数信号(例えばOFDM)の増幅などの高周波アプリケーションに必要な並列性および線形性を実現することができる。

<動作> 本発明の一実施形態に従って実施される例示的なデルタ—シグマ変調技術のより詳細な説明を(図1から6を参照して)行う。

図2は図1に示すDPT変調器1を含む例示的なS級RF増幅器2を示す。

図に示すように、増幅器2は(その入力において)ベースバンド、中間周波数、または搬送波周波数でありうるデジタル(例えばOFDM)信号を受信することができる。デジタル信号は任意にアップサンプリングおよび周波数シフトされ、その後DPT変調器1によって変調される。変調された入力信号は、相補型金属酸化膜半導体(CMOS)または他のタイプのトランジスタ回路を介して送られ、増幅された出力信号(図2の「増幅出力」と示される)がトランジスタ回路の出力に生成される。最後に、適切な(通常はバンドパス)フィルタリングを適用することにより、出力信号(実質的には入力信号のコピーに対応するが、増加した電力レベルおよびシフトされた周波数に対応する)が図2に示す増幅器の出力に提供される。

図3は、図1に示すデルタ—シグマ変調器(ΣΔM)部15の動作を理解するのを助けるために使用されうる例示的なデルタ—シグマ誤差フィードバックモデルを示す。

デルタ—シグマ変調器(ΣΔM)は実用的には無限インパルス応答(IIR)フィルタであり、現在の状態は以前の状態の無限の履歴に依存する(つまり、ある点を超えてゼロにならず無限に続くインパルス応答を有する)。デルタ—シグマ変調器はまたそのフィードバックループに非線形性を有し、デルタ—シグマ変調器の標準線形時間不変(LTI)解析が失敗することを意味する。

本実施例では、フィードバックモデルの動作を説明するために、図3に示される量子化器は概念的に、量子化器の入力とその出力の間の差(T_output−T_input)と等しい量子化誤差の加算+E(z)と置き換えられると考えられてよい。したがって、次の重ね合わせを利用することができる。 V(z)=NTF(z).E(z)+U(z) ここで、U(z)は入力信号、V(z)は出力信号、NTF(z)は1−H(z)に等しいノイズ伝達関数(H(z)は図3に示すフィードバック関数である)、E(z)は量子化誤差である。

それゆえ、事実上、信号U(z)は出力に加算的に直進する。実際上は、E(z)はスペクトル的に白色量子化誤差であるが、フィードバックはそれを相関させるようにノイズ伝達関数NTF(z)で成形する。

ノイズ伝達関数(NTF(z))は、「U(z)」の周りの関心のある帯域外のスペクトル領域にノイズ電力をダンプするように設計される。このような外部または「無関係な」領域に入るあらゆる信号(ノイズ)は、信号に適切なフィルタを適用することによって、さらなる処理から除去することができる(例えば、バンドパスフィルタ、適切に構成された一対のローパスフィルタおよびハイパスフィルタ、および/または同様のもの)。したがって、結果として得られるフィルタされた信号は、ノイズより入力信号U(z)に対応する情報を含む可能性が高い。

図4は、以下のパラメータで構成された例示的な4次元バンドパス・デルタ—シグマ増幅器のための搬送波周波数「f_c」の周りの鋭いノッチを持つ、結果として得られるノイズ伝達関数を示す。 — 量子化ノイズ ±1 — NTF(z)=[1 0 2z^-2 0 z^-4], — H(z)=1-NTF(z)=[0 0 -2z^-2 0 -z^-4]; — f_c=800MHz(搬送波周波数) — f_s=4f_c=3.2GHz(つまり、デルタ—シグマ・ビットストリームレートはキャリア周波数の4倍) — ノイズはf_s/4ノッチの外側で、トランジスタ増幅器の後のチャネルフィルタリングによってより除かれる — 2つのインタリーブされたハイパスデルタ—シグマ変調器と等しい奇数/偶数分解を有する。

<連結された独立するブロックを用いた変調> 図5は図1に示すDPT変調回路1の構成要素によって達成される方法を示す例示的なタイミング図(タイミングスナップショット)である。具体的には、図5はデルタ—シグマ増幅回路1の他のブランチ11の動作に関する第一のブランチ11—1の動作を示す。単純化のため、この場合のブランチ数は4であるが、実際には異なる(通常はより大きい)ブランチの数を用いてよいということが理解されよう。

ステップS101に全体的に示すように、入力バッファ12—1を対応するデータブロック(つまり、DPT変調器回路1の入力10で受信されたデータバーストの第一のデマルチプレクスされた部分)で埋めることで処理ラウンド(ブランチ11—1向け)が開始される。

次に、ステップS102において、入力バッファ12—1の内容の処理が開始される。具体的には、デルタ—シグマ変調器部15—1は、入力バッファ12—1からデータを読み出し(例えば、適切なアップサンプリングおよび周波数シフト部13—1による適切なアップサンプリングおよび周波数シフトに続いて)、適切なデルタ—シグマ変調をf_s/Mのレートで行う(ここで「f_s」はデルタ—シグマ・ビットストリームレート、「M」はブランチ数すなわちこの場合4)。ステップS103に全体的に示されるように、このデータブロックのデルタ—シグマ変調が完了すると、変調されたデータは出力20に(例えば出力バッファ17—1を介して)送信するために利用可能になる。

ステップS111から分かるように、S103で処理された(変調された)信号を出力すると、次のブロックの処理が即座に(ステップS112で)開始できるように、ステップS103で変調信号を出力する前に、既に空いている入力バッファ12—1はブランチ11—1により処理されるべき次のブロック(つまり、4番目の後続ブロック)で充填される。

さらに、ステップS201で全体的に示されるように、第二のブランチ11—2(同様に第三および第四のブランチ)は、直後のブランチに対してブロック長だけ時間的にシフトされた後続のブランチのそれぞれに対する処理ではあるが、ステップS101からS103を参照して説明したものと同様の手順を実行する。

デルタ—シグマ変調器部15—1のクロックレートは、総ビットストリームレートの4分の1(つまりf_s/4)であるので、各データブロックの処理は、(このような高い周波数では動作しなくてもよい)従来のデルタ—シグマ変調技術と比べて効果的に4倍長くかかることに留意することが重要である。

しかしながら、各ブランチ11は同じレートで割り当てられたデータブロックを処理し、送信バーストの1/4を処理する(この実施例では)4つのブランチがあるため、(出力20での)結果である出力信号は(入力10での)元信号と同じレートを持つ。

有益には、図5のステップS111に示すように、ブランチ11により処理すべき実際のデータを受信する前に各ブランチ11の入力バッファ12を埋める際に、任意の「導入」(所定の数の重複したサンプルからなる)が提供されてもよい。このような導入により、各ブランチ11が(前のブランチの状態と)同等の状態に到達することが可能となってもよく、一方のブランチ11(ストリーム)から他方への出力ブロックの切り替えに起因する過渡を順番に有益に低減/最小化しうる。

例えば、処理されたデータブロックの長さの少なくとも1%(望ましくは5%から20%)の任意の重なりは、複数の並列ブランチ11を介した一連の(連結された)データブロックの処理から生じる全体のノイズフロアを大幅に改善しうる。しかしながら、導入の重なりの使用および長さは、例えば、変調される信号の種類、達成されるべき増幅のレベル、用いられるブランチ/ブロックの数、ブランチ間でFIFOバッファが共有されるかどうか、および/または同様のものといった実装に依存しうる。

<ノイズフロア> 図6は、異なるブロック長(B)のシミュレーション結果を示す例示的なパワースペクトル密度図である。具体的には、図6は単純なテスト信号と4次デルタ—シグマ変調器(f_s=4f_c)の結果を示す。この場合、一番下の曲線は理想的なノイズフロアを示し、他の曲線(上から下)は希望する信号の近くで漸近的により良いノイズフロアを示す。一番上の曲線はB=16サンプルのブロック長に対応し、理想の曲線のすぐ上の曲線(つまり一番下から2番目の曲線)はB=65536サンプルに対応する。この実施例で用いられる導入の時間(L)は、実際のシナリオで必要とされるであろう導入の時間に対して悲観的に高い見積もりを表すブロック長(つまりL=B)と等しい。いずれの場合でも、Lの値を変化させる(例えばより低いLの値を選択する)ことは、ブロック長(B)の効果と比較して曲線への影響は無視できることが実験的に分かっている。しかしながら、アップサンプラおよび周波数シフタ部13とデルタ—シグマ変調器部15の有限メモリを正しい状態にフラッシュするために、図1に示すアーキテクチャの場合には適切な導入時間(例えばL

結果は、十分に長いブロック長(B)ではDPT変調器回路1のノイズフロアが従来のデルタ—シグマ変調器のノイズフロアに近づくことを示している。それゆえ結果として生じるノイズフロアは実用的なRF増幅器のアプリケーションにとっては十分に低い。

<高次の変調器への拡張> デルタ—シグマ変調器の次数は、ノイズシェーピングフィルタ(図3のH(z))の次数によって決定される。

一般に高次(例えば6次以上)のデルタ—シグマ変調器はより低次(例えば4次)のデルタ—シグマ変調器と比較して多くの性能上の利点を提供することが知られている。例えば、6次のデルタ—シグマ変調器は所望の信号の周囲の周波数において著しく低いノイズフロアを生成し、結果としてより高い信号対ノイズ比の信号が得られる。

さらに、デルタ—シグマ変調器への入力において可能な限り最大数の信号を使用することも有益であり、そうすることにより可能な限り最大の所望の出力信号を生成する結果となり、所望の出力信号電力対総出力電力の比を最大化し、これによって電力効率のよい増幅器を作成するタスクが簡単になる。

しかしながら、より高次のデルタ—シグマ変調器は条件的にのみ安定である。その結果、最大入力レベル未満の信号のみが変調器を不安定にさせることなく変換されることができる。変調器が不安定になるレベルは、より低い入力レベルで不安定になる高次の変調器の、変調器の次数の関数である。デルタ—シグマ変調器が所望のノイズ整形特性を失うため、デルタ—シグマ変調器は一度不安定になると有用ではない。結果として、変調器の次数を増やすことと最大入力レベルの間にはトレードオフが存在する。例えば6次デルタ—シグマ変調器は、別のやり方で電力効率のよい増幅器を作成するタスクを簡略化するために望ましいレベルの入力信号に対して不安定になることが知られている。

有益には、上記の実施例を変形することにより、好ましくないレベルの不安定性を生じることなく、より高次のデルタ—シグマ変調を適用することができる。

具体的には、この実施例ではDPT変調器1は高次(この実施例では6次)のデルタ—シグマ変調器15を使用し、連結された独立した有限長のブロックを処理し、デルタ—シグマ変調器15はぞれぞれの新しいブロックを処理する前に初期状態にリセットされる。これは変調器の不安定性が非常に多数の入力サンプル(一般的には数百万個)の後にのみ明らかになるという事実を有利に利用する。

各ブロック間のデルタ—シグマ変調器15をリセットすることで、DPT変調器1は従来の6次デルタ—シグマ変調器で可能であったよりもはるかに大きな数値入力信号に対しても安定したままであることが理解できる。したがって、これによりDPT変調器は別のやり方で可能であったよりもはるかに大きな所望の出力信号を生成することが可能となり、電力効率のよい増幅器を作成するタスクが簡単になる。

さらに、上述したように、固定長のブロック長を使用することで、DPT変調器1は従来のデルタ—シグマ変調器内で用いられる際には不安定であろうノイズシェーピングフィルタの他の複合体の使用を可能にする可能性を持つ。

<利点> 要約すると、DPT変調器回路1を含むデルタ—シグマ増幅回路2は、従来のデルタ—シグマ増幅器に比べて少なくとも以下の利点を提供する。

各並列パスがより遅いクロックレートで独立して計算されることができるため、DPT変調器回路1は(従来のデルタ—シグマ変調器と比べて)より高いビットストリームレートを達成することができる。

また、DPT変調器回路1はブロック長を任意に長くすることで(RF用途に適した)低いノイズフロアを実現してよい。さらに、DPT変調器回路1は、例えば(フィルタの低いクロックレートによる)マルチビット乗算を含むフィルタなどの広範囲のノイズシェーピングフィルタを有益に用いてよい。同様に、DPT変調器回路1は(フィルタの低いクロックレートによる)マルチビット乗算を含む再プログラム可能なノイズシェーピングフィルタを用いてもよい。

DPT変調器回路1は非常に効率的な線系RF増幅器回路2の一部として用いられてよい。この場合、以下の利点もまた達成されてよい。 — (出力20で測定される)DPT変調器の全体的な高いデルタ—シグマ・ビットストリームレートによる高周波数での動作、 — (高いデルタ—シグマ・ビットストリームレートによる)高い線形性、 — 電力効率、 — 増幅レベルおよび/または(典型的にはデルタ—シグマ・ビットストリームレートの半分までの)任意の周波数での動作に関する高い柔軟性。

<その他の変更と代替> 以上、詳細な実施形態について説明した。当業者に理解されるように、上記の実施形態には多くの変更および代替がなされ得るが、そこに具現化される本発明の利点を受ける。説明のために、いくつかの代替および修正のみを説明する。

上記の実施例では、M個の並列ストリーム(ブランチ11—1から11—M)が示されているが、使用される並列ストリームの実際の数は、デルタ—シグマ増幅器によって処理されるRF信号の周波数に依存しうることは理解されよう。例えば、RF信号の周波数が高くなればなるほど、より多くのストリームが使用されてよい(任意の使用されないストリームはスイッチを切ってよい)。

使用できる並列ブランチの数(M)に制限はなく、各並列パスが任意に低いクロック周波数で動作することを可能にすることが理解されよう。

図2のCIBデルタ—シグマ増幅器に関する追加のコストは(従来のデルタ—シグマ増幅器と比較して)並列ブランチを実装するための追加のシリコン領域の必要性から生じる。しかしながら、このコストは実際には非常に小さく、US$1以下に削減することができる。

シリコン領域への最大の潜在的影響は、デルタ—シグマ変調器の前に入力FIFOバッファが必要なことである。入力バッファが関連するデルタ—シグマ変調器の入力に直接配置されている場合、入力バッファはBサンプル深度より大きくなければならない。しかしながら、関連するアップサンプラおよび周波数シフト部(図1に示す)の入力に入力バッファが配置される場合、アップサンプリング比(一般的には200)によってサイズが縮小されてよい。したがって図1に示す構成は入力バッファに対する関連するシリコンサイズ(したがってコスト)を無視できるレベルまで有益に削減する。

それでもなお、デルタ—シグマ増幅器を実施するために必要なシリコン領域または回路ボードに起因するFIFOバッファの全体サイズの増加による潜在的コストにもかかわらず、入力FIFOバッファ12とアップサンプラおよび周波数シフト部13の次数は逆であってよい。

アップサンプラおよび周波数シフト部によって提供される機能は任意であり、図1に示すDPT変調器を実現するために必要ではないことが理解されよう。

図6を参照して上述したように、RF増幅器によって使用される連結する独立ブロック(CIB)ベースの手法は、関心帯域内にノイズフロアをもたらしうる。ノイズフロアは、並列なデルタ—シグマパス間を切り替える必要がある回数に大きく影響される。つまり、ブロックが小さいほど、並列なデルタ—シグマパスを切り替える必要があるため、増加したノイズを生む結果となる。言い換えれば、遅延およびメモリサイズの増加を犠牲にして、ブロック長を増加することによりノイズフロアは低減されてよい。

デルタ—シグマストリームの重なりに渡るウィンドウ区間を持ち、2つのビットストリームの出力間の統計的フェージングを適用することにより、並列なデルタ—シグマパス間の(つまりブランチからブランチへの)切り替えに関連するノイズの過渡を減らすことが可能となってよいことを理解されたい。この場合、フェージングウィンドウの始まりにおいて、第一のビットストリームからビットが選択される可能性がより高くなる。フェージングウィンドウの真ん中においては、2つのビットストリームからビットが選択される可能性が等しくなる。そしてフェージングウィンドウの終わりにおいては、第二のビットストリームからビットが選ばれる可能性がより高くなる。

また、重複するウィンドウ区間を提供することにより、並列なデルタ—シグマパス間の切り替えに関連したノイズ過渡およびノイズフロアを低減することも可能となってよい。この場合、2つのデルタ—シグマ変調器パス間の最小/最適状態差のサイクルにおいてこのウィンドウ区間中に切り替えが発生してもよい。

1つの特に有益な実施例では、2つの並列なビットストリームで、それぞれが異なる位置でCIBの境界を持つ同一データに対する異なる個別のデルタ—シグマパスを示すビットストリームからのデータを、各パスのバージョンから合成された合計への寄与を重み付けするために所定の窓関数を用いて合成してよい。このような窓関数(または「重みづけ関数」)は2つのバスバージョンの出力間を徐々に切り替えるために用いられてよく、次にパスのそれぞれのCIBの端部におけるデータからの寄与を最小限に抑える。このような漸進的な切り替えは、単一のビットストリームのみの出力を(所定のブロック長に対して)用いた場合と比較して大幅に低減されたノイズフロアをもたらす結果となりうる。言い換えれば、窓関数を用いてデルタ—シグマパスの2つのバージョンの出力間を変えることにより、RF増幅器は比較的小さいブロック長であっても、大きなブロック長を使用する(重みづけウィンドウがない)DPT回路と同じ(または場合によってはより低い)ノイズフロアを達成してよい。したがって、(例えば遅延のような)増加したブロック長に関連する欠点は、(比較的小さなブロック長の場合であっても)2つのビットストリームの出力間の窓関数に基づく漸進的な切り替えを用いることによって緩和することができる。

ブロック長の好ましくないレベルへの増加を必要とせず、低減されたノイズフロアを達成するために、複数の適切な窓関数を用いてよいことは理解されよう。このような窓関数は、適切なポイント(例えば図1に示す2つのバージョンの回路のそれぞれのマルチプレクサ回路の出力の後)において(その出力が合成されている)ビットストリームに適用されてもよいことは理解されよう。このような例示的な窓関数の2つを図7aから図10を参照して以下に説明する。

第一の実施例において、2つのDPT変調器ユニットの出力は、図7aおよび図7bに示す三角窓関数に従って重みづけられた様式で合成される。図8は(6次の40MHz帯域幅、3GHzのサンプリングレートを用いた)結果のスペクトルを示す。

三角窓関数を用いると、ブロック長が倍になるたびに(三角窓関数を用いない場合の3dBの低下と比べて)ノイズフロアが6dB低下することが示されている。重要なのは、ブロック長「N」の通常のCIB(窓関数を用いないRF増幅器)の性能は、(例えば図7aおよび7bに示す)窓関数を用いる場合はブロック長sqrt(N)で達成することができる。

有益には、このウィンドウ方式は遅延および必要なメモリ資源を劇的に削減する。(およそ)N=256からN=1000の範囲のブロック長を用いて、(実用的には「N」=無限の)従来のデルタ—シグマ変換器と同等の性能を実現することが可能になる。

図9aおよび図9bは、(ステップでは4ビット分解能、つまり16の異なるステップの)階段状の三角窓関数を示し、図10は(6次の40MHz帯域幅、3GHzのサンプリングレートを用いた)結果のスペクトルを示す。ノイズフロアへのこのような階段状の三角窓の影響は図7aの三角窓ほどよくはないが、それでも(窓関数を用いない)通常のCIBを用いるよりも約10から12dB優れている。これは、階段状の三角窓における解像度の各ビットに対してノイズフロアが約3dB低減することを示唆している。これはまた、N=256のブロック長の階段状の三角窓関数を用いる際に最適な性能を達成するためには約10ビットの解像度が必要だろうということも示唆している。

窓関数を用いる場合、2つのパスバージョンの寄与の合成重み(つまり図7bおよび9bの「重み1」および「重み2」の合計)は一定であることを理解されたい。

DPT変調器は、典型的には、特定用途向け集積回路(ASIC)またはフィールド・プログラマブル・ゲート・アレイ(FPGA)上に実装されることを理解されたい。デルタ—シグマ・ビットストリームは複数のシリアライザ/デシリアライザ(SerDes)出力へ送られてもよく、異なる帯域通過特性を持つ複数のRFドライバ段を容易に合成することが可能となってよい。

28GHzで切り替えが可能なSerDesでFPGAが利用可能であることを理解されたい。したがって(例えば14GHzまでの)マイクロ波用途向けデルタ—シグマ増幅器を支援することが可能である。

デルタ—シグマ増幅器は広帯域にわたり配置された複数の搬送波のための信号を生成してよい(つまり、同一のデルタ—シグマ増幅器がその帯域幅内で間隔を空けたいくつかの搬送波で広帯域にわたり動作するように構成されてよい。または同一のデルタ—シグマ増幅器は広帯域に渡って間隔を空けたいくつかの狭帯域にわたって、狭帯域のそれぞれの搬送波で動作するように構成されてよい)ことは理解されたい。

RFドライバトランジスタおよび/またはアナログ・バンドパスフィルタによって生じる任意の非線形性は変調信号のプリディストーションによって補償されてよいことは理解されよう。

特定の高出力RFトランジスタは、いくつかの用途には速度が十分ではなくてもよいことは理解されよう。このような制限を緩和するために、デルタ—シグマ・ビットストリームは複数のRFトランジスタを同時に駆動するためにバイナリからマルチビットに拡張されてよい。この場合、RFトランジスタは等しいまたは重みづけられた駆動電流を有してよい。

複数ブランチを用いるDPT変調器はデジタル—アナログ変換器の一部として、および/またはアナログ—デジタル変換器の一部として実装されてよいことは理解されよう。

複数ブランチを用いるDPT変調器は無線送信機および/または無線受信機の一部として実装されてよいことは理解されよう。

上記の説明では、LTE通信技術向けデルタ—シグマ増幅器について例示的な実装が与えられた。しかしながら、上記の解決策はWi—Fi、Bluetooth、および/または類似の他の通信技術を用いて実装されてよいことも理解されよう。上記の実施形態はユーザ機器および/または基地局装置のような「非モバイル」および通常は固定の通信機器の両方に適用可能である。

分割手段はデマルチプレクサを含んでよく、合成手段はマルチプレクサを含んでよい。

デルタ—シグマ変調手段のそれぞれは、通常はブランチ数に反比例するブランチ変調レートで動作するよう構成されてよい。例えば、変調レートは式f_b=f_s/Mによって少なくとも近似的に定義されてよい。ここで「f_b」はブランチ変調レート、「f_s」は単一のデルタ—シグマ変調器を用いて搬送波周波数を有する信号を処理するために要求される基本変調レート、「M」はブランチ数である。

搬送波周波数は800MHzから14GHzの間(好ましくはLTEネットワークで用いられる800MHzから2600MHzの間)であってよく、デルタ—シグマ変調手段の各々は50MHzから200MHzの間のブランチ変調レートで動作するよう構成されていてよい。

複数の信号処理ブランチは実質的に並列に複数のデータストリーム部分の各々のデルタ—シグマ変調を実行するよう構成されてよい。

分割手段は、入力データストリームを時系列的に一般的に連続するブロックで、各ブロックが分割手段はデータストリーム部分の異なる一つを形成するブロックのシーケンスに分割するように動作可能であってよい。この場合、一般的に連続するブロックの各々は、シーケンスの隣接ブロックの少なくとも1つ(好ましくは2つ)と共通した部分を有してよい。

複数の信号処理ブランチの各々は、関連するデータストリーム部分をバッファするための個別の入力バッファを有してよい。各入力バッファは先入先出(FIFO)バッファを含んでよい。

複数の信号処理ブランチの各々は、そのブランチのデルタ—シグマ変調手段による変調のための入力データをアップサンプリングおよび周波数シフトするための個別の手段を含んでよい。

複数のデータストリーム部分は、複数の連結された独立したデータブロックを含んでよい。

デルタ—シグマ変調は有利にはD級出力段を用いる増幅器に適用されてよい。これは、とりわけ、電力効率の観点で利点を提供する。

様々な他の変更が当業者には明らかであり、ここではより詳細には説明されない。