フラクショナルN−PLL回路、発振器、電子機器及び移動体

本発明は、フラクショナルN−PLL回路、発振器、電子機器及び移動体に関する。

発振回路の後段にフラクショナルN−PLL回路を接続し、外部端子からフラクショナルN−PLL回路の分周比の設定を変えることで複数の周波数を出力可能な発振器が知られている。PLL(Phase Locked Loop)回路は、リファレンス信号と電圧制御発振回路(VCO:Voltage Controlled Oscillator)の出力信号をQ分周したフィードバック信号との位相差に応じた電圧をVCOにフィードバックすることで、リファレンス周波数のQ倍の出力周波数を得る回路である。フラクショナルN−PLL回路は、例えば、デルタシグマ変調された信号を用いて複数の整数分周比を切り替えることでその平均値が分周比Qとなるため、分周比Qを整数のみならず分数にも設定可能である。また、フラクショナルN−PLL回路の出力周波数範囲を広く確保するために、レンジ切り換え機能を持つVCOを用いる手法も知られている。このようなVCOは、出力周波数範囲が異なる複数のレンジを選択可能にすることで広い周波数可変範囲を確保しながら、各レンジにおける周波数変換利得を小さくすることができる。周波数変換利得が小さいということは周辺回路の電圧雑音に対する周波数依存性が低くなるので、VCOの出力信号の位相雑音特性を抑えるという効果があるほか、制御電圧に対する周波数応答の分解能も高くなる。レンジ切り換え機能を持つVCOを有し、デルタシグマ変調を利用して複数の分周比を切り替えるフラクショナルN−PLL回路は、例えば、特許文献1に記載されている。

特開2012−28835号公報

特許文献1に記載のような、レンジ切り換え機能を持つVCOとデルタシグマ変調回路を用いた従来のフラクショナルN−PLL回路では、起動時あるいは分周比の設定が変更された時に、VCOのレンジを切り替えながら最適なレンジを探索するため、例えば2分探索法等の高速探索を行う場合には、VCOの出力周波数が定常状態(通常動作時)ではあり得ない高い周波数になり得る。デルタシグマ変調回路は、フィードバック信号に追従して動作する必要があるため、同様に、VCOレンジのサーチ中は定常状態ではあり得ない高い周波数で動作する必要がある。そのため、従来のフラクショナルN−PLL回路では、デルタシグマ変調回路が、VCOレンジのサーチ中も誤動作しないように、過剰仕様とならざるを得ず、回路規模や消費電流が増大するという問題があった。

本発明は、以上のような問題点に鑑みてなされたものであり、本発明のいくつかの態様によれば、デルタシグマ変調を行う周波数を過剰に高くすることなく、電圧制御発振回路の動作レンジを適切に設定可能なフラクショナルN−PLL回路を提供することができる。また、本発明のいくつかの態様によれば、このフラクショナルN−PLL回路を用いた発振器、電子機器及び移動体を提供することができる。

本発明は前述の課題の少なくとも一部を解決するためになされたものであり、以下の態様または適用例として実現することが可能である。

[適用例1] 本適用例に係るフラクショナルN−PLL回路は、制御電圧範囲に対して複数の出力周波数範囲を設定可能な電圧制御発振回路と、前記電圧制御発振回路の前記複数の出力周波数範囲を探索し、1つの前記出力周波数範囲を選択する周波数選択回路と、前記電圧制御発振回路の出力から前記電圧制御発振回路の入力に至る信号経路上に設けられた分周回路と、デルタシグマ変調を行い、前記分周回路の分周比を設定する分周設定回路と、を含み、前記分周設定回路は、前記周波数選択回路が前記複数の出力周波数範囲の探索中は、前記周波数選択回路が探索を終了した後よりも低い周波数で前記デルタシグマ変調を行う。

本適用例に係るフラクショナルN−PLL回路によれば、分周設定回路が、周波数選択回路による電圧制御発振回路の複数の出力周波数範囲(動作レンジ)の探索中は、探索を終了した後よりも低い周波数でデルタシグマ変調を行うので、探索中に電圧制御発振回路の出力周波数が定常状態(通常動作時)ではあり得ない高い周波数になったとしても、分周回路の分周比を正常に設定することができる。従って、本適用例に係るフラクショナルN−PLL回路によれば、デルタシグマ変調を行う最高周波数を過剰に高くすることなく、電圧制御発振回路の動作レンジを適切に設定することができる。

[適用例2] 上記適用例に係るフラクショナルN−PLL回路において、前記分周設定回路は、前記周波数選択回路が前記複数の出力周波数範囲の探索中は前記分周回路の出力周波数の1/N₁(N₁は2以上の整数)の周波数で前記デルタシグマ変調を行ってもよい。

本適用例に係るフラクショナルN−PLL回路によれば、電圧制御発振回路の動作レンジの探索中において、分周回路の出力信号と同期してその分周比を更新することができるので、分周回路の出力周波数の精度を確保することができる。従って、本適用例に係るフラクショナルN−PLL回路によれば、電圧制御発振回路の動作レンジを適切に設定することができる。

[適用例3] 上記適用例に係るフラクショナルN−PLL回路において、前記分周設定回路は、前記周波数選択回路が前記複数の出力周波数範囲の探索を終了した後は、前記分周回路の出力周波数の1/N₂(N₂はN₁よりも小さい1以上の整数)の周波数で前記デルタシグマ変調を行ってもよい。

本適用例に係るフラクショナルN−PLL回路によれば、電圧制御発振回路の動作レンジの探索が終了した後も、分周回路の出力信号と同期してその分周比を更新することができるので、分周回路の出力周波数の精度を確保することができる。従って、本適用例に係るフラクショナルN−PLL回路によれば、定常状態において所望の出力周波数精度を実現することができる。

[適用例4] 上記適用例に係るフラクショナルN−PLL回路は、前記分周回路の出力信号を用いて、前記周波数選択回路が前記複数の出力周波数範囲の探索中は、前記周波数選択回路が探索を終了した後よりも低い周波数のクロック信号を生成するクロック生成回路を含み、前記分周設定回路は、前記クロック信号に同期して前記デルタシグマ変調を行ってもよい。

本適用例に係るフラクショナルN−PLL回路によれば、電圧制御発振回路の動作レンジの探索の前後でクロック信号の周波数を切り替えることで、探索の前後で1つのデルタシグマ変調回路を兼用することができる。従って、本適用例に係るフラクショナルN−PLL回路によれば、面積コストの過剰な増加を抑制することができる。

[適用例5] 上記適用例に係るフラクショナルN−PLL回路において、前記周波数選択回路は、前記クロック信号を用いて前記複数の出力周波数範囲を探索してもよい。

本適用例に係るフラクショナルN−PLL回路によれば、分周回路の出力周波数よりも低い周波数のクロック信号を用いて電圧制御発振回路の動作レンジの探索を行うので、分周回路の出力信号を用いて電圧制御発振回路の動作レンジの探索を行う場合と比較して、消費電力を低減することができる。

[適用例6] 上記適用例に係るフラクショナルN−PLL回路において、前記分周設定回路は、第1のデルタシグマ変調回路と、第2のデルタシグマ変調回路と、前記周波数選択回路が前記複数の出力周波数範囲の探索中は前記第1のデルタシグマ変調回路の出力信号を選択し、前記周波数選択回路が探索を終了した後は前記第2のデルタシグマ変調回路の出力信号を選択する切り換え回路と、を含み、前記第1のデルタシグマ変調回路は、前記第2のデルタシグマ変調回路よりも低い周波数で動作してもよい。

本適用例に係るフラクショナルN−PLL回路によれば、第1のデルタシグマ変調回路を電圧制御発振回路の動作レンジの探索中に必要となる最高動作周波数でも誤動作しないように構成することで、電圧制御発振回路の動作レンジを適切に設定することができる。また、本適用例に係るフラクショナルN−PLL回路によれば、第2のデルタシグマ変調回路は、電圧制御発振回路の動作レンジの探索終了後の定常状態おいて必要となる最高動作周波数(動作レンジの探索中の最高動作周波数よりも低い周波数)で誤動作しなければよいので、第2のデルタシグマ変調回路の動作周波数を過剰に高くする必要もない。

[適用例7] 上記適用例に係るフラクショナルN−PLL回路は、前記分周回路の出力信号を用いて、第1のクロック信号と第2のクロック信号とを生成するクロック生成回路を含み、前記第1のクロック信号の周波数は、前記第2のクロック信号の周波数よりも低く、前記周波数選択回路は、前記第1のデルタシグマ変調回路は、前記第1のクロック信号に同期して動作し、前記第2のデルタシグマ変調回路は、前記第2のクロック信号に同期して動作してもよい。

本適用例に係るフラクショナルN−PLL回路によれば、電圧制御発振回路の動作レンジの探索中において、分周回路の出力信号と同期した第1のクロック信号で第1のデルタシグマ変調回路を動作させて分周回路の分周比を更新することができるので、分周回路の出力周波数の精度を確保し、電圧制御発振回路の動作レンジを適切に設定することができる。

また、本適用例に係るフラクショナルN−PLL回路によれば、電圧制御発振回路の動作レンジの探索が終了した後は、分周回路の出力信号と同期した第2のクロック信号で第2のデルタシグマ変調回路を動作させて分周回路の分周比を更新することができるので、分周回路の出力周波数の精度を確保し、定常状態において所望の出力周波数精度を実現することができる。

[適用例8] 本適用例に係る発振器は、上記のいずれかのフラクショナルN−PLL回路を含む。

[適用例9] 本適用例に係る電子機器は、上記のいずれかのフラクショナルN−PLL回路を含む。

[適用例10] 本適用例に係る移動体は、上記のいずれかのフラクショナルN−PLL回路を含む。

これらの適用例に係る発振器、電子機器又は移動体によれば、デルタシグマ変調を行う周波数を過剰に高くすることなく、電圧制御発振回路の動作レンジを適切に設定可能なフラクショナルN−PLL回を含むので、高い実用性や信頼性を実現することができる。

本実施形態の発振器の構成図。

第1実施形態におけるフラクショナルN−PLL回路の構成例を示す図。

電圧制御発振回路の動作レンジと出力周波数範囲との関係の一例を示す図。

電圧制御発振回路の電圧制御周波数特性の一例を示す図。

第1実施形態における周波数比較回路の構成例を示す図。

周波数選択回路の動作を表すタイミングチャートの一例を示す図。

第1実施形態におけるフラクショナルN−PLL回路の動作手順の一例を示すフローチャート図。

第2実施形態におけるフラクショナルN−PLL回路の構成例を示す図。

第2実施形態における周波数比較回路の構成例を示す図。

第3実施形態におけるフラクショナルN−PLL回路の構成例を示す図。

第3実施形態におけるフラクショナルN−PLL回路の動作手順の一例を示すフローチャート図。

本実施形態の電子機器の機能ブロック図。

本実施形態の電子機器の外観の一例を示す図。

本実施形態の移動体の一例を示す図。

以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

1.発振器 1−1.第1実施形態 [発振器の構成] 図1は本実施形態の発振器の構成図である。図1に示すように、本実施形態の発振器1は、発振回路2と振動子3とを含む発振器であり、発振回路2と振動子3は不図示のパッケージに収容されている。

本実施形態では、振動子3は、基板材料として水晶を用いた水晶振動子であり、例えば、ATカットやSCカットの水晶振動子が用いられる。振動子3は、SAW(Surface Acoustic Wave)共振子やMEMS(Micro Electro Mechanical Systems)振動子であってもよい。また、振動子3の基板材料としては、水晶の他、タンタル酸リチウム、ニオブ酸リチウム等の圧電単結晶や、ジルコン酸チタン酸鉛等の圧電セラミックス等の圧電材料、又はシリコン半導体材料等を用いることができる。振動子3の励振手段としては、圧電効果によるものを用いてもよいし、クーロン力による静電駆動を用いてもよい。

発振回路2は、電源端子であるVcc端子、接地端子であるGND端子、差動出力端子であるOUT_P端子及びOUT_N端子、外部インターフェース用のSDA端子及びSCL端子、振動子3との接続端子であるXI端子及びXO端子が設けられている。Vcc 端子、GND端子、OUT_P端子、OUT_N端子、SDA端子及びSCL端子は、発振器1の外部端子(不図示)にも接続されている。

本実施形態では、発振回路2は、発振用回路10、フラクショナルN−PLL回路20、分周回路30、出力回路40、レギュレーター50、レギュレーター60、制御回路70、シリアルインターフェース(I/F)回路80及び不揮発メモリー90を含んで構成されている。なお、本実施形態の発振回路2は、これらの要素の一部を省略又は変更し、あるいは他の要素を追加した構成としてもよい。発振回路2は、1チップ化された半導体集積回路(IC:integrated circuit)であってもよいし、複数チップのICで構成されていてもよいし、一部がディスクリート部品で構成されていてもよい。

発振用回路10は、振動子3を発振させるための回路であり、振動子3の出力信号を増幅して振動子3にフィードバックする。発振用回路10は、振動子3の発振に基づくクロック信号(発振信号)REFCLKを出力する。例えば、振動子3と発振用回路10により構成される発振回路は、ピアース発振回路、インバーター型発振回路、コルピッツ発振回路、ハートレー発振回路などの種々のタイプの発振回路であってもよい。

フラクショナルN−PLL回路20は、制御回路70から入力される分周比に応じて、クロック信号REFCLKの周波数(リファレンス周波数)を逓倍したクロック信号PLLCLKを生成する。ここで、分周比の整数部分(整数分周比)をN、分数部分(分数分周比)をF/Mとすると、クロック信号REFCLKの周波数f_REFCLKとクロック信号PLLCLKの周波数f_PLLCLKとの間には、次式(1)の関係が成り立つ。

分周回路30は、フラクショナルN−PLL回路20が出力するクロック信号PLLCLKを、制御回路70から入力される出力分周比P(Pは1以上の整数)で分周し、クロック信号CLKOを生成する。ここで、クロック信号PLLCLKの周波数f_PLLCLKとクロック信号CLKOの周波数f_CLKOとの間には、次式(2)の関係が成り立つ。

従って、式(1)と式(2)より、クロック信号REFCLKの周波数f_REFCLKとクロック信号CLKOの周波数f_CLKOとの間には、次式(3)の関係が成り立つ。

出力回路40は、分周回路30が出力するクロック信号CLKOを、非反転信号CKPと反転信号CKNとから成る差動信号に変換する。この非反転信号CKPは出力端子OU T_Pから外部に出力され、反転信号CKNは出力端子OUT_Nから外部に出力される。出力回路40は、例えば、LVDS(Low Voltage Differential Signaling)回路、PECL(Positive Emitter Coupled Logic)回路、LVPECL(Low Voltage PECL)回路等の差動出力回路であってもよい。ただし、出力回路40は、シングルエンドの出力回路であってもよい。

レギュレーター50は、Vcc端子から供給される電源電圧Vccに基づき、Vccよりも低い一定電圧Vreg1を生成する。この一定電圧Vreg1は、発振用回路10の電源電圧及びフラクショナルN−PLL回路20の一部の回路の電源電圧として供給される。

レギュレーター60は、Vcc端子から供給される電源電圧Vccに基づき、Vccよりも低い一定電圧Vreg2を生成する。この一定電圧Vreg2は、フラクショナルN−PLL回路20の一部の回路及び分周回路30の電源電圧として供給される。

本実施形態では、一定電圧Vreg1と一定電圧Vreg2は同じ電圧であるが、Vreg1を電源電圧とする回路とVreg2を電源電圧とする回路とのインターフェース部分で誤動作が生じない限りにおいて、Vreg1とVreg2が異なっていてもよい。

本実施形態では、シリアルインターフェース回路80は、I²C規格のデジタルインターフェース回路であり、SDA端子からシリアルデータ信号が入出力され、SCLからクロック信号が入力される。このSDA端子とSCL端子及びシリアルインターフェース回路80を介して、外部装置から、制御回路70が有する不図示の制御レジスターや不揮発メモリー90に対するリード/ライトが可能に構成されている。なお、シリアルインターフェース回路80は、I²C以外の通信規格のインターフェース回路であってもよい。また、発振器1は、インターフェース専用の外部端子(図1では、SDA端子及びSCL端子)を備えていなくてもよく、例えば、外部からモードを切り替えることで、OUT_P端子やOUT_N端子、あるいは不図示の機能端子がインターフェース用の外部端子に兼用される構成であってもよい。

制御回路70は、不図示の制御レジスターを有し、制御レジスターの設定値に応じて、発振用回路10、フラクショナルN−PLL回路20及び分周回路30の各動作を制御する。制御レジスターには、発振用回路10の周波数調整値等の設定、フラクショナルN−PLL回路20の整数分周比Nや分数分周比F/Mの設定、フラクショナルN−PLL回路20が有する電圧制御発振回路24(図2参照)の動作レンジを探索し、出力周波数範囲を選択するための周波数選択開始ビットの設定、分周回路30の出力分周比Pの設定などが可能である。本実施形態では、外部装置が、シリアルインターフェース回路80を介して、整数分周比N、分数分周比F/M、出力分周比Pを設定し、周波数選択開始ビットをアクティブに設定すると、制御回路70は、周波数選択開始信号START(パルス信号)を生成してフラクショナルN−PLL回路20に供給する。フラクショナルN−PLL回路20は、周波数選択開始信号STARTを受けて電圧制御発振回路24の動作レンジを探索し、整数分周比N及び分数分周比F/Mに応じた適切な動作レンジを選択する。そして、分周回路30は、出力分周比Pに応じてクロック信号PLLCLKを分周し、OUT_P端子及びOUT_N端子から式(3)により決まる周波数のクロック信号が出力される。

不揮発メモリー90は、EEPROM(Electrically Erasable Programmable Read-Only Memory)等で実現され、発振器1の起動時(電源投入時)に必要なデータなどが記憶される。例えば、不揮発メモリー90には、発振制御用回路の周波数調整等の制御データ、整数分周比N、分数分周比F/M及び出力分周比Pの各初期値などが記憶されていても よい。制御回路70は、発振器1の起動時(電源投入時)などに、不揮発メモリー90に記憶されているデータを読み出して制御レジスターに設定し、各種の制御を行う。

[フラクショナルN−PLL回路の構成] 図2は、第1実施形態におけるフラクショナルN−PLL回路20の構成例を示す図である。図2に示すように、フラクショナルN−PLL回路20は、位相比較器(PFD:Phase Frequency Detector)21、チャージポンプ(CP:Charge Pump)22、ローパスフィルター(LPF:Low Pass Filter)23、電圧制御発振回路(VCO)24、分周回路25、周波数選択回路26、分周設定回路27及びクロック生成回路28を含んで構成されている。

位相比較器21は、発振用回路10が出力するクロック信号REFCLKと分周回路25が出力するクロック信号FBCLKの位相差を比較し、比較結果をパルス電圧として出力する。

チャージポンプ22は、位相比較器21が出力するパルス電圧を電流に変換し、ローパスフィルター23は、チャージポンプ22が出力する電流を平滑化及び電圧変換する。

電圧制御発振回路24は、ローパスフィルター23の出力電圧を制御電圧として、制御電圧に応じて周波数が変化するクロック信号PLLCLKを出力する。この電圧制御発振回路24は、制御電圧範囲に対して複数の出力周波数範囲を設定可能であり、周波数選択回路26が出力するレンジ設定信号RANGESETに応じて、複数の動作レンジのいずれかを選択することで、目標周波数のクロック信号PLLCLKを出力するために適切な出力周波数範囲に設定される。例えば、電圧制御発振回路24は、複数の容量素子と複数のスイッチ回路を含む容量バンクを有し、レンジ設定信号RANGESETに応じて、スイッチ回路の開閉を制御して発振の負荷容量となる容量素子を選択するように構成してもよい。また、電圧制御発振回路24は、コイル等のインダクタンス素子とコンデンサー等の容量素子を用いて構成されるLC発振回路や水晶振動子等の圧電振動子を用いた発振回路などの種々のタイプの発振回路として実現可能である。

図3は、電圧制御発振回路24の動作レンジと出力周波数範囲との関係の一例を示す図である。図3の例では、電圧制御発振回路24は、出力周波数範囲が10MHzの動作レンジを64レンジ有し、レンジ1〜レンジ64にそれぞれレンジ設定信号RANGESETの0〜63を対応づけて動作レンジを切り換えることで3000〜3640MHzの範囲のクロック信号PLLCLKを出力可能である。実際には、図4に示すように、電圧制御発振回路24の電圧制御周波数特性は、各動作レンジの出力周波数範囲は隣の動作レンジの出力周波数範囲と重複するように設計される。図4の例では、例えば、レンジ3の出力周波数範囲はレンジ4の出力周波数範囲の一部又はレンジ2の出力周波数範囲の一部と重複している。従って、各動作レンジにおいて図3に示した出力周波数範囲は、制御電圧範囲の中心付近に存在することになり、いわば実使用範囲と考えることができる。実使用範囲以外の残りの制御電圧範囲は、位相同期後に周囲温度等の影響で電圧制御発振回路24の自走周波数が変動してもPLL系として追従させる制御のために確保されるものであるが、電圧制御発振回路24の製作偏差などを吸収する役割も果たしている。なお、図3や図4の例では、電圧制御発振回路24の出力周波数範囲はGHz帯であるが、GHz帯に限定されるわけではなく、MHz帯やkHz帯であってもよい。

図2に戻り、分周回路25は、電圧制御発振回路24の出力から電圧制御発振回路24の入力に至る信号経路上に設けられ、分周設定回路27の出力信号を分周比として、電圧制御発振回路24が出力するクロック信号PLLCLKを分周したクロック信号FBCLKを出力する。後述するように、分周設定回路27の出力信号の時間平均値は、制御回路 70から入力される整数分周比Nと分数分周比F/Mとの和(N+F/M)と一致する。そして、クロック信号REFCLKの位相とクロック信号FBCLKの位相が同期した定常状態では、式(1)で計算されるクロック信号PLLCLKの周波数がクロック信号REFCLKの周波数と一致し、これによりクロック信号CLKOは式(3)で表される所望の周波数(目標周波数)となる。

周波数選択回路26は、周波数選択開始信号STARTを受け取ると、発振用回路10が出力するクロック信号REFCLKと分周回路25が出力するクロック信号FBCLKを用いて、電圧制御発振回路24の複数の動作レンジ(出力周波数範囲)を探索し、1つの動作レンジ(出力周波数範囲)を選択する処理を行う。本実施形態では、周波数選択回路26は、周波数比較回路100とレンジ探索回路110を含む。

周波数比較回路100は、周波数選択開始信号STARTを受け取ると、クロック信号REFCLKとクロック信号FBCLKの周波数を比較し、比較結果信号RESULTを出力する。例えば、周波数比較回路100は、所定期間(ゲート期間)におけるクロック信号REFCLKのパルス数(クロック数)とクロック信号FBCLKのパルス数(クロック数)とを比較することで、クロック信号REFCLKとクロック信号FBCLKの周波数を比較してもよい。

図5は、周波数比較回路100の構成例を示す図であり、周波数比較回路100は、例えば、ゲートカウンター102、計測カウンター104及び判定回路106を含んで構成される。ゲートカウンター102と計測カウンター104は同じ構成のnビットカウンターである。ゲートカウンター102は、リセット信号RESETがアクティブの時は0に初期化され、リセット信号RESETが非アクティブの時はクロック信号REFCLKのパルス数(クロック数)をアップカウントする。同様に、計測カウンター104は、リセット信号RESETがアクティブの時は0に初期化され、リセット信号RESETが非アクティブの時はクロック信号FBCLKのパルス数(クロック数)をアップカウントする。判定回路106は、周波数選択開始信号STARTを受け取ると、リセット信号RESETのアクティブパルスを発生させた後、リセット信号RESETが非アクティブの時に、ゲートカウンター102のカウント結果と計測カウンター104のカウント結果とを比較することで、クロック信号FBCLKの周波数がクロック信号REFCLKの周波数よりも高いか低いかを判定する。例えば、判定回路106は、ゲートカウンター102のカウント結果より計測カウンター104のカウント結果が小さければ、クロック信号FBCLKの周波数がクロック信号REFCLKの周波数よりも低いと判定し、ローレベルの比較結果信号RESULTを出力する。また、判定回路106は、ゲートカウンター102のカウント結果より計測カウンター104のカウント結果が大きければ、クロック信号FBCLKの周波数がクロック信号REFCLKの周波数よりも高いと判定し、ハイレベルの比較結果信号RESULTを出力する。判定回路106は、レンジ探索回路110が出力するロック信号LOCKを受け取るまで、判定が終了するごとにリセット信号RESETのアクティブパルスを発生させる。

レンジ探索回路110は、周波数選択開始信号STARTを受け取ると、周波数比較回路100が出力する比較結果信号RESULTに基づいてレンジ設定信号RANGESETを変化させて電圧制御発振回路24の複数の動作レンジ(出力周波数範囲)を探索し、1つの動作レンジ(出力周波数範囲)を選択してレンジンジ設定信号RANGESETを固定する。また、レンジ探索回路110は、動作レンジの探索を終了するとロック信号LOCKを出力してその動作を停止する。周波数比較回路100はロック信号LOCKを受けてその動作を停止する。本実施形態では、レンジ探索回路110は、比較結果信号RESULTに応じて、電圧制御発振回路24の動作レンジの探索範囲を1/2に限定していく2分探索法により、動作レンジを探索する。

図6は、電圧制御発振回路24が図3及び図4に示した64の動作レンジを有する場合の周波数選択回路26の動作を表すタイミングチャートの一例を示す図である。図6の例では、例えば、クロック信号PLLCLKの目標周波数は3425MHzであり、レンジ43(RENGESET=42)が最適であるものとしている。図6に示すように、周波数選択開始信号STARTのアクティブパルスが入力されると、レンジ探索回路110は、レンジ設定信号RANGESETを31に設定する。これにより、電圧制御発振回路24の動作レンジは64レンジの真ん中にあたるレンジ32に初期設定される。

この初期設定の状態において、例えば、クロック信号FBCLKの周波数がクロック信号REFCLKの周波数よりも低い(クロック信号PLLCLKの周波数が目標周波数よりも低い)場合、周波数比較回路100は、ローレベルの比較結果信号RESULTを出力する。レンジ探索回路110は、このローレベルの比較結果信号RESULTを受けてレンジ設定信号RANGESETを+16して47に設定し、リセット信号RESETのアクティブパルスを発生させる。これにより、電圧制御発振回路24の動作レンジの探索範囲はレンジ33〜レンジ64に限定され、その真ん中にあたるレンジ48に設定される。

この設定の状態において、例えば、クロック信号FBCLKの周波数がクロック信号REFCLKの周波数よりも高い(クロック信号PLLCLKの周波数が目標周波数よりも高い)場合、周波数比較回路100は、ハイレベルの比較結果信号RESULTを出力する。レンジ探索回路110は、このハイレベルの比較結果信号RESULTを受けてレンジ設定信号RANGESETを−8して39に設定し、リセット信号RESETのアクティブパルスを発生させる。これにより、電圧制御発振回路24の動作レンジの探索範囲はレンジ33〜レンジ48に限定され、その真ん中にあたるレンジ40に設定される。

以降は同様に、レンジ探索回路110は、探索範囲を1/2ずつ狭めながら電圧制御発振回路24の動作レンジを探索し、レンジ設定信号RANGESETが42に設定された状態において、クロック信号FBCLKの周波数とクロック信号REFCLKの周波数が一致(クロック信号PLLCLKの周波数が目標周波数と一致)する。周波数比較回路100は、クロック信号FBCLKの周波数とクロック信号REFCLKの周波数が一致するので、ハイレベルの比較結果信号RESULTを出力する。レンジ探索回路110は、このハイレベルの比較結果信号RESULTを受けて、レンジ設定信号RANGESETを42(レンジ43)に固定し、ロック信号LOCKを発生させる。

なお、例えば、クロック信号PLLCLKの目標周波数が3435MHzであれば、図6において、レンジ設定信号RANGESETが43の状態で、クロック信号FBCLKの周波数とクロック信号REFCLKの周波数が一致(クロック信号PLLCLKの周波数が目標周波数と一致)する場合は、レンジ設定信号RANGESETが42に設定された状態において、周波数比較回路100は、ローレベルの比較結果信号RESULTを出力する。そして、レンジ探索回路110は、このローレベルの比較結果信号RESULTを受けて、レンジ設定信号RANGESETを+1して43(レンジ44)に固定し、ロック信号LOCKを発生させる。

このように、例えば、電圧制御発振回路24が64の動作レンジを有する場合、2分探索法によれば6(=log₂64)回の判定で動作レンジの探索を終了し、適切な動作レンジを選択することができる。仮に、レンジ1から1ずつレンジを上げながらシーケンシャルに探索する場合は、最大64回の判定が必要になるため、発振器1の起動時間(電源投入から通常動作を開始する(定常状態に至る)までの時間)を短くするためには2分探索法が極めて有効であると言える。

図2に戻り、分周設定回路27は、分数分周比F/Mを用いてデルタシグマ変調を行い、分周回路25の分周比を設定する。本実施形態では、分周設定回路27は、デルタシグマ変調回路120と加減算回路130を含んで構成されている。デルタシグマ変調回路120は、クロック生成回路28が出力するクロック信号DSMCLKに同期して、分数分周比F/Mを積分して量子化するデルタシグマ変調を行う。加減算回路130は、デルタシグマ変調回路120が出力するデルタシグマ変調信号と整数分周比Nとを加減算する。この加減算回路130の出力信号は、分周設定回路27の出力信号として分周回路25に入力される。分周設定回路27の出力信号は、整数分周比Nの付近の範囲の複数の整数分周比が時系列に変化し、その時間平均値はN+F/Mと一致する。

例えば、クロック信号REFCLKの周波数を100MHz、クロック信号PLLCLKの目標周波数を3425MHzとすると、分周設定回路27の出力信号の時間平均値、すなわち分周回路25の分周比の時間平均値は34.25となる必要がある。そこで、整数分周比Nを34に、分数分周比F/Mを0.25に設定すべきである。

34.25は非整数であるため、デルタシグマ変調回路120によるデルタシグマ変調により分周回路25の分周比(整数値)を時系列的に変化させることにより近似的に34.25の分周比を実現する。例えば、ある所定期間を複数の期間に分割し、分割した複数の期間の3/4では分周回路25の分周比を34とし、残りの1/4の期間では分周回路25の分周比を35とすれば、当該所定期間内のクロック信号FBCLKのパルス数で考えると34.25分周に近似することができる。この方法は疑似的に非整数分周と等価なクロック信号FBCLKのパルス数を得るための方法であるから、所定期間はなるべく短い方が近似精度は高くなる。また、クロック信号FBCLKのパルス数の近似精度を保つためには、分周回路25の分周比を切り替えるデルタシグマ変調信号とクロック信号FBCLKは同期関係にある必要がある。そのため、定常状態では、デルタシグマ変調回路120は、クロック信号FBCLKの周波数の1/K(Kは1以上の整数)の周波数のクロック信号で動作する。従って、所定期間を分割した複数の期間の最小単位は、クロック信号FBCLKのKクロックということになる。つまり、デルタシグマ変調回路120は、クロック信号FBCLKのKクロックごとに分周回路25の分周比を更新する。更新する分周比は目的の非整数分周比の±1の範囲にある整数値でなく、更に乖離した整数値を用いることで所定期間を短くすることができる。具体的な数値は設計仕様によるが、一般的に目標とする非整数分周比の±20%程度となることが多い。従って、目的の非整数分周比を34.25とすると、デルタシグマ変調回路120は、クロック信号FBCLKのKクロックごとに27(≒34.25×0.8)〜41(≒34.25×1.2)の整数分周比を時系列に出力することになる。このとき、クロック信号FBCLKの周波数は100MHz±20%の範囲で変動する。従って、このような設計仕様の場合、定常状態では、デルタシグマ変調回路120は、最大(120/M)MHzの動作に追従すれば良いことになる。

一方、クロック信号PLLCLKの目標周波数を3425MHzとして電圧制御発振回路24の動作レンジを2分探索法で探索する場合、電圧制御発振回路24は、最終的に選択されるレンジ43よりも高いレンジで動作する瞬間がある。例えば、図6の例では、最高レンジはレンジ48(RANGESET=47)となり、図3及び図4の例では、レンジ48は、3470MHz〜3480MHzをカバーしている。従って、電圧制御発振回路24が出力可能な最高周波数は3480MHz+αとなる。+αは図4における実使用範囲よりも高い周波数範囲を考慮したものであるが、仮にこれを無視しても最高周波数は3480MHzとなる。このレンジ48が選択された場合でも、分周回路25の分周比は27〜41であるのでクロック信号FBCLKの最大周波数は128.8MHz(=3480MHz/27)であり、クロック信号FBCLKのMクロックごとに分周比を変化さ せようとすると、デルタシグマ変調回路120は、最大(128.8/M)MHzの動作に追従する必要がある。この周波数は、定常状態におけるデルタシグマ変調回路120の最高動作周波数(120/M)MHzよりも高い。2分探索法を含めた高速探索アルゴリズム全般を考えた場合、クロック信号FBCLKのMクロックごとに分周比を変化させようとすると、デルタシグマ変調回路120は、クロック信号PLLCLKの最高周波数3640MHzを、最低周波数3000MHzを目標周波数とした場合の最小分周比24(=30×0.8)で分周した最大151.667MHz(=3640MHz/24)の周波数で動作する必要がある。

従って、デルタシグマ変調回路120が151.667MHzの動作に対応可能に構成すれば、どのような高速探索アルゴリズムによるレンジ探索を行っても誤動作することはない。しかしながら、デルタシグマ変調回路120を高速動作させるためには消費電力と回路サイズの犠牲を伴うという問題がある。特に、フラクショナルN−PLL回路20を同一IC内に構築しようとする場合には、デルタシグマ変調回路120の高速化によるデメリットがIC全体の性能に与える影響は更に大きくなる。また、多くの電子機器は、起動初期に大電力を消費する傾向が強い。これは定常時のように各機能を適正に制御した省電力動作を行ないにくいことが主因と言える。同時に、フラクショナルN−PLL回路20から信号供給を受ける装置側についても同様のことが言え、フラクショナルN−PLL回路20が定常状態に到達して信号供給するまでは装置側も起動過程で待機しなければならない。従って、電圧制御発振回路24の動作レンジの確定までに時間が掛り、加えて安定制御時以上の電力を消費すると言う問題は深刻であり、特にバッテリー動作をするような携帯機器では致命的である。

そこで、本実施形態では、分周設定回路27は、周波数選択回路26が電圧制御発振回路24の複数の動作レンジ(出力周波数範囲)の探索中は、周波数選択回路26が探索を終了した後よりも低い周波数でデルタシグマ変調を行う。これを実現するため、図2に示すように、クロック生成回路28は、クロック信号FBCLKを用いて、周波数選択回路26(レンジ探索回路110)が電圧制御発振回路24の複数の動作レンジ(出力周波数範囲)の探索中は、周波数選択回路26(レンジ探索回路110)が探索を終了した後よりも低い周波数のクロック信号DSMCLKを生成し、デルタシグマ変調回路120は、クロック信号DSMCLKに同期してデルタシグマ変調を行う。

前述の様に、デルタシグマ変調信号はクロック信号FBCLKと同期して更新する必要があるので、デルタシグマ変調回路120の動作周波数は、クロック信号FBCLKの周波数(分周回路25の出力周波数)の整数分の1であることが望ましい。そこで、例えば、分周設定回路27(デルタシグマ変調回路120)は、周波数選択回路26が電圧制御発振回路24の複数の動作レンジ(出力周波数範囲)の探索中は分周回路25の出力周波数の1/N₁(N₁は2以上の整数)の周波数でデルタシグマ変調を行い、周波数選択回路26が探索を終了した後は、分周回路25の出力周波数の1/N₂(N₂はN₁よりも小さい1以上の整数)の周波数でデルタシグマ変調を行うのが望ましい。これを実現するため、クロック生成回路28は、周波数選択回路26(レンジ探索回路110)が電圧制御発振回路24の複数の動作レンジ(出力周波数範囲)の探索中(ロック信号LOCKがローレベルの時)は、クロック信号FBCLKをN₁分周したクロック信号DSMCLKを生成し、周波数選択回路26(レンジ探索回路110)が探索を終了した後(ロック信号LOCKがハイレベルの時)は、クロック信号FBCLKをN₂分周したクロック信号DSMCLKを生成する。

仮に、分周比N₁が非整数であったり、クロック信号FBCLKとデルタシグマ変調信号の更新が非同期であっても、電圧制御発振回路24の動作レンジの探索中にクロック信号DSMCLKの周波数が、定常状態におけるクロック信号DSMCLK(クロック信号 FBCLKのN₂分周クロック信号)の最高周波数(前述の例では、120MHz)以下であれば、デルタシグマ変調回路120の動作速度の問題自体は解決する。しかしながら、デルタシグマ変調の制御が正常動作しなくなる可能性があるため、N₁は整数が好適と言える。

分周比N₁の整数値は、2,3,4,・・・と無限に存在するが、分周比N₁が大きくなると、電圧制御発振回路24の動作レンジの探索中のデルタシグマ変調回路120の動作速度が遅くなってしまう。例えば、N₁を無限に大きい整数値と考えると、デルタシグマ変調回路120はほとんど動作しないことになるから、分周回路25の分周比は一定の整数値となる、これは、フラクショナルN−PLL回路20が、実質的に整数型のPLL回路と同じ動作となることを意味し、デルタシグマ変調回路120の動作速度の問題からは一切解放される反面、図3や図4に示した電圧制御発振回路24の各動作レンジを十分にカバーできないと言う不都合が生じ、適正なレンジ選択もできない可能性が生じる。例えば、図3や図4の例のように、クロック信号PLLCLKの周波数範囲を3000MHz〜3640MHzとし、クロック信号REFCLKを100MHzとした場合、デルタシグマ変調回路120が整数型のPLL回路として動作すると、分周回路25の分周比を30〜36の7つの整数値のいずれかに設定しなければならない。これは、クロック信号PLLCLKの周波数が、3000MHzから3600MHzの間の100MHz間隔の7種類の周波数のいずれかになり、電圧制御発振回路24の64の動作レンジのうち、この7種類の周波数を出力可能な7つのレンジ以外は選択することができないことを意味する。

また、図3や図4の例では電圧制御発振回路24の動作レンジは64レンジであるが、128レンジや更にそれ以上の動作レンジに設計することにも格別の困難はない。しかし、設定可能な分周回路25の分周比の数が電圧制御発振回路24の動作レンジの数に対して十分大きな値でない場合は、限られた動作レンジしか選択できないという不都合が生じる。逆言すれば、フラクショナルN−PLL回路20では、無数の非整数分周比を設定できるので、動作レンジを多く有する電圧制御発振回路24を用いても、全ての動作レンジを使用することが可能となっている。このようなメカニズムを理解することにより、N₁は、電圧制御発振回路24が出力可能な最高周波数を、分周回路25の最小分周比(例えば24)で分周した周波数をN₁分周した周波数が、定常状態におけるデルタシグマ変調回路120の最高動作周波数を超えない最も小さな整数値であることが好適であると言える。前述の例に当てはめると、3640MHz/24=151.667MHzなので、N₁=2とすればデルタシグマ変調回路120の動作周波数は75.833MHzとなり、定常状態におけるデルタシグマ変調回路120の最高動作周波数120MHz(N₂=1の場合)を超えないため、N₁=2が好適である。

なお、図2に示すように、本実施形態では、位相比較器21、チャージポンプ22、分周回路25、周波数選択回路26、分周設定回路27及びクロック生成回路28には、発振用回路10と同じく、電源電圧として一定電圧Vreg1が供給され、ローパスフィルター23及び電圧制御発振回路24には、電源電圧としてVreg1とは異なる一定電圧Vreg2が供給されるようにしている。このように、フラクショナルN−PLL回路20において、入力周波数(クロック信号REFCLKの周波数)で動作する回路の電源と出力周波数(クロック信号PLLCLKの周波数)で動作する回路の電源を分離することで、入力周波数のノイズを有するVreg1の電圧変動が出力周波数で動作するVreg2に重畳されないので、クロック信号PLLCLKへのノイズの重畳を低減することができる。また、発振用回路10が、電源電圧Vccよりも低い電圧Vreg1の振幅(小振幅)のクロック信号REFCLKを出力することで、発振用回路10とフラクショナルN−PLL回路20の間でのクロック信号REFCLKの送受信に要するエネルギーが小さくなり、電圧制御発振回路24に混入するノイズ量を低減することができる。従って、発 振器1の出力信号の位相ノイズや位相ジッターを低減することができる。

[フラクショナルN−PLL回路の動作手順] 図7は、第1実施形態におけるフラクショナルN−PLL回路20の動作手順の一例を示すフローチャート図である。

図7に示す手順では、電源投入後、フラクショナルN−PLL回路20は、周波数選択開始信号STARTを受け取るまで待機する(S10のN)。例えば、外部装置が、既知であるクロック信号REFCLKの周波数からクロック信号PLLCLKの目標周波数との比に応じて、制御回路70が有する制御レジスターに整数分周比N及び分数分周比F/Mを設定し、周波数選択開始ビットをアクティブに設定する。これにより、制御回路70が周波数選択開始信号START(パルス信号)を発生させる。

フラクショナルN−PLL回路20は、周波数選択開始信号STARTを受け取ると(S10のY)、クロック生成回路28の分周比をN₁に設定する(S20)。本実施形態では、電源投入後のロック信号LOCKの初期値はローレベルであるため、クロック生成回路28の分周比はN₁に初期設定される。

次に、フラクショナルN−PLL回路20は、電圧制御発振回路24の動作レンジを探索する(S30)。本実施形態では、レンジ探索回路110が周波数選択開始信号STARTを受け取ることで、周波数比較回路100が出力する比較結果信号RESULTに基づいて電圧制御発振回路24の動作レンジを探索する。

そして、フラクショナルN−PLL回路20は、動作レンジの探索を終了するまで(S40のN)動作レンジの設定を変えながら探索を継続し(S30)、動作レンジの探索を終了すると(S40のY)、電圧制御発振回路24の動作レンジを固定する(S50)。本実施形態では、レンジ探索回路110が動作レンジの探索を終了すると動作レンジを固定する。

また、フラクショナルN−PLL回路20は、クロック生成回路28の分周比をN₂に設定する(S60)。本実施形態では、レンジ探索回路110が動作レンジの探索を終了するとロック信号LOCKをハイレベルにすることでクロック生成回路28の分周比をN₂に設定する。

次に、フラクショナルN−PLL回路20は、ステップS50で固定した動作レンジでPLLによる位相同期状態(定常発振状態)に移行する(S70)。これにより、クロック信号PLLCLKの周波数が目標周波数と一致する。

そして、フラクショナルN−PLL回路20は、PLLによる位相同期状態(定常発振状態)を継続し、周波数選択開始信号STARTを受け取ると(S80のY)、再びステップS30以降の動作を行う。例えば、外部装置が、クロック信号PLLCLKの目標周波数を変更したい場合、制御回路70が有する制御レジスターに整数分周比N及び分数分周比F/Mを再設定し、周波数選択開始ビットをアクティブに再設定する。これにより、制御回路70が周波数選択開始信号START(パルス信号)を発生させる。本実施形態では、レンジ探索回路110が周波数選択開始信号STARTを受け取ることで、ロック信号LOCKをローレベルにしてクロック生成回路28の分周比をN₁に設定し、前述したステップS40以降の動作を行う。

このように、本実施形態では、外部装置が周波数選択開始ビットをアクティブに設定する毎に、フラクショナルN−PLL回路20は、電圧制御発振回路24の動作レンジの探 索を行った後、定常発振状態に移行する。

[効果] 以上に説明したように、第1実施形態の発振器1によれば、フラクショナルN−PLL回路20において、デルタシグマ変調回路120が、周波数選択回路26による電圧制御発振回路24の動作レンジの探索中は、探索を終了した後よりも低い周波数で動作するので、探索中に電圧制御発振回路24の出力周波数が定常状態(通常動作時)ではあり得ない高い周波数になったとしても、分周回路25の分周比を正常に設定することができる。また、第1実施形態の発振器1によれば、フラクショナルN−PLL回路20は、電圧制御発振回路24の動作レンジの探索中において、クロック信号FBCLKと同期して分周回路25の分周比を更新するので、クロック信号FBCLKの周波数の精度を確保することができる。従って、第1実施形態の発振器1によれば、フラクショナルN−PLL回路20は、デルタシグマ変調回路120の最高動作周波数を過剰に高くすることなく、電圧制御発振回路24の動作レンジを適切に設定することができる。

また、第1実施形態の発振器1によれば、フラクショナルN−PLL回路20は、電圧制御発振回路24の動作レンジの探索が終了した後も、クロック信号FBCLKと同期して分周回路25の分周比を更新するので、クロック信号FBCLKの周波数の精度を確保し、定常状態において所望の出力周波数精度を実現することができる。

また、第1実施形態の発振器1によれば、フラクショナルN−PLL回路20において、電圧制御発振回路24の動作レンジの探索の前後でクロック信号DSMCLKの周波数を切り替えることで、探索の前後で1つのデルタシグマ変調回路120を兼用することを可能としている。従って、第1実施形態の発振器1によれば、フラクショナルN−PLL回路の面積コストの過剰な増加を抑制することができる。

1−2.第2実施形態 以下に第2実施形態の発振器について説明するが、第1実施形態と同様の機能を有する構成には同じ符号を付し、重複する説明は省略又は簡略する。第2実施形態の発振器1は、第1実施形態と同様に、発振回路2と振動子3とを含む発振器であり、発振回路2と振動子3はパッケージに収容されている。第2実施形態の発振器1の全体構成は、図1と同様であるため、その図示及び説明を省略する。

第2実施形態の発振器1では、第1実施形態と比較して、フラクショナルN−PLL回路20の機能は同様であるが、その構成が異なる。図8は、第2実施形態の発振器1におけるフラクショナルN−PLL回路20の構成例を示す図である。図8に示すように、第2実施形態でも、第1実施形態と同様に、フラクショナルN−PLL回路20は、位相比較器(PFD)21、チャージポンプ(CP)22、ローパスフィルター(LPF)23、電圧制御発振回路(VCO)24、分周回路25、周波数選択回路26、分周設定回路27及びクロック生成回路28を含んで構成されている。位相比較器(PFD)21、チャージポンプ(CP)22、ローパスフィルター(LPF)23、電圧制御発振回路(VCO)24、分周回路25、分周設定回路27及びクロック生成回路28の機能及び構成は、第1実施形態と同様であるため、その説明を省略する。

周波数選択回路26は、周波数選択開始信号STARTを受け取ると、発振用回路10が出力するクロック信号REFCLKとクロック生成回路28が出力するクロック信号DSMCLKを用いて、電圧制御発振回路24の複数の動作レンジ(出力周波数範囲)を探索し、1つの動作レンジ(出力周波数範囲)を選択する処理を行う。この周波数選択回路26は、周波数比較回路100とレンジ探索回路110を含む構成は第1実施形態と同様であるが、第1実施形態と異なり、周波数比較回路100には、クロック信号REFCL Kとクロック信号DSMCLKが入力される。そして、周波数比較回路100は、周波数選択開始信号STARTを受け取ると、クロック信号REFCLKの周波数とクロック信号DSMCLKの周波数のN₁倍の周波数とを比較し、比較結果信号RESULTを出力する。

第1実施形態で説明したように、周波数選択回路26(レンジ探索回路110)が電圧制御発振回路24の動作レンジを探索する間、すなわち、ロック信号LOCKがローレベルの間は、クロック信号DSMCLKは、クロック信号FBCLKをN₁分周したクロックである。そのため、クロック信号FBCLKの周波数は、クロック信号DSMCLKの周波数のN₁倍と等しく、クロック信号REFCLKの周波数とクロック信号DSMCLKの周波数のN₁倍の周波数とを比較することは、クロック信号REFCLKの周波数とクロック信号FBCLKの周波数とを比較することに相当する。

ただし、周波数比較回路100は、実際にクロック信号DSMCLKの周波数をN₁倍するわけではなく、所定期間(ゲート期間)におけるクロック信号REFCLKのパルス数(クロック数)とクロック信号DSMCLKのパルス数(クロック数)のN₁倍とを比較することで、クロック信号REFCLKの周波数とクロック信号DSMCLKの周波数のN₁倍の周波数とを比較する。

図9は、第2実施形態の発振器1における周波数比較回路100の構成例を示す図であり、周波数比較回路100は、例えば、第1実施形態と同様に、ゲートカウンター102、計測カウンター104及び判定回路106を含んで構成される。第1実施形態と同様に、ゲートカウンター102は、nビットのカウンターであり、リセット信号RESETがアクティブの時は0に初期化され、リセット信号RESETが非アクティブの時はクロック信号REFCLKのパルス数(クロック数)をアップカウントする。また、第1実施形態と異なり、計測カウンター104は、n−log₂(N₁)ビット(N₁は2のべき乗)のカウンターであり、リセット信号RESETがアクティブの時は0に初期化され、リセット信号RESETが非アクティブの時はクロック信号DSMCLKのパルス数(クロック数)をアップカウントする。また、第1実施形態と同様に、判定回路106は、周波数選択開始信号STARTを受け取ると、リセット信号RESETのアクティブパルスを発生させた後、リセット信号RESETが非アクティブの時に、ゲートカウンター102のカウント結果と計測カウンター104のカウント結果とを比較しどちらが大きいかによって、クロック信号FBCLKの周波数がクロック信号REFCLKの周波数よりも高いか低いかを判定する。そして、判定回路106は、レンジ探索回路110が出力するロック信号LOCKを受け取るまで、判定が終了するごとにリセット信号RESETのアクティブパルスを発生させる。

このような構成の周波数比較回路100では、ゲートカウンター102のビット数がnであるのに対して、計測カウンター104のビット数がn−log₂(N₁)であるので、所定期間(ゲート期間)におけるクロック信号REFCLKのパルス数(クロック数)とクロック信号DSMCLKのパルス数(クロック数)のN₁倍とを比較している。

第2実施形態における周波数選択回路26を第1実施形態と比較すると、計測カウンター104のビット数は変わらないのに対して、計測カウンター104のビット数がlog₂(N₁)ビット分減っており、さらに、計測カウンター104のクロック信号の周波数も1/N₁に減っている。従って、第2実施形態の発振器1によれば、第1実施形態と比較して、回路面積を削減するとともに、電圧制御発振回路24の動作レンジの探索中における消費電力を削減することができる。

なお、計測カウンター104のビット数をlog₂(N₁)ビット分減らすことにより 、周波数比較精度が低下するため、クロック信号PLLCLKの目標周波数を電圧制御発振回路24の動作レンジの境界付近の周波数に設定した場合、本来選択されるべき動作レンジよりも1つ高いレンジあるいは1つ低いレンジが選択される確率が増える。例えば、電圧制御発振回路24の動作レンジが図3ように構成されている場合に、クロック信号PLLCLKの目標周波数が3031MHzあるいは3039MHzだとすると、本来はレンジ4が選択されるべきだが、レンジ3あるいはレンジ5が選択される可能性が上昇する。しかしながら、実際には、図4に示したように、電圧制御発振回路24の電圧制御周波数特性は、各動作レンジの出力周波数範囲は隣の動作レンジの出力周波数範囲と重複するように設計されることが多いので、仮に、本来よりも1つだけ高いあるいは低いレンジが選択されたとしても、フラクショナルN−PLL回路20は定常発振を継続することができる。

以上に説明した第2実施形態の発振器1によれば、第1実施形態の発振器1と同様の効果を発揮することができる。さらに、第2実施形態の発振器1によれば、フラクショナルN−PLL回路は、クロック信号FBCLKの周波数よりも低い周波数のクロック信号DSMCLK1を用いて電圧制御発振回路24の動作レンジの探索を行うので、第1実施形態の発振器1と比較して、フラクショナルN−PLL回路の消費電力を低減することができる。

1−3.第3実施形態 以下に第3実施形態の発振器について説明するが、第1実施形態と同様の機能を有する構成には同じ符号を付し、重複する説明は省略又は簡略する。第3実施形態の発振器1は、第1実施形態と同様に、発振回路2と振動子3とを含む発振器であり、発振回路2と振動子3はパッケージに収容されている。第3実施形態の発振器1の全体構成は、図1と同様であるため、その図示及び説明を省略する。

第3実施形態の発振器1では、第1実施形態と比較して、フラクショナルN−PLL回路20の機能は同様であるが、その構成が異なる。図10は、第3実施形態の発振器1におけるフラクショナルN−PLL回路20の構成例を示す図である。図10に示すように、第3実施形態でも、第1実施形態と同様に、フラクショナルN−PLL回路20は、位相比較器(PFD)21、チャージポンプ(CP)22、ローパスフィルター(LPF)23、電圧制御発振回路(VCO)24、分周回路25、周波数選択回路26、分周設定回路27及びクロック生成回路28を含んで構成されている。位相比較器(PFD)21、チャージポンプ(CP)22、ローパスフィルター(LPF)23、電圧制御発振回路(VCO)24、分周回路25、周波数選択回路26の構成は、第1実施形態と同様であるため、その説明を省略する。

分周設定回路27は、2つのデルタシグマ変調回路122,124、2つの加減算回路132,134及び切り換え回路140を含んで構成されている。

デルタシグマ変調回路122(第1のデルタシグマ変調回路の一例)は、分数分周比F/Mを積分して量子化するデルタシグマ変調を行い、加減算回路132は、デルタシグマ変調回路122が出力するデルタシグマ変調信号と整数分周比Nとを加減算する。

同様に、デルタシグマ変調回路124(第2のデルタシグマ変調回路の一例)は、分数分周比F/Mを積分して量子化するデルタシグマ変調を行い、加減算回路134は、デルタシグマ変調回路124が出力するデルタシグマ変調信号と整数分周比Nとを加減算する。

切り換え回路140は、周波数選択回路26(レンジ探索回路110)が電圧制御発振 回路24の複数の動作レンジ(出力周波数範囲)の探索中(ロック信号LOCKがローレベルの時)はデルタシグマ変調回路122の出力信号を選択し、周波数選択回路26(レンジ探索回路110)が探索を終了した後(ロック信号LOCKがハイレベルの時)はデルタシグマ変調回路124の出力信号を選択して出力する。この切り換え回路140の出力信号は、分周設定回路27の出力信号として分周回路25に入力される。

本実施形態では、デルタシグマ変調回路122は、デルタシグマ変調回路124よりも低い周波数で動作する。すなわち、分周設定回路27は、周波数選択回路26が電圧制御発振回路24の複数の動作レンジ(出力周波数範囲)の探索中は、探索後の定常状態においてデルタシグマ変調を行う周波数よりも低い周波数でデルタシグマ変調を行って、分周回路25の分周比を出力する。これを実現するため、図10に示すように、クロック生成回路28は、クロック信号FBCLKを用いて、クロック信号DSMCLK1(第1のクロック信号の一例)とクロック信号DSMCLK2(第2のクロック信号)とを生成する。

ここで、クロック信号DSMCLK1の周波数はクロック信号DSMCLK2の周波数よりも低い。例えば、クロック信号DSMCLK1はクロック信号FBCLKをN₁(N₁は2以上の整数)分周したクロック信号であり、クロック信号DSMCLK1はクロック信号FBCLKをN₂(N₂はN₁よりも小さい1以上の整数)分周したクロック信号であってもよい。このようにすれば、周波数選択回路26(レンジ探索回路110)が電圧制御発振回路24の複数の動作レンジ(出力周波数範囲)の探索中(ロック信号LOCKがローレベルの時)は、デルタシグマ変調回路122が第1実施形態におけるデルタシグマ変調回路120の動作レンジの探索中と同じ周波数で動作し、周波数選択回路26(レンジ探索回路110)が探索を終了した後(ロック信号LOCKがハイレベルの時)は、デルタシグマ変調回路124がデルタシグマ変調回路120の探索が終了した後と同じ周波数で動作することになる。また、分周回路25の入力信号(分周比)の更新周期も、第1実施形態と同じとなる。従って、第1実施形態で説明したデルタシグマ変調回路の動作速度の問題が解決する。

なお、周波数選択回路26(レンジ探索回路110)が電圧制御発振回路24の複数の動作レンジ(出力周波数範囲)の探索中(ロック信号LOCKがローレベルの時)もデルタシグマ変調回路124はクロック信号DSMCLK1に同期して動作するが、動作レンジの探索中は、切り換え回路140によってデルタシグマ変調回路124の出力信号が選択されることはないため、デルタシグマ変調回路124が誤動作しても問題ない。従って、デルタシグマ変調回路124は、定常状態における最高周波数(前述の例では120MHz)で動作可能に構成されていればよく、動作レンジの探索中にも誤動作しないように、その動作周波数を過剰に高くする必要はない。

また、電圧制御発振回路24の複数の動作レンジ(出力周波数範囲)の探索中(ロック信号LOCKがローレベルの時)はデルタシグマ変調回路124の動作を停止し、動作レンジの探索後はデルタシグマ変調回路122の動作を停止してもよい。

図11は、第3実施形態におけるフラクショナルN−PLL回路20の動作手順の一例を示すフローチャート図である。図11において、図7と同じ処理を行うステップには図7と同じ符号を付しており、その説明を簡略する。

図11に示す手順では、図7と同様に、電源投入後、フラクショナルN−PLL回路20は、周波数選択開始信号STARTを受け取るまで待機する(S10のN)。

フラクショナルN−PLL回路20は、周波数選択開始信号STARTを受け取ると( S10のY)、クロック信号DSMCLK1で動作するデルタシグマ変調回路122の出力信号を選択し、分周回路25に入力する(S22)。本実施形態では、電源投入後のロック信号LOCKの初期値はローレベルであるため、切り換え回路140がデルタシグマ変調回路122の出力信号を選択するように初期設定される。

次に、フラクショナルN−PLL回路20は、電圧制御発振回路24の動作レンジを探索する(S30)。そして、フラクショナルN−PLL回路20は、動作レンジの探索を終了するまで(S40のN)動作レンジの設定を変えながら探索を継続し(S30)、動作レンジの探索を終了すると(S40のY)、電圧制御発振回路24の動作レンジを固定する(S50)。

また、フラクショナルN−PLL回路20は、クロック信号DSMCLK2で動作するデルタシグマ変調回路124の出力信号を選択し、分周回路25に入力する(S62)。本実施形態では、レンジ探索回路110が動作レンジの探索を終了するとロック信号LOCKをハイレベルにすることで切り換え回路140がデルタシグマ変調回路124の出力信号を選択する。

次に、フラクショナルN−PLL回路20は、ステップS50で固定した動作レンジでPLLによる位相同期状態(定常発振状態)に移行する(S70)。そして、フラクショナルN−PLL回路20は、PLLによる位相同期状態(定常発振状態)を継続し、周波数選択開始信号STARTを受け取ると(S80のY)、再びステップS30以降の動作を行う。本実施形態では、レンジ探索回路110が周波数選択開始信号STARTを受け取ることでロック信号LOCKをローレベルにし、これにより切り換え回路140がデルタシグマ変調回路122の出力信号を選択し、前述したステップS40以降の動作を行う。

以上に説明した第3実施形態の発振器1によれば、第1実施形態の発振器1と比較してフラクショナルN−PLL回路の面積コストは増加するものの、第1実施形態の発振器1と同様の効果を発揮することができる。

2.電子機器 図12は、本実施形態の電子機器の機能ブロック図である。また、図13は、本実施形態の電子機器の一例であるスマートフォンの外観の一例を示す図である。

本実施形態の電子機器300は、発振器310、CPU(Central Processing Unit)320、操作部330、ROM(Read Only Memory)340、RAM(Random Access Memory)350、通信部360、表示部370を含んで構成されている。なお、本実施形態の電子機器は、図12の構成要素(各部)の一部を省略又は変更し、あるいは、他の構成要素を付加した構成としてもよい。

発振器310は、振動子312と発振回路314とを備えている。発振回路314は、フラクショナルN−PLL回路316を含み、振動子312を発振させて発生した発振信号をフラクショナルN−PLL回路316で周波数変換し、CPU320に出力する。

CPU320は、ROM340等に記憶されているプログラムに従い、発振器310から入力される発振信号をクロック信号として各種の計算処理や制御処理を行う。具体的には、CPU320は、操作部330からの操作信号に応じた各種の処理、外部装置とデータ通信を行うために通信部360を制御する処理、表示部370に各種の情報を表示させるための表示信号を送信する処理等を行う。

操作部330は、操作キーやボタンスイッチ等により構成される入力装置であり、ユーザーによる操作に応じた操作信号をCPU320に出力する。

ROM340は、CPU320が各種の計算処理や制御処理を行うためのプログラムやデータ等を記憶している。

RAM350は、CPU320の作業領域として用いられ、ROM340から読み出されたプログラムやデータ、操作部330から入力されたデータ、CPU320が各種プログラムに従って実行した演算結果等を一時的に記憶する。

通信部360は、CPU320と外部装置との間のデータ通信を成立させるための各種制御を行う。

表示部370は、LCD(Liquid Crystal Display)等により構成される表示装置であり、CPU320から入力される表示信号に基づいて各種の情報を表示する。表示部370には操作部330として機能するタッチパネルが設けられていてもよい。

例えば、発振器310として上述した各実施形態の発振器1を適用し、又は、発振回路314として上述した各実施形態の発振回路2を適用し、又は、フラクショナルN−PLL回路316として上述した各実施形態のフラクショナルN−PLL回路20を適用することにより、実用性や信頼性の高い電子機器を実現することができる。

このような電子機器300としては種々の電子機器が考えられ、例えば、通信機器(例えば、RF送信モジュール、光伝送装置)、パーソナルコンピューター(例えば、モバイル型パーソナルコンピューター、ラップトップ型パーソナルコンピューター、タブレット型パーソナルコンピューター)、スマートフォンや携帯電話機などの移動体端末、ディジタルスチールカメラ、インクジェット式吐出装置(例えば、インクジェットプリンター)、ルーターやスイッチなどのストレージエリアネットワーク機器、ローカルエリアネットワーク機器、移動体端末基地局用機器、テレビ、ビデオカメラ、ビデオレコーダー、カーナビゲーション装置、リアルタイムクロック装置、ページャー、電子手帳(通信機能付も含む)、電子辞書、電卓、電子ゲーム機器、ゲーム用コントローラー、ワードプロセッサー、ワークステーション、テレビ電話、防犯用テレビモニター、電子双眼鏡、POS端末、医療機器(例えば電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡)、魚群探知機、各種測定機器、計器類(例えば、車両、航空機、船舶の計器類)、フライトシミュレーター、ヘッドマウントディスプレイ、モーショントレース、モーショントラッキング、モーションコントローラー、PDR(歩行者位置方位計測)等が挙げられる。

3.移動体 図14は、本実施形態の移動体の一例を示す図(上面図)である。図14に示す移動体400は、発振器410、エンジンシステム、ブレーキシステム、キーレスエントリーシステム等の各種の制御を行うコントローラー420,430,440、バッテリー450、バックアップ用バッテリー460を含んで構成されている。なお、本実施形態の移動体は、図14の構成要素(各部)の一部を省略し、あるいは、他の構成要素を付加した構成としてもよい。

発振器410は、不図示の発振回路と振動子とを備えており、発振回路は振動子を発振させて発生した発振信号をフラクショナルN−PLL回路で周波数変換して出力する。この発振回路の出力信号は発振器410の外部端子からコントローラー420,430,440に出力され、例えばクロック信号として用いられる。

バッテリー450は、発振器410及びコントローラー420,430,440に電力を供給する。バックアップ用バッテリー460は、バッテリー450の出力電圧が閾値よりも低下した時、発振器410及びコントローラー420,430,440に電力を供給する。

例えば、発振器410として上述した各実施形態の発振器1を適用し、又は、発振器410が備える発振回路として上述した各実施形態の発振回路2を適用し、又は、発振器410が備えるフラクショナルN−PLL回路として上述した各実施形態のフラクショナルN−PLL回路20を適用することにより、実用性や信頼性の高い移動体を実現することができる。

このような移動体400としては種々の移動体が考えられ、例えば、自動車(電気自動車も含む)、ジェット機やヘリコプター等の航空機、船舶、ロケット、人工衛星等が挙げられる。

本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。

上述した実施形態および変形例は一例であって、これらに限定されるわけではない。例えば、各実施形態および各変形例を適宜組み合わせることも可能である。

本発明は、実施の形態で説明した構成と実質的に同一の構成(例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成)を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。

1 発振器、2 発振回路、3 振動子、10 発振用回路、20 フラクショナルN−PLL回路、21 位相比較器、22 チャージポンプ、23 ローパスフィルター、24 電圧制御発振回路、25 分周回路、26 周波数選択回路、27 分周設定回路、28 クロック生成回路、30 分周回路、40 出力回路、50 レギュレーター、60 レギュレーター、70 制御回路、80 シリアルインターフェース(I/F)回路、90 不揮発メモリー、100 周波数比較回路、102 ゲートカウンター、104 計測カウンター、106 判定回路、110 レンジ探索回路、120 デルタシグマ変調回路、122 デルタシグマ変調回路、124 デルタシグマ変調回路、130 加減算回路、132 加減算回路、134 加減算回路、140 切り換え回路、300 電子機器、310 発振器、312 振動子、314 発振回路、316 フラクショナルN−PLL回路、320 CPU、330 操作部、340 ROM、350 RAM、360 通信部、370 表示部、400 移動体、410 発振器、420,430,440 コントローラー、450 バッテリー、460 バックアップ用バッテリー