クロック生成回路

本技術は、クロック生成回路に関する。詳しくは、クロック信号の周波数を逓倍して出力するクロック生成回路に関する。

従来より、電子機器においては、多様なクロック信号を生成するために、各種のクロック生成回路が用いられている。例えば、NCO(Numerical Controlled Oscillator)、ループフィルタ、および、DLL(Delay Locked Loop)を備えるクロック生成回路が提案されている(例えば、特許文献1参照。)。このクロック生成回路では、位相情報に基づいてNCOのカウント値を変更することでオーバーフロー信号が出力される。このオーバーフロー信号をクロック信号として用いることにより、任意の平均周波数のクロック信号を実現することができる。また、このクロック生成回路では、NCOからのオーバーフロー信号について、後段のDLLでさらに時間精度を高めることによりジッタ量を低減している。また、このクロック生成回路では、低周波数の基準クロック信号に対してループフィルタをデジタル回路で構成することが可能なため、アナログフィルタを用いる場合と比較して少ない実装面積でループ帯域を下げることができる。

特開2013−5050号公報

しかしながら、上述の従来技術では、NCOおよびDLLによって生成されるクロック信号に、周期的なジッタ成分が残ってしまう。クロック生成回路においてPLL(Phase Locked Loop)を用いることにより、PLLのループ帯域より高い周波数成分のジッタを抑圧することができる。ところが、PLLを用いても、依然として、NCOおよびDLLによって生じる低周波成分のジッタを含んだクロック信号が出力されてしまう。このため、クロック生成回路は、出力するクロック信号においてノイズを十分に低減することができないという問題がある。

本技術はこのような状況に鑑みて生み出されたものであり、クロック信号におけるノイズを低減することを目的とする。

本技術は、上述の問題点を解消するためになされたものであり、その第1の側面は、入力された入力クロック信号と帰還信号とのそれぞれの位相を比較して上記入力クロック信号および上記帰還信号の間の位相差を示す位相差信号を供給する位相差比較回路と、上記位相差信号において周波数が所定の遮断周波数より高い高周波数成分を抑制するフィルタ回路と、上記高周波数成分が抑制された前記位相差信号に対して低周波数帯域のノイズ成分を減少させ、高周波数帯域のノイズ成分を増加させる変調を行って当該変調を行った前記位相差信号と基準クロック信号とから出力クロック信号を生成して出力する出力回路と、上記出力された出力クロック信号を所定の分周比により分周して上記位相比較回路に上記帰還信号として帰還させる分周回路とを具備するクロック生成回路である。これにより、変調が行われた位相差信号と基準クロック信号とから出力クロック信号が生成されるという作用をもたらす。

また、この第1の側面において、上記出力回路は、上記高周波数成分が抑制された上記位相差信号に対して上記変調を行う変調器と、上記変調が行われた上記分周比設定信号の示す上記位相差に応じた逓倍比により上記基準クロック信号を逓倍して上記出力クロック信号として出力する逓倍回路とを備えてもよい。これにより、位相差に応じた逓倍比により基準クロック信号が逓倍されるという作用をもたらす。

また、この第1の側面において、上記出力回路は、上記入力クロック信号の周波数に対する上記基準クロック信号の周波数の比率に上記所定の分周比を乗じた値に上記位相差信号の示す位相差を調整して当該調整した値を示す上記位相差信号を上記変調器に入力する調整部をさらに具備してもよい。これにより、入力クロック信号の周波数に対する基準クロック信号の周波数の比率に所定の分周比を乗じた値に位相差が調整されるという作用をもたらす。

また、この第1の側面において、上記逓倍回路は、上記基準クロック信号および内部信号のそれぞれの位相を比較して上記基準クロック信号および上記内部信号の間の位相差を検出する位相差検出器と、上記位相差検出器により検出された上記位相差に応じた周波数で発振して上記出力クロック信号を生成する発振器と、上記変調が行われた上記位相差信号の示す値に等しい分周比により上記生成された出力クロック信号を分周して上記内部信号として上記位相差検出器に帰還させる可変分周器とを備えてもよい。これにより、位相差信号の示す値に等しい分周比により出力クロック信号が分周されるという作用をもたらす。

また、この第1の側面において前記入力クロック信号より高い周波数のクロック信号に基づいて前記入力クロック信号のエッジを検出して当該検出結果を前記位相比較回路に供給する検出回路をさらに具備してもよい。これにより、入力クロック信号より高い周波数のクロック信号に基づいて入力クロック信号のエッジが検出されるという作用をもたらす。

また、この第1の側面において、前記検出回路は、前記出力クロック信号に基づいて前記入力クロック信号のエッジを検出してもよい。これにより、出力クロック信号に基づいて入力クロック信号のエッジが検出されるという作用をもたらす。

また、この第1の側面において、上記位相差信号に対して行われる上記変調は、シグマデルタ変調であってもよい。これにより、位相差信号に対してシグマデルタ変調が行われるという作用をもたらす。

また、本技術の第2の側面は、所定の基準クロック信号を供給する基準クロック供給回路と、入力された入力クロック信号と帰還信号とのそれぞれの位相を比較して前記入力クロック信号および前記帰還信号の間の位相差を示す位相差信号を供給する位相差比較回路と、前記位相差信号において周波数が所定の遮断周波数より高い高周波数成分を抑制するフィルタ回路と、前記高周波数成分が抑制された前記位相差信号に対して低周波数帯域のノイズ成分を減少させ、高周波数帯域のノイズ成分を増加させる変調を行って当該変調を行った前記位相差信号と前記基準クロック信号とから出力クロック信号を生成して出力する出力回路と、前記出力された出力クロック信号を所定の分周比により分周して前記位相比較回路に前記帰還信号として帰還させる分周回路とを具備する電子装置である。これにより、変調が行われた位相差信号と基準クロック信号とから出力クロック信号が生成されるという作用をもたらす。

本技術によれば、クロック信号におけるノイズを低減することができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。

第1の実施の形態における電子装置の一構成例を示すブロック図である。

第1の実施の形態におけるクロック生成回路の一構成例を示すブロック図である。

第1の実施の形態における非整数逓倍位相同期回路の一構成例を示すブロック図である。

第1の実施の形態の第1の変形例における電子装置の一構成例を示すブロック図である。

第1の実施の形態の第2の変形例における電子装置の一構成例を示すブロック図である。

第1の実施の形態の第3の変形例におけるクロック生成回路の一構成例を示すブロック図である。

第1の実施の形態の第4の変形例における非整数逓倍位相同期回路の一構成例を示すブロック図である。

第2の実施の形態におけるクロック生成回路の一構成例を示すブロック図である。

第2の実施の形態の変形例におけるクロック生成回路の一構成例を示すブロック図である。

以下、本技術を実施するための形態(以下、実施の形態と称する)について説明する。説明は以下の順序により行う。 1.第1の実施の形態(位相差信号を変調して出力クロック信号を生成する例) 2.第2の実施の形態(入力クロック信号の位相を制御し、位相差信号を変調して出力クロック信号を生成する例)

<1.第1の実施の形態> [電子装置の構成例] 図1は、第1の実施の形態における電子装置100の一構成例を示すブロック図である。この電子装置100は、AD(Analog-to-Digital)変換回路110、論理回路120およびクロック生成回路200を備える。

クロック生成回路200は、入力クロック信号CLKINおよび基準クロック信号bCLKから出力クロック信号CLKOUTを生成するものである。ここで、入力クロック信号CLKINは、例えば、水平同期信号であり、ビデオプレーヤなどのソースからクロック生成回路200へ送信される。また、基準クロック信号bCLKは、周波数が一定のクロック信号であり、例えば、水晶発振器CXOからクロック生成回路200へ供給される。また、入力クロック信号CLKINの周波数は、例えば、10キロヘルツ(kHz)であり、基準クロック信号bCLKの周波数は、例えば、48メガヘルツ(MHz)である。なお、水晶発振器CXOを電子装置100の外部に設けているが、この水晶発振器CXOを電子装置100の内部に設けてもよい。また、水晶発振器CXOは、特許請求の範囲に記載の基準クロック供給回路の一例である。

クロック生成回路200は、基準クロック信号bCLKを使用して、入力クロック信号CLKINの周波数を逓倍して出力クロック信号CLKOUTを生成し、AD変換回路110および論理回路120へ供給する。出力クロック信号CLKOUTの生成方法の詳細については、後述する。

AD変換回路110は、出力クロック信号CLKOUTに同期して、アナログ信号をデジタル信号に変換するものである。ここで、アナログ信号は、映像信号や音声信号などであり、ソースからAD変換回路110へ送信される。AD変換回路110は、デジタル信号を論理回路120に供給する。

論理回路120は、出力クロック信号CLKOUTに同期して、デジタル信号に対して所定の処理を行うものである。例えば、デジタル信号に対して、画像処理、デコード処理、および、ノイズ低減処理などが行われる。論理回路120は、処理したデジタル信号を、表示装置などのシンクへ供給する。

[クロック生成回路の構成例] 図2は、第1の実施の形態におけるクロック生成回路200の一構成例を示すブロック図である。このクロック生成回路200は、位相比較回路210、デジタルフィルタ220、非整数逓倍位相同期回路230、および、帰還分周回路250を備える。

位相比較回路210は、入力クロック信号CLKINと帰還信号fbCLK1とのそれぞれの位相を比較して位相差を検出するものである。位相比較回路210は、検出した位相差を示す位相差信号DIF1を生成してデジタルフィルタ220に供給する。

デジタルフィルタ220は、位相差信号DIF1において所定の遮断周波数より高い高周波数成分を抑制するものである。このデジタルフィルタ220として、例えば、IIR(Infinite Impulse Response)フィルタや、FIR(Finite Impulse Response)フィルタが用いられる。また、デジタルフィルタ220の動作クロックとして、例えば、水晶発振器CXOからの基準クロック信号bCLKが用いられる。デジタルフィルタ220は、高周波数成分を抑制した位相差信号DIF1を非整数逓倍位相同期回路230に供給する。なお、デジタルフィルタ220は、特許請求の範囲に記載のフィルタ回路の一例である。

デジタルフィルタ220を用いることにより、アナログフィルタを用いる構成と比較して、基準クロック信号bCLKの周波数が低い場合であってもフィルタ面積の増加を抑えることができる。また、LSI(Large Scale Integration)外部に設ける部品が不要となる。また、デジタルフィルタ220は、論理回路の組合せであることから、LSI製造プロセスの技術の進化に合わせて微細化、低消費電力化、高速化を行うことが可能となる。

なお、位相差信号DIF1において高周波数成分を抑制することができるのであれば、アナログフィルタをデジタルフィルタ220の代わりに用いてもよい。

非整数逓倍位相同期回路230は、高周波数成分が抑制された位相差信号DIF1に対して、シグマデルタ変調を行うものである。この非整数逓倍位相同期回路230は、シグマデルタ変調を行った位相差信号DIF1と基準クロック信号bCLKとから出力クロック信号CLKOUTを生成して、AD変換回路110、論理回路120および帰還分周回路250に供給する。なお、非整数逓倍位相同期回路230は、特許請求の範囲に記載の出力回路の一例である。

帰還分周回路250は、出力クロック信号CLKOUTを所定の分周比により分周して帰還信号fbCLK1として位相比較回路210に帰還させるものである。帰還分周回路250は、例えば、カウンタ回路などにより構成される。また、帰還分周回路250において分周比は、例えば、160×10³に設定される。これにより、入力クロック信号CLKINの周波数が10キロヘルツ(kHz)である場合、160メガヘルツ(MHz)の出力クロック信号CLKOUTが生成される。なお、帰還分周回路250は、特許請求の範囲に記載の分周回路の一例である。

[非整数逓倍位相同期回路の構成例] 図3は、第1の実施の形態における非整数逓倍位相同期回路230の一構成例を示すブロック図である。この非整数逓倍位相同期回路230は、逓倍回路231、加算器236およびシグマデルタ変調器240を備える。また、逓倍回路231は、位相差検出器232、ローパスフィルタ233、発振器234および可変分周器235を備える。

加算器236は、位相差信号DIF1の値に所定のオフセット値を加算するものである。この加算器236は、オフセット値を加算した信号を、位相差信号DIF1'としてシグマデルタ変調器240に供給する。この位相差信号DIF1'の値は、可変分周器235に設定される分周比の設定値を示す。なお、加算器236は、特許請求の範囲に記載の調整部の一例である。

シグマデルタ変調器240は、位相差信号DIF1'に対してシグマデルタ変調を行って分周比制御信号を生成するものである。この分周比制御信号は、可変分周器235の分周比を制御する信号である。例えば、1ビットの信号が分周比制御信号として用いられる。

ここで、可変分周器235において分周比を「2」および「3」のいずれかに制御することができるものとする。この構成において、例えば、分周比を「2」に制御する際に分周比制御信号に「0」の値が設定され、分周比を「3」に制御する際に分周比制御信号に「1」の値が設定される。なお、分周比制御信号は、複数ビットの信号であってもよい。

シグマデルタ変調器240は、シグマデルタ変調処理を行うことにより、位相差信号DIF1'の値に、可変分周器235における分周比の平均値を近づける。例えば、位相差信号DIF1'の値が「2.5」である場合、シグマデルタ変調器240は、「0」の位相差制御信号と「1」の位相差制御信号とを等しい頻度で出力する。これにより、「2」および「3」のそれぞれに同じ頻度で分周比が制御され、その平均値が「2.5」となる。また、位相差信号DIF1'の値が「2.25」であれば、シグマデルタ変調器240は、「0」および「1」の割合を1対3にして分周比の平均値を「2.25」に制御する。なお、シグマデルタ変調器240は、特許請求の範囲に記載の変調器の一例である。

このように、シグマデルタ変調器240は、可変分周器235の分周比制御信号の平均値がDIF1'に等しくなる時系列の出力データを生成する。このときシグマデルタ変調のノイズシェーピング効果により、平均コード生成で生じる量子化ノイズの低周波数成分は抑圧され、高周波数成分が増加する。この量子化ノイズの高周波数成分はローパスフィルタ233により抑圧されるため、非整数逓倍位相同期回路230は、低ジッタの出力クロック信号CLKOUTを生成することができる。

逓倍回路231は、シグマデルタ変調器240により設定された分周比に対応する逓倍比により、基準クロック信号bCLKを逓倍して出力クロック信号CLKOUTを生成するものである。この出力クロック信号CLKOUTの周波数は、次の式により表される周波数F(CLKOUT)に制御される。 F(CLKOUT)=F(bCLK)×AVG(N) ・・・式1 式1において、F(bCLK)は、基準クロック信号bCLKの周波数である。AVG(N)は、シグマデルタ変調器240により制御された分周比の平均値である。このAVG(N)は、次の式により表される。

AVG(N)=F(CLKIN)×Nc×1/F(bCLK) ・・・式2 式2において、F(CLKIN)は、入力クロック信号CLKINの周波数であり、Ncは、帰還分周回路250における分周比である。

例えば、F(CLKIN)が10キロヘルツ(kHz)であり、F(bCLK)が48メガヘルツ(MHz)である構成において、Ncは、160×10³に設定され、AVC(N)は、1/(0.3)に設定される。これにより、F(CLKOUT)は、式1および式2に基づいて160メガヘルツ(MHz)に制御される。

また、上述の加算器236が加算するオフセット値は、位相差信号DIF1'の値が、式1および式2のAVG(N)になるように設定される。なお、非整数逓倍位相同期回路230は、オフセット値を加算する処理により位相差信号DIF1の値を調整して分周比としているが、調整後の値が式1および式2を満たすAVG(N)になるのであれば、この構成に限定されない。例えば、オフセット値を減算する処理や、乗算する処理により調整を行ってもよい。また、位相差信号DIF1の値をそのまま分周比として用いることができる場合には、加算器236を設ける必要はない。

式1に例示したように、非整数逓倍位相同期回路230を発振器として用いる構成では、平均値AVG(N)により出力クロック信号CLKOUTの周波数が制御される。これにより、クロック生成回路200は、NCOなどを発振器として用いる構成と比較して、高い周波数の出力クロック信号CLKOUTを生成することができる。

また、非整数逓倍位相同期回路230を発振器として用いれば、位相差信号DIF1の値に適切な制限を設けることにより、出力クロック信号CLKOUTにおいて一定範囲の周波数を維持することができる。アプリケーションによっては、基準クロック信号bCLKが停止した場合であっても、クロック生成回路200は、一定範囲の周波数で発振を継続することができる。

位相差検出器232は、基準クロック信号bCLKと帰還信号fbCLK2とのそれぞれの位相差を比較して位相差を検出するものである。この位相差検出器232は、検出した位相差を示す位相差信号DIF2を生成してローパスフィルタ233に供給する。

ローパスフィルタ233は、位相差信号DIF2において所定の遮断周波数より高い高周波数成分を抑制するものである。このローパスフィルタ233は、高周波数成分を抑制した位相差信号DIF2を発振器234に供給する。ローパスフィルタ233における遮断周波数は、デジタルフィルタ220における遮断周波数と独立して所定の値に設定される。

発振器234は、位相差信号DIF2の示す位相差に応じた周波数で発振して出力クロック信号CLKOUTを生成するものである。発振器234は、生成した出力クロック信号CLKOUTを可変分周器235、帰還分周回路250、および、AD変換回路110、論理回路120に出力する。なお、発振器234は、特許請求の範囲に記載の発振器の一例である。

可変分周器235は、シグマデルタ変調器240により制御された分周比により、出力クロック信号CLKOUTを分周するものである。この可変分周器235は、分周した信号を帰還信号fbCLK2として位相差検出器232およびシグマデルタ変調器240に供給する。

なお、一般的な非整数逓倍位相同期回路230の使用方法においては、位相差信号DIF1'の代わりに、分周比を示す固定値がシグマデルタ変調器240に入力され、入力クロック信号CLKINが直接、非整数逓倍位相同期回路230に入力される。しかし、その構成では、非整数逓倍位相同期回路230の帯域を、入力クロック信号CLKINの周波数に対して、十分に(例えば、1桁以上)下げる必要がある。このため、ループフィルタ233のサイズを、LSI(Large Scale Integration)上への実装が困難になるほどのサイズにしなければならなくなる。この場合、ループフィルタ233の代わりに、容量素子などを配置する必要が生じるため、部品コストやLSIパッケージ選択において不都合が生じる。一方、その構成において、ループフィルタ233のサイズを抑制するためにループ帯域を下げると、発振器234の構成素子によって生じる雑音成分を抑圧することができなくなる。

このように、本技術の第1の実施の形態によれば、クロック生成回路200は、位相差信号に対して低周波数帯域のノイズ成分を減少させ、高周波数帯域のノイズ成分を増加させる変調を行う。このため、クロック生成回路200は。基準クロック信号に同期した高周波帯域に加えて低周波帯域のノイズを十分に低減した任意の周波数のクロック信号を生成することができる。

[第1の変形例] 第1の実施の形態においては、ソースは、アナログ信号および入力クロック信号CLKINを別々に送信していたが、ソースは、入力クロック信号CLKが重畳されたアナログ信号のみを送信してもよい。第1の変形例の電子装置100は、入力クロック信号CLKが重畳されたアナログ信号のみをソースから受信する点において第1の実施の形態と異なる。

図4は、第1の実施の形態の第1の変形例における電子装置100の一構成例を示すブロック図である。第1の変形例のAD変換回路110は、入力クロック信号CLKが重畳されたアナログ信号のみをソースから受信する点において第1の実施の形態と異なる。このAD変換回路110は、アナログ信号から入力クロック信号CLKINを分離してクロック生成回路200に供給する。

このように、第1の変形例によれば、入力クロック信号CLKが重畳されたアナログ信号のみをソースから受信するため、ソースとの間において入力クロック信号CLKを送受信するための信号線を設ける必要がなくなる。

[第2の変形例] 第1の実施の形態においては、電子装置100が生成した出力クロック信号CLKOUTをAD変換回路110および論理回路120のみに供給していたが、その出力クロック信号CLKOUTを外部の装置にさらに出力してもよい。第2の変形例の電子装置100は、出力クロック信号CLKOUTを外部の装置にさらに出力する点において第1の実施の形態と異なる。

図5は、第1の実施の形態の第2の変形例における電子装置100の一構成例を示すブロック図である。第2の変形例の電子装置100は、AD変換回路110を備えない点において第1の実施の形態と異なる。

また、第2の変形例のクロック生成回路200は、外部クロック源から入力クロック信号CLKINを受信し、出力クロック信号CLKOUTを撮像モジュールなどの外部の装置に送信する。撮像モジュールは、その出力クロック信号CLKOUTに同期して画像信号を生成して論理回路120に供給する。

第2の変形例において、例えば、入力クロック信号CLKINは60ヘルツ(Hz)であり、帰還分周回路250における分周比は、0.5×10³に設定される。これにより、30メガヘルツ(MHz)の出力クロック信号CLKOUTが出力される。

このように第2の変形例によれば、クロック生成回路200が、出力クロック信号CLKOUTを外部の装置にさらに出力するため、その外部の装置は、その出力クロック信号に同期して画像信号等を生成することができる。

[第3の変形例] 第1の実施の形態においては、基準クロック信号bCLKをデジタルフィルタ220の駆動クロック信号として用いていたが、発振周期内に演算が完了するのであれば、この構成に限定されない。例えば、基準クロック信号bCLKの代わりに出力クロック信号CLKOUTを駆動クロック振動として用いてもよい。第3の変形例のクロック生成回路200は、基準クロック信号bCLKの代わりに出力クロック信号CLKOUTを駆動クロック振動として用いる点において第1の実施の形態と異なる。

図6は、第1の実施の形態の第3の変形例におけるクロック生成回路200の一構成例を示すブロック図である。第3の変形例のクロック生成回路200は、デジタルフィルタ220が出力クロック信号CLKOUTに同期して動作する点において第1の実施の形態と異なる。

このように第3の変形例によれば、デジタルフィルタ220を出力クロック信号CLKOUTに同期して動作させることができる。

[第4の変形例] 第1の実施の形態においては、非整数逓倍位相同期回路230は、基準クロック信号をそのまま位相差検出器232に入力し、出力クロック信号CLKOUTをそのまま出力していた。しかし、非整数逓倍位相同期回路230は、基準クロック信号bCLKを分周してから位相差検出器232に入力し、出力クロック信号CLKOUTを分周してから出力してもよい。第4の変形例の非整数逓倍位相同期回路230は、基準クロック信号を分周してから位相差検出器232に入力し、出力クロック信号CLKOUTを分周してから出力する点において第1の実施の形態と異なる。

図7は、第1の実施の形態の第4の変形例における非整数逓倍位相同期回路230の一構成例を示すブロック図である。第4の変形例の非整数逓倍位相同期回路230は、基準クロック分周器237および出力クロック分周器238を備える点において第1の実施の形態と異なる。

基準クロック分周器237は、基準クロック信号bCLKを分周して位相差検出器232に入力するものである。出力クロック分周器238は、出力クロック信号CLKOUTを分周して帰還分周回路250に供給するものである。

なお、非整数逓倍位相同期回路230は、基準クロック分周器237および出力クロック分周器238の両方を備える構成としているが、いずれか一方のみを備える構成としてもよい。

このように、第4の変形例によれば、非整数逓倍位相同期回路230は、基準クロック信号bCLKおよび出力クロック信号CLKOUTを分周するため、それらを分周しない場合よりも多様な周波数の出力クロック信号CLKOUTを生成することができる。

<2.第2の実施の形態> 第1の実施の形態においては、入力クロック信号CLKINをそのまま位相比較回路210に入力していたが、その位相を制御して出力クロック信号CLKOUTの位相に一致させてから位相比較回路210に入力してもよい。第2の実施の形態のクロック生成回路200は、入力クロック信号CLKINの位相を制御して出力クロック信号CLKOUTの位相に一致させる点において第1の実施の形態と異なる。

図8は、第2の実施の形態におけるクロック生成回路200の一構成例を示すブロック図である。第2の実施の形態のクロック生成回路200は、時間デジタル変換器260をさらに備える点において第1の実施の形態と異なる。

時間デジタル変換器260は、入力クロック信号CLKINのクロック周期より細かい分解能で、入力クロック信号CLKINのエッジ位置を検出し、その検出結果を示すデジタル値を出力するものである。この時間デジタル変換器260は、出力クロック信号CLKOUTなどを基準クロック信号として、その基準クロック信号の周波数に応じた分解能により、入力クロック信号CLKINのエッジ位置を検出する。そして、時間デジタル変換器260は、その検出結果を位相比較回路210に供給する。位相比較部210は、その検出結果の示すエッジ位置と帰還信号fbCLK1のエッジ位置との位相差を比較する。

時間デジタル変換器260を設けない第1の実施の形態においては、位相比較における分解能は、1/F(CLKOUT)となる。F(CLKOUT)が1ギガヘルツ(GHz)と高い場合であっても、その分解能は、1ナノセカンド(ns)程度の分解能となる。分周された帰還信号と出力クロック信号CLKOUTとの位相差が、その分解能以下の場合には発振器234による周波数制御が行われないため、ジッタが生じうる。これに対して、第2の実施の形態では、時間デジタル変換器260が、出力クロック信号CLKOUT(基準クロック信号)の周波数に応じた分解能により、入力クロック信号CLKINのエッジ位置を検出する。このため、第1の実施の形態よりも位相分解能を向上させることができる。これにより、ジッタがさらに低減する。

また、第2の実施の形態の非整数逓倍位相同期回路230は、出力クロック信号CLKOUTをAD変換回路110、論理回路120および帰還分周回路250の他、時間デジタル変換器260にさらに供給する。

このように、第2の実施の形態によれば、クロック生成回路200は、入力クロック信号より高い周波数の基準クロック信号に基づいて入力クロック信号のエッジを検出するため、位相分解能を向上させることができる。これにより、ノイズをさらに低減することができる。

[変形例] 第2の実施の形態においては、基準クロック信号bCLKをデジタルフィルタ220の駆動クロック信号として用いていたが、基準クロック信号bCLKの代わりに出力クロック信号CLKOUTを駆動クロック信号として用いてもよい。第2の実施の形態の変形例のクロック生成回路200は、基準クロック信号bCLKの代わりに出力クロック信号CLKOUTを駆動クロック振動として用いる点において第2の実施の形態と異なる。

図9は、第2の実施の形態の変形例におけるクロック生成回路200の一構成例を示すブロック図である。変形例のクロック生成回路200は、デジタルフィルタ220が出力クロック信号CLKOUTに同期して動作する点において第2の実施の形態と異なる。

このように変形例によれば、デジタルフィルタ220を出力クロック信号CLKOUTに同期して動作させることができる。

なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。

また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、CD(Compact Disc)、MD(MiniDisc)、DVD(Digital Versatile Disc)、メモリカード、ブルーレイディスク(Blu-ray(登録商標)Disc)等を用いることができる。

なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。

なお、本技術は以下のような構成もとることができる。 (1)入力された入力クロック信号と帰還信号とのそれぞれの位相を比較して前記入力クロック信号および前記帰還信号の間の位相差を示す位相差信号を供給する位相差比較回路と、 前記位相差信号において周波数が所定の遮断周波数より高い高周波数成分を抑制するフィルタ回路と、 前記高周波数成分が抑制された前記位相差信号に対して低周波数帯域のノイズ成分を減少させ、高周波数帯域のノイズ成分を増加させる変調を行って当該変調を行った前記位相差信号と基準クロック信号とから出力クロック信号を生成して出力する出力回路と、 前記出力された出力クロック信号を所定の分周比により分周して前記位相比較回路に前記帰還信号として帰還させる分周回路と を具備するクロック生成回路。 (2)前記出力回路は、 前記高周波数成分が抑制された前記位相差信号に対して前記変調を行う変調器と、 前記変調が行われた前記分周比設定信号の示す前記位相差に応じた逓倍比により前記基準クロック信号を逓倍して前記出力クロック信号として出力する逓倍回路と を備える前記(1)記載のクロック生成回路。 (3)前記出力回路は、 前記入力クロック信号の周波数に対する前記基準クロック信号の周波数の比率に前記所定の分周比を乗じた値に前記位相差信号の示す位相差を調整して当該調整した値を示す前記位相差信号を前記変調器に入力する調整部をさらに具備する 前記(2)記載のクロック生成回路。 (4)前記逓倍回路は、 前記基準クロック信号および内部信号のそれぞれの位相を比較して前記基準クロック信号および前記内部信号の間の位相差を検出する位相差検出器と、 前記位相差検出器により検出された前記位相差に応じた周波数で発振して前記出力クロック信号を生成する発振器と、 前記変調が行われた前記位相差信号の示す値に等しい分周比により前記生成された出力クロック信号を分周して前記内部信号として前記位相差検出器に帰還させる可変分周器と を備える前記(3)記載のクロック生成回路。 (5)前記入力クロック信号より高い周波数の基準クロック信号に基づいて前記入力クロック信号のエッジを検出して当該検出結果を前記位相比較回路に供給する検出回路をさらに具備する前記(1)から(4)のいずれかに記載のクロック生成回路。 (6)前記検出回路は、前記出力クロック信号に基づいて前記入力クロック信号のエッジを検出する 前記(5)記載のクロック生成回路。 (7)前記位相差信号に対して行われる前記変調は、シグマデルタ変調である 前記(1)から(6)のいずれか記載のクロック生成回路。 (8)所定の基準クロック信号を供給する基準クロック供給回路と、 入力された入力クロック信号と帰還信号とのそれぞれの位相を比較して前記入力クロック信号および前記帰還信号の間の位相差を示す位相差信号を供給する位相差比較回路と、 前記位相差信号において周波数が所定の遮断周波数より高い高周波数成分を抑制するフィルタ回路と、 前記高周波数成分が抑制された前記位相差信号に対して低周波数帯域のノイズ成分を減少させ、高周波数帯域のノイズ成分を増加させる変調を行って当該変調を行った前記位相差信号と前記基準クロック信号とから出力クロック信号を生成して出力する出力回路と、 前記出力された出力クロック信号を所定の分周比により分周して前記位相比較回路に前記帰還信号として帰還させる分周回路と を具備する電子装置。

100 電子装置 110 AD変換回路 120 論理回路 200 クロック生成回路 210 位相比較回路 220 デジタルフィルタ 230 非整数逓倍位相同期回路 231 逓倍回路 232 位相差検出器 233 ローパスフィルタ 234 発振器 235 可変分周器 236 加算器 237 基準クロック分周器 238 出力クロック分周器 240 シグマデルタ変調器 241 減算器 242 積分器 243 加算器 244、246 遅延メモリ 245 量子化器 250 帰還分周回路 260 時間デジタル変換器