信号処理装置、信号処理方法及びコンピュータプログラム

本開示は、信号処理装置、信号処理方法及びコンピュータプログラムに関する。

音声信号をディジタル化して記録、再生及び伝送する方法は、従来からコンパクトディスク(CD)のような光ディスクや、ディジタルオーディオテープ(DAT)のようなテープ状記録媒体に対する記録再生装置や、衛星放送等のディジタル放送で実施されている。このようなディジタルオーディオ伝送装置において、従来はそのディジタル化に際し、サンプリング周波数として48kHz、44.1kHz等、また量子化ビット数として16ビット、24ビット等のフォーマットを規定していた。

音声信号をディジタル化する方法としては、シグマデルタ(ΣΔ)変調と呼ばれる方法が提案されている(日本音響学会誌46巻3号(1990)第251〜257頁「AD/DA変換器とディジタルフィルター(山崎芳男)」等参照)。そして、シグマデルタ変調信号を遅延した遅延シグマデルタ変調信号と、入力信号に再度シグマデルタ変調処理を施して得られた再シグマデルタ変調信号と、を切り換えながらフェード処理を行うディジタル信号処理装置が提案されている(例えば、特許文献1参照)。特許文献1で記載されている信号処理装置は、フェード処理の際に発生するノイズを極力低減するためにパターン検出器を設け、このパターン検出器が遅延シグマデルタ変調信号と再シグマデルタ変調信号との複数サンプルの一致を検出すると、切り換えスイッチが両信号の出力状態を切り換えて、ノイズの発生を抑制可能なフェード処理を行うように構成されている。

特許第3318823号公報

特許文献1で開示された技術では、パターン一致を検出するためのサンプル数(時間)が規定されていない。オリジナルのシグマデルタ変調信号と、オリジナルのシグマデルタ変調信号を再度シグマデルタ変調処理した再シグマデルタ変調信号とを所定のサンプル数(時間)内に切り換えることが求められる場合に、切り換え点におけるノイズの発生を低減させることが要求される。

そこで本開示は、オリジナルのシグマデルタ変調信号と、オリジナルのシグマデルタ変調信号を再度シグマデルタ変調処理した再シグマデルタ変調信号とを所定のサンプル数(時間)内に切り換えることが求められる場合に、切り換え点におけるノイズの発生を低減する、新規かつ改良された信号処理装置、信号処理方法及びコンピュータプログラムを提案する。

本開示によれば、シグマデルタ変調処理により得られた入力信号を遅延した第1の変調信号と、前記入力信号にシグマデルタ変調処理を再度施して得られた第2の変調信号との、所定の期間内における複数サンプルに渡るビットの出現回数に基づく値が一致するサンプルを検出する信号一致検出部と、前記第1の変調信号と前記第2の変調信号とを切り換えて出力する信号切換部と、前記信号一致検出部で得られた前記出現回数に基づく値が一致するサンプルにおいて前記信号切換部による前記第1の変調信号と前記第2の変調信号との切り換えを制御する切換制御部と、を備える、信号処理装置が提供される。

また本開示によれば、シグマデルタ変調処理により得られた入力信号を遅延した第1の変調信号と、前記入力信号にシグマデルタ変調処理を再度施して得られた第2の変調信号との、所定の期間内における複数サンプルに渡るビットの出現回数に基づく値が一致するサンプルを検出するステップと、前記第1の変調信号と前記第2の変調信号とを切り換えて出力するステップと、前記出現回数に基づく値が一致するサンプルにおいて前記第1の変調信号と前記第2の変調信号とを切り換えるよう制御するステップと、を備える、信号処理方法が提供される。

また本開示によれば、コンピュータに、シグマデルタ変調処理により得られた入力信号を遅延した第1の変調信号と、前記入力信号にシグマデルタ変調処理を再度施して得られた第2の変調信号との、所定の期間内における複数サンプルに渡るビットの出現回数に基づく値が一致するサンプルを検出するステップと、前記第1の変調信号と前記第2の変調信号とを切り換えて出力するステップと、前記出現回数に基づく値が一致するサンプルにおいて前記第1の変調信号と前記第2の変調信号とを切り換えるよう制御するステップと、を実行させる、コンピュータプログラムが提供される。

以上説明したように本開示によれば、オリジナルのシグマデルタ変調信号と、オリジナルのシグマデルタ変調信号を再度シグマデルタ変調処理した再シグマデルタ変調信号とを所定のサンプル数(時間)内に切り換えることが求められる場合に、切り換え点におけるノイズの発生を低減する、新規かつ改良された信号処理装置、信号処理方法及びコンピュータプログラムを提供することができる。

なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。

本開示の一実施形態に係るディジタル信号処理装置100の構成例を示す説明図である。

1ビット信号のレベルを説明するための説明図である。

信号一致検出器130の動作を説明するための説明図である。

信号一致検出器130の動作を説明するための説明図である。

信号一致検出器130の動作を説明するための説明図である。

信号一致検出器130の動作を説明するための説明図である。

信号一致検出器130の動作を説明するための説明図である。

信号一致検出器130の動作を説明するための説明図である。

本開示の一実施形態に係るディジタル信号処理装置100の動作例を示す流れ図である。

例えば1ビットのディジタルデータにΣΔ変調処理を施すΣΔ変調回路を有するディジタル信号処理装置のブロック図である。

図10に示したディジタル信号処理装置27の動作を説明するためのタイミングチャートである。

1ビットのディジタルデータにΣΔ変調処理を施すΣΔ変調回路のブロック図である。

フェード処理を、上記マルチビットディジタルオーディオ伝送装置で行う場合の説明図である。

フェード処理等を行う回路の構成例を示す説明図である。

フェード処理等を行う回路の構成例を示す説明図である。

切り換え点で大きなノイズを発生させてしまう様子を示す説明図である。

以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。

なお、説明は以下の順序で行うものとする。 1.前提技術の説明 2.本開示の一実施形態 2.1.信号処理装置の構成例 2.2.信号処理装置の動作例 3.まとめ

<1.前提技術の説明> まず、本開示の前提となる技術について説明する。本開示の前提となる技術について説明した後に、本開示の実施の形態について詳細に説明する。

図12は、例えば1ビットのディジタルデータにΣΔ変調処理を施すΣΔ変調回路のブロック図である。この図12において、入力端子181からの入力オーディオ信号が加算器182を通じて積分器183に供給される。この積分器183からの信号が比較器184に供給され、例えば入力オーディオ信号の中点電位と比較されて1サンプル期間ごとに例えば1ビット量子化される。なおサンプル期間の周波数(サンプリング周波数)は、従来の48kHz、44.1kHzに対して、例えばその64倍あるいは128倍となる。

比較器184で1ビット量子化される量子化データが1サンプル遅延器185に供給されて、1サンプル期間分遅延される。この遅延データは、例えば1ビットのD/A変換器186でアナログ信号に変換された後に、加算器182に供給されて、入力端子181からの入力オーディオ信号に加算される。そして比較器184で1ビット量子化される量子化データが、出力端子187に取り出される。

したがって、このΣΔ変調回路が行うΣΔ変調処理によれば、上記文献にも記されているように、サンプリング周波数を充分高くすることによって、例えば1ビットの少ないビット数でも高いダイナミックレンジのオーディオ信号を得ることができる。またこのΣΔ変調回路が行うΣΔ変調処理によれば、広い伝送可能周波数帯域を持つことができる。また、ΣΔ変調回路は、回路構成が集積化に適しており、また比較的簡単にA/D変換の精度を得ることができることから、従来からA/D変換器の内部などではよく用いられている。ΣΔ変調された信号は、簡単なアナログローパスフィルタを通すことによって、アナログオーディオ信号に戻すことができる。したがって、ΣΔ変調回路は、これらの特徴を生かすことによって、高品質のデータを扱うレコーダやデータ伝送に応用することができる。

ところで、上記ΣΔ変調回路を用いたディジタルオーディオ伝送装置では、前述した例えば16ビットや24ビット等のマルチビットのフォーマットのディジタル信号を扱うようなディジタルオーディオ伝送装置(以下、マルチビットディジタルオーディオ伝送装置という)で実現することができた振幅制御処理の一種であるフェード処理、イコライズ処理、フィルター処理、クロスフェード処理や、ミキシング処理のような振幅方向の信号処理をもとのビット長のままで実現することが困難であり、せっかくの広帯域、高ダイナミックレンジという特徴を生かすことが出来なかった。

例えば、上記フェード処理には、再生されるオーディオ信号のレベルを時間と共に徐々に低下させるフェードアウト処理や、オーディオ信号のレベルをゼロレベルから徐々に上昇させるフェードイン処理がある。このようなフェード処理は、オーディオ信号の振幅方向の信号処理としては一般的である。

上記フェード処理を、上記マルチビットディジタルオーディオ伝送装置で行う場合について、図13を参照しながら説明しておく。この図13において、入力端子191からの例えば16ビットであるようなマルチビットのディジタルオーディオ信号は、乗算器192を通じて出力端子193に取り出される。ここで、例えばフェードの開始タイミングやスピードを指定する制御信号が制御信号入力端子194に供給されると、この制御信号が制御回路195に供給されて任意のフェード信号が発生される。そして、このフェード信号が係数発生器196に供給されることによって、例えば音声信号のレベルを徐々に低下させてゼロレベルにする係数が発生され、この係数が乗算器192に供給される。

図13に示した回路では、上述した動作によって、出力端子193には、入力端子191に供給されたディジタル音声信号に対して、その音声信号のレベルが、例えば制御信号で指定されたタイミングから指定のスピードで徐々に低下されてゼロレベルにミュートされた信号が取り出され、上記フェードアウト処理が行われる。なお、例えば係数の発生順を逆にすることによって、音声信号のレベルをゼロレベルから徐々に上昇させるフェードイン処理を行うこともできる。

ところが、上述したように、上記ΣΔ変調されたディジタル音声信号においては、このような処理を行うことができない。すなわちΣΔ変調された1ビット信号は、振幅情報も時間軸上の1ビットパターンとして表現されているため、従来と同様に乗算器192で乗算をし、1ビットのままで振幅操作処理を実現することは困難であった。

これに対して、例えば図14に示した回路に示すようにローパスフィルタを用いて、ΣΔ信号を従来のCDやDAT等の信号フォーマットに変換してから上記フェード処理等を行うことが考えられる。すなわち、この図14において、ローパスフィルタ202には入力端子201を介して例えば1ビットのΣΔ信号が供給されて、例えば16ビットのマルチビットのディジタル音声信号に変換される。この変換されたディジタル音声信号が乗算器203に供給される。

また、例えばフェード処理の開始タイミングやスピードを指定する制御信号が制御信号入力端子204に供給され、この制御信号が制御回路205に供給されて任意のフェード信号が発生される。そしてこのフェード信号が係数発生器206に供給されることによって、例えば音声信号のレベルを徐々に低下させてゼロレベルにする係数が発生され、この係数が乗算器203に供給される。

図14に示した回路が上述した動作を実行することによって、乗算器203からはローパスフィルタ202からのマルチビットディジタル音声信号に対して、その音声信号のレベルが係数発生器206からの係数によって制御されたディジタル音声信号が取り出される。そして、さらにこの取り出されたディジタル音声信号がΣΔ変調器207に供給されて、再び例えば1ビットのΣΔ信号に再変換され、この再変換されたΣΔ信号が出力端子208に取り出される。

出力端子208には、入力端子201からのΣΔ信号に対して、その音声信号のレベルが、例えば制御信号で指定されたタイミングから指定のスピードで徐々に低下されてゼロレベルにされた信号が取り出されて、図14に示した回路は、いわゆるフェードアウト処理を行なう。なお、例えば係数の発生順を逆にすることにより、音声信号のレベルをゼロレベルから徐々に上昇させるフェードインの処理を行うこともできる。すなわちこの装置によれば、フェード等の処理を行うことができる。

ところで、この図14に示した回路を備えた装置を用いた場合には、入力端子201に供給されるΣΔ信号は、常に、ローパスフィルタ202で、例えば16ビットのマルチビットのディジタル音声信号に変換される。すなわちこの装置では、ΣΔ信号は、フェード等の処理を行っていないときにも、ローパスフィルタ202とΣΔ変調器207を通ってしまう。このため信号の特性は、従来のCDやDAT等と同じになってしまい、ΣΔ変調が本来持っている、広帯域、高ダイナミックレンジ等の特徴を生かせないことになってしまう。

また、入力端子201に供給されるΣΔ信号を、ローパスフィルタ202を通さずに、直接ΣΔ変調器207に入力することによっても、フェード等の処理を行うことができる。しかし、このようにした場合も、フェード等の処理を行っていないときにΣΔ変調器207を通ってしまい、やはりΣΔ変調が本来持っている、広帯域、高ダイナミックレンジ等の特徴を生かせないことになってしまう。

そこで、例えば図15に示すような回路構成が考えられる。図15に示すように、フェード処理のような振幅制御処理を行わないときには、スイッチ217の被選択端子Aに供給されるオリジナルのΣΔ信号を出力端子218から導出し、上記振幅操作を行う場合にのみ、スイッチ217の被選択端子Bに供給されるΣΔ変調器216で再変調されたΣΔ信号を出力端子218から導出することが考えられる。

しかし、図15に示した回路を有する装置では、スイッチ217で切り換えられる上記二つのΣΔ信号は、ほぼ同一のアナログオーディオ信号成分を持っているにもかかわらず異なるΣΔ変調器により時間軸上に変調された信号のため、図16の上段の波形が示すように、信号を直接切り換えると、その切り換え点で大きなノイズを発生させてしまうために実用性に乏しい。

そこで、オリジナルのシグマデルタ変調信号と、該オリジナルのシグマデルタ変調信号を再度シグマデルタ変調処理した再シグマデルタ変調信号とを切り換える際に、ノイズの発生を抑えることのできるディジタル信号処理装置が求められる。

図10は、特許文献1で開示されている、例えば1ビットのディジタルデータにΣΔ変調処理を施すΣΔ変調回路を有するディジタル信号処理装置のブロック図である。図10に示したディジタル信号処理装置27は、ΣΔ変調処理により得られた入力信号であるΣΔ変調信号S_Aと、この入力信号に再度ΣΔ変調処理を施して得られた再ΣΔ変調信号S_Bとを切り換えて出力する。そして、図10に示したディジタル信号処理装置27は、上記ΣΔ変調信号S_Aと上記再ΣΔ変調信号S_Bとの複数サンプルにわたる一致を検出し、該パターン一致検出信号に応じて上記ΣΔ変調信号S_Aと上記再ΣΔ変調信号S_Bとを切り換える。

図10に示したディジタル信号処理装置27は、入力端子2を介したオリジナルの上記ΣΔ変調信号を所定サンプル数だけディレイするディレイライン3と、複数の(例えば5個の)積分器を有し、かつ初段帰還ループと次段帰還ループとのゲイン比を16として上記再ΣΔ変調信号を出力するΣΔ変調器6と、このΣΔ変調器6に入力される上記オリジナルのΣΔ変調信号の振幅レベルをこのΣΔ変調器6で使われる初段の積分器への帰還信号の振幅レベルに合わせるビット長変換器5と、ディレイライン3からのオリジナル1ビットディレイ信号S_AとΣΔ変調器6からの再ΣΔ変調1ビット信号S_Bとサンプリングタイミング毎に監視するパターン一致検出器28と、切り換えスイッチ4の切り換えを制御する切り換え制御器29と、を備える。図10に示したディジタル信号処理装置27は、切り換え制御器29から供給される切り換え制御信号S_Eに従って切り換えスイッチ4の切り換えを制御し、ディレイライン3で所定サンプル数ディレイされたオリジナルのΣΔ変調信号(オリジナル1ビットディレイ信号)S_A又は再ΣΔ変調信号(再ΣΔ変調1ビット信号)S_Bを出力端子8から出力する。

ΣΔ変調器6は、例えば、積分器を5個備えてなる5次(段)のΣΔ変調器として構成されている。ΣΔ変調器6は、1ビット量子化器を挟む前後でみた積分器を除く初段帰還ループゲインに対する次段帰還ループゲインのゲイン比を、整数値である16としている。

切り換えスイッチ4は、ΣΔ変調器6で再ΣΔ変調処理が施されて得られた再ΣΔ変調1ビット信号S_Bを上述したように被選択端子bで受け取る、一方ディレイライン3で16サンプル分遅延されたオリジナル1ビットディレイ信号S_Aを被選択端子aで受け取る。切り換えスイッチ4は、切り換え制御器29から供給される切り換え制御信号S_Eに応じて可動切り換え片cを上記被選択端子a又は被選択端子bに接触して、上記オリジナル1ビットディレイ信号S_A又は再ΣΔ変調1ビット信号S_Bのいずれかを、出力信号S_Fとして出力端子8に供給する。

パターン一致検出器28は、ディレイライン3からのオリジナル1ビットディレイ信号S_Aと、ΣΔ変調器6からの再ΣΔ変調1ビット信号S_Bとをサンプリングタイミング毎に監視し、例えば4サンプル分の連続パターン一致を検出したらパターン一致検出信号S_Tを発生して切り換え制御器29に供給する。

切り換え制御器29は、切り換えスイッチ4の切り換えを制御して、上記オリジナル1ビットディレイ信号S_A又は上記再ΣΔ変調1ビット信号S_Bのいずれかを、出力信号S_Fとして切り換えスイッチ4から出力させる。

図11は、図10に示したディジタル信号処理装置27の動作を説明するためのタイミングチャートである。

切り換え制御器29は、制御信号入力端子7から入力される切り換え制御信号S_DのS_A側からS_B側への反転直後に、パターン一致検出器28から供給される上記パターン一致検出信号S_Tを受けた次のサンプリングタイミングt₀で被選択端子aから被選択端子bへのスイッチ切り換え信号S_Eを発生し、切り換えスイッチ4の可動切り換え片cを被選択端子a側から被選択端子b側に切り換える。

すると、このディジタル信号処理装置27は、期間L_a分の上記オリジナル1ビットディレイ信号S_Aに、4パターン一致部分の信号S_Mを足し、さらに期間L_b分の上記再ΣΔ変調1ビット信号S_Bをつなげた1ビット出力信号S_Fを出力端子8から出力する。

したがって、図10に示したディジタル信号処理装置27は、パターン一致検出器28によるパターン一致検出処理で切り換えタイミングを制御してから、上記オリジナル1ビットディレイ信号S_Aと上記再ΣΔ変調1ビット信号S_Bを切り換えことになるので、ノイズの発生を抑えた切り換えを実現できる。

図10に示したディジタル信号処理装置27では、パターン一致を検出するためのサンプル数(時間)が規定されていない。つまり、パターン一致を検出するまで処理を続けることが前提となっているが、ΣΔ信号は1秒間に280万サンプルや560万サンプルという膨大なサンプル数から成るので、確率的には1秒もあれば確実にパターン一致を検出することができると言える。

ΣΔ変調信号を記録して販売するメディアとして例えばSACDがある。SACDを製作する際には、オリジナルのΣΔ変調信号と、該オリジナルのΣΔ変調信号を再度ΣΔ変調処理した再ΣΔ変調信号とを、所定のサンプル数(時間)内に切り換えることが求められる場合には、図10に示したディジタル信号処理装置27ではパターン一致を検出することができず、切り換え点において大きなノイズが発生してしまう可能性がある。

そこで、以下においては、オリジナルのΣΔ変調信号と、該オリジナルのΣΔ変調信号を再度ΣΔ変調処理した再ΣΔ変調信号とを所定のサンプル数(時間)内に切り換えることが求められる場合に、切り換え点におけるノイズの発生を低減することのできる技術について、詳細に説明する。

<2.本開示の一実施形態> [2.1.信号処理装置の構成例] 図1は、本開示の一実施形態に係るディジタル信号処理装置100の構成例を示す説明図である。以下、図1を用いて本開示の一実施形態に係るディジタル信号処理装置100の構成例について説明する。

図1は、例えば1ビットのディジタルデータにΣΔ変調処理を施すΣΔ変調回路を有するディジタル信号処理装置のブロック図である。図1に示したディジタル信号処理装置100は、ΣΔ変調処理により得られた入力信号であるΣΔ変調信号S_Aと、この入力信号に再度ΣΔ変調処理を施して得られた再ΣΔ変調信号S_Bとを切り換えて出力する。図1に示したディジタル信号処理装置100は、まず所定のサンプル数の間に上記ΣΔ変調信号S_Aと上記再ΣΔ変調信号S_Bとの複数サンプルにわたるパターン一致を検出し、該パターン一致検出信号に応じて上記ΣΔ変調信号S_Aと上記再ΣΔ変調信号S_Bとを切り換える。図1に示したディジタル信号処理装置100は、上記所定のサンプル数の間に上記ΣΔ変調信号S_Aと上記再ΣΔ変調信号S_Bとの複数サンプルにわたる一致を検出できなかった場合には、次に所定のサンプル数の間に上記ΣΔ変調信号S_Aと上記再ΣΔ変調信号S_Bとの複数サンプルにわたるレベル一致を検出し、該レベル一致検出信号に応じて上記ΣΔ変調信号S_Aと上記再ΣΔ変調信号S_Bとを切り換える。

図1に示したディジタル信号処理装置100は、入力端子102を介したオリジナルの上記ΣΔ変調信号を所定サンプル数だけディレイするディレイライン103と、複数の(例えば5個の)積分器を有し、かつ初段帰還ループと次段帰還ループとのゲイン比を16として上記再ΣΔ変調信号を出力するΣΔ変調器106と、このΣΔ変調器106に入力される上記オリジナルのΣΔ変調信号の振幅レベルをこのΣΔ変調器106で使われる初段の積分器への帰還信号の振幅レベルに合わせるビット長変換器105と、ディレイライン103からのオリジナル1ビットディレイ信号S_AとΣΔ変調器6からの再ΣΔ変調1ビット信号S_Bとを、所定のサンプル数の間サンプリングタイミング毎に監視する信号一致検出器130と、切り換えスイッチ104の切り換えを制御する切り換え制御器129と、を備える。図1に示したディジタル信号処理装置100は、切り換え制御器129から供給される切り換え制御信号S_Eに従って切り換えスイッチ104の切り換えを制御し、ディレイライン103で所定サンプル数ディレイされたオリジナルのΣΔ変調信号(オリジナル1ビットディレイ信号)S_A又は再ΣΔ変調信号(再ΣΔ変調1ビット信号)S_Bを出力端子108から出力する。

ΣΔ変調器106は、例えば、特許第3318823号公報の図3や図6等で開示されている、積分器を5個備えてなる5次(段)のΣΔ変調器として構成されている。ΣΔ変調器106は、1ビット量子化器を挟む前後でみた積分器を除く初段帰還ループゲインに対する次段帰還ループゲインのゲイン比を、整数値である16としている。

切り換えスイッチ104は、本開示の信号切換部の一例である。切り換えスイッチ104は、ΣΔ変調器106で再ΣΔ変調処理が施されて得られた再ΣΔ変調1ビット信号S_Bを上述したように被選択端子bで受け取る、一方ディレイライン103で16サンプル分遅延されたオリジナル1ビットディレイ信号S_Aを被選択端子aで受け取る。切り換えスイッチ104は、切り換え制御器129から供給される切り換え制御信号S_Eに応じて可動切り換え片cを上記被選択端子a又は被選択端子bに接触して、上記オリジナル1ビットディレイ信号S_A又は再ΣΔ変調1ビット信号S_Bのいずれかを、出力信号S_Fとして出力端子8に供給する。

切り換え制御器129は、本開示の切換制御部の一例である。切り換え制御器129は、切り換えスイッチ104の切り換えを制御して、上記オリジナル1ビットディレイ信号S_A又は上記再ΣΔ変調1ビット信号S_Bを切り換えスイッチ104から出力させる。

信号一致検出器130は、本開示の信号一致検出部の一例である。信号一致検出器130は、ディレイライン103からのオリジナル1ビットディレイ信号S_Aと、ΣΔ変調器106からの再ΣΔ変調1ビット信号S_Bとを、所定のサンプル数の間サンプリングタイミング毎に監視し、例えば4サンプル分の連続パターン一致を検出したら、パターン一致を検出したことを示す一致検出信号S_Tを発生して切り換え制御器129に供給する。

また信号一致検出器130は、ディレイライン103からのオリジナル1ビットディレイ信号S_Aと、ΣΔ変調器106からの再ΣΔ変調1ビット信号S_Bとを、所定のサンプル数の間サンプリングタイミング毎に監視し、例えば4サンプル分の連続パターン一致を検出できなかった場合には、次にディレイライン103からのオリジナル1ビットディレイ信号S_Aと、ΣΔ変調器106からの再ΣΔ変調1ビット信号S_Bとを、所定のサンプル数の間サンプリングタイミング毎に再度監視し、例えば4サンプル分のレベル一致を検出したら、レベル一致を検出したことを示す一致検出信号S_Tを発生して切り換え制御器129に供給する。

図2は、1ビット信号のレベルを説明するための説明図である。1ビット信号のレベルは、1ビット信号の状態では直接得られないが、1ビット信号の積分値や平均値を計算することで、局所的に信号レベルとして代用することが可能である。1ビット信号の振幅はサンプル値1が+1、サンプル値0が−1であるから、例えば図2に示した表の第1列に示すような4サンプルの1ビット信号に対して、図2に示した表の第3列に示すように信号レベルを計算することができる。

また例えば、4サンプル分のレベル一致を検出するのではなく、例えば4サンプル分のサンプル値0とサンプル値1の出現頻度の一致を検出しても、検出結果は等価である。これは図2に示した表の第2列に示すように、1ビット信号4サンプル中のサンプル値0とサンプル値1の出現頻度である。

本実施形態において、信号一致検出器130は、まず所定のサンプル数の間に上記ΣΔ変調信号S_Aと上記再ΣΔ変調信号S_Bとの、複数サンプルにわたるパターン一致の検出を行ない、連続パターン一致を検出したら、パターン一致を検出したことを示す一致検出信号S_Tを発生させる。所定のサンプル数の間に上記ΣΔ変調信号S_Aと上記再ΣΔ変調信号S_Bとの複数サンプルにわたる一致を検出できなかった場合には、次に信号一致検出器130は、所定のサンプル数の間に上記ΣΔ変調信号S_Aと上記再ΣΔ変調信号S_Bとの複数サンプルにわたるレベル一致の検出を行ない、レベル一致を検出したら、レベル一致を検出したことを示す一致検出信号S_Tを発生させる。

信号一致検出器130の動作について、図面を参照しながら詳細に説明する。

図3〜図8は、信号一致検出器130の動作を説明するための説明図である。図3〜図8では、簡単のため、所定のサンプル数の間に、例えば4サンプル分の連続パターン一致、および4サンプル分の信号レベル一致を、4サンプル前進で監視し検出を行う。コンピュータ上で1ビット信号を記録する際のフォーマットは、8サンプルの1ビット信号をまとめて1バイトデータとして扱うケースが多い。コンピュータのデータアクセスは通常バイト単位であり、信号一致検出器130は、所定のサンプル数の間に、例えば、4サンプル分の連続パターン一致、および4サンプル分の信号レベル一致を、4サンプル前進で監視し検出を行う。信号一致検出器130は、4サンプル前進で監視し検出を行うことにより、バイト境界を跨ぐことなく、バイトデータのMSB4ビットとLSB4ビットを参照することで効率的に処理を行なうことができる。

信号一致検出器130は、図3に示すようなディレイライン103からのオリジナル1ビットディレイ信号S_Aと、ΣΔ変調器106からの再ΣΔ変調1ビット信号S_Bとを、所定のサンプル数の間に4サンプル前進のサンプリングタイミング毎に監視する。信号一致検出器130は、左から4個目の1ビット信号4サンプル(1010)のタイミングで4サンプル分の連続パターン一致を検出すると、パターン一致を検出したことを示す一致検出信号S_Tを発生し、切り換え制御器129に供給する。

しかし、信号一致検出器130は、4サンプル分の連続パターン一致を検出できないような信号を比較する場合がある。例えば信号一致検出器130は、図4に示すようなディレイライン103からのオリジナル1ビットディレイ信号S_Aと、ΣΔ変調器106からの再ΣΔ変調1ビット信号S_Bとを、所定のサンプル数の間に4サンプル前進のサンプリングタイミング毎に監視した結果、4サンプル分の連続パターン一致を検出できなかったとする。

この場合、信号一致検出器130は、図5に示すようなディレイライン103からのオリジナル1ビットディレイ信号S_Aと、ΣΔ変調器106からの再ΣΔ変調1ビット信号S_Bとを、所定のサンプル数の間に4サンプル前進のサンプリングタイミング毎に再度監視する。信号一致検出器130は、左から3個目の1ビット信号4サンプル(信号レベル−2)のタイミングで信号レベル一致を検出すると、レベル一致を検出したことを示す一致検出信号S_Tを発生し、切り換え制御器129に供給する。

信号一致検出器130の信号レベル一致の検出タイミングは、最初に一致を検出した、図5の左から3個目の1ビット信号4サンプルのタイミングでもよく、信号レベル一致が連続する、図5の左から6個目の1ビット信号4サンプルまでのいずれのタイミングでもよい。より効果的に切り換えを行うためには、最も信号レベル一致が連続する1ビット信号4サンプルの中央付近が安全であり、図5の場合には、信号一致検出器130は、例えば左から4個目の1ビット信号4サンプルのタイミングで信号レベル一致検出とすることが望ましい。なぜならば、信号をアナログに戻した場合に、境界に近くなる程に違うデータになっている可能性があり、信号レベル一致の検出タイミングを中央付近にすれば、切換前後の信号の差が少ないと考えられるからである。

また、信号一致検出器130は、信号レベル一致の検出タイミングを、同じ信号レベル一致が連続する1ビット信号4サンプルの中から選択してもよい。図6に示した例では、左から4個目から6個目で、信号レベルが0で一致し続けている。この場合に、信号一致検出器130の信号レベル一致の検出タイミングは、最初に一致を検出した図6の左から4個目の1ビット信号4サンプルのタイミングでもよく、信号レベル一致が連続する図6の左から6個目の1ビット信号4サンプルまでのいずれのタイミングでもよい。より効果的に切り換えを行うためには、最も一致が連続する1ビット信号4サンプルの中央付近が安全であり、図6の場合には、信号一致検出器130は、例えば左から5個目の1ビット信号4サンプルのタイミングで信号レベル一致検出とすることが望ましい。なぜならば、上記の最も信号レベル一致が連続する1ビット信号の中央付近で切り換える場合と同様に、信号をアナログに戻した場合に、境界に近くなる程に違うデータになっている可能性があり、信号レベル一致の検出タイミングを中央付近にすれば、切換前後の信号の差が少ないと考えられるからである。

また、信号一致検出器130は、図7に示すようなディレイライン103からのオリジナル1ビットディレイ信号S_Aと、ΣΔ変調器106からの再ΣΔ変調1ビット信号S_Bとを、所定のサンプル数の間に4サンプル前進のサンプリングタイミング毎に再度監視する。そして信号一致検出器130は、左から3個目の1ビット信号4サンプル(0及び1の出現回数である0/1出現頻度が3/1)のタイミングで信号レベル一致を検出すると、出現頻度が一致したことを示す一致検出信号S_Tを発生し、切り換え制御器129に供給する。

信号一致検出器130は、0/1出現頻度一致の検出タイミングを、最初に一致を検出した図7の左から3個目の1ビット信号4サンプルのタイミングでもよく、0/1出現頻度一致が連続する図7の左から6個目の1ビット信号4サンプルまでのいずれのタイミングでもよい。より効果的に切り換えを行うためには、最も一致が連続する1ビット信号4サンプルの中央付近が安全であり、図7の場合には、信号一致検出器130は、例えば左から4個目の1ビット信号4サンプルのタイミングで0/1出現頻度一致検出とすることが望ましい。

また信号一致検出器130は、0/1出現頻度一致の検出タイミングを、同じ0/1出現頻度一致が連続する1ビット信号4サンプルの中から選択してもよい。図8に示した例では、左から4個目から6個目で、0/1出現頻度が2/2で一致し続けている。この場合に、信号一致検出器130の0/1出現頻度一致の検出タイミングは、最初に一致を検出した左から4個目の1ビット信号4サンプルのタイミングでもよく、0/1出現頻度一致が連続する左から6個目の1ビット信号4サンプルまでのいずれのタイミングでもよい。より効果的に切り換えを行うためには、最も一致が連続する1ビット信号4サンプルの中央付近が安全であり、図8の場合には、信号一致検出器130は、例えば左から5個目の1ビット信号4サンプルのタイミングで0/1出現頻度一致の検出とすることが望ましい。

なお、例えば図5に示したようなパターンと図6に示したようなパターンとが連続しているようなサンプルを検出対象とする場合、信号一致検出器130はどちらを一致サンプルとして選択しても良く、一番長く一致が連続している箇所を一致サンプルとして選択しても良い。

また、図3から図8には、ディレイライン103からのオリジナル1ビットディレイ信号S_AからΣΔ変調器106からの再ΣΔ変調1ビット信号S_Bへ切り換えられる例が示されているが、ΣΔ変調器106からの再ΣΔ変調1ビット信号S_Bからディレイライン103からのオリジナル1ビットディレイ信号S_Aへ切り換えられる場合にも、同様に信号レベルや0/1出現頻度が一致したサンプルで切り換えられるようにしてもよい。

以上、本開示の一実施形態に係るディジタル信号処理装置100の構成例について説明した。本開示の一実施形態に係るディジタル信号処理装置100は、図1に示した構成を有することで、上記ΣΔ変調信号S_Aと上記再ΣΔ変調信号S_Bとを切り換える際の切り換え点におけるノイズの発生を、より確実に低減することが可能になる。

続いて、本開示の一実施形態に係るディジタル信号処理装置100の動作例について説明する。

[2.2.信号処理装置の動作例] 図9は、本開示の一実施形態に係るディジタル信号処理装置100の動作例を示す流れ図である。図9に示したのは、ディジタル信号処理装置100に含まれる信号一致検出器130の処理例である。以下、図9を用いて本開示の一実施形態に係るディジタル信号処理装置100の動作例について説明する。

信号一致検出器130は、処理を開始すると、まずディレイライン103からのオリジナル1ビットディレイ信号S_Aと、ΣΔ変調器106からの再ΣΔ変調1ビット信号S_Bとを、所定のサンプル数の間にサンプリングタイミング毎に監視する(ステップS101)。

続いて信号一致検出器130は、例えば4サンプル分の連続パターン一致を検出したかどうかを判定する(ステップS102)。4サンプル分の連続パターン一致を検出した場合は(ステップS102、Yes)、信号一致検出器130は、パターン一致を検出したことを示す一致検出信号S_Tを発生し、切り換え制御器129に供給して、処理を終了する。

一方、例えば4サンプル分の連続パターン一致を検出しなかった場合には(ステップS102、No)、続いて信号一致検出器130は、所定サンプル数に達したか否かの判定を行う(ステップS103)。

所定サンプル数に達していない場合には(ステップS103、No)、信号一致検出器130は、ステップS101に戻り処理を繰り返す。

一方、所定サンプル数に達した場合には(ステップS103、Yes)、続いて信号一致検出器130は、次にディレイライン103からのオリジナル1ビットディレイ信号S_Aと、ΣΔ変調器6からの再ΣΔ変調1ビット信号S_Bとを、上記ステップS101からステップS103の間で対象としたサンプルと同一の区間で、所定のサンプル数の間にサンプリングタイミング毎に再度監視する(ステップS104)。

続いて信号一致検出器130は、例えば4サンプル分の信号レベル一致を検出したかどうかを判定する(ステップS105)。4サンプル分の信号レベル一致を検出した場合には(ステップS105、Yes)、信号一致検出器130は、レベル一致を検出したことを示す一致検出信号S_Tを発生して切り換え制御器129に供給し、処理を終了する。

一方、例えば4サンプル分の信号レベル一致を検出しなかった場合には(ステップS105、No)、続いて信号一致検出器130は、所定サンプル数に達したか否かの判定を行う(ステップS106)。

所定サンプル数に達していない場合には(ステップS106、No)、信号一致検出器130は、ステップS104に戻り処理を繰り返す。一方、所定サンプル数に達した場合には(ステップS106、Yes)、信号一致検出器130は処理を終了する。

本実施形態においては、信号一致検出器130は、まず所定のサンプル数の間に上記ΣΔ変調信号S_Aと上記再ΣΔ変調信号S_Bとの複数サンプルにわたるパターン一致の検出を試みる。パターン一致を検出すると、信号一致検出器130は、パターン一致を検出したことを示す一致検出信号S_Tを発生し、切り換え制御器129は、信号一致検出器130が発生させた一致検出信号S_Tに応じて、上記ΣΔ変調信号S_Aと上記再ΣΔ変調信号S_Bとを切り換える。

また所定のサンプル数の間に上記ΣΔ変調信号S_Aと上記再ΣΔ変調信号S_Bとの複数サンプルにわたる一致を検出できなかった場合には、信号一致検出器130は、次に所定のサンプル数の間に上記ΣΔ変調信号S_Aと上記再ΣΔ変調信号S_Bとの複数サンプルにわたるレベル一致の検出を試みる。レベル一致を検出すると、信号一致検出器130は、レベル一致を検出したことを示す一致検出信号S_Tを発生し、切り換え制御器129は、信号一致検出器130が発生させた一致検出信号S_Tに応じて上記ΣΔ変調信号S_Aと上記再ΣΔ変調信号S_Bとを切り換える。

また信号一致検出器130は、所定のサンプル数の間に上記ΣΔ変調信号S_Aと上記再ΣΔ変調信号S_Bとの複数サンプルにわたる0/1の出現頻度の一致の検出を試みる。0/1の出現頻度の一致を検出すると、信号一致検出器130は、0/1の出現頻度の一致を検出したことを示す一致検出信号S_Tを発生し、切り換え制御器129は、信号一致検出器130が発生させた一致検出信号S_Tに応じて上記ΣΔ変調信号S_Aと上記再ΣΔ変調信号S_Bとを切り換える。

上述した動作例の他に、信号一致検出器130は、所定のサンプル数の間に上記ΣΔ変調信号S_Aと上記再ΣΔ変調信号S_Bとの複数サンプルにわたるパターン一致とレベル一致の両方を監視しておいてもよい。そして信号一致検出器130は、所定のサンプル数の終了後にパターン一致またはレベル一致を検出して、パターン一致を検出したことを示す一致検出信号S_Tまたはレベル一致を検出したことを示す一致検出信号S_Tを発生させても良い。切り換え制御器129は、信号一致検出器130が発生させた一致検出信号S_Tに応じて上記ΣΔ変調信号S_Aと上記再ΣΔ変調信号S_Bとを切り換える構成にしてもよい。

また本実施形態において、信号一致検出器130が、まず所定のサンプル数の間に上記ΣΔ変調信号S_Aと上記再ΣΔ変調信号S_Bとの複数サンプルにわたるパターン一致の検出を試みて、続いて所定のサンプル数の間に上記ΣΔ変調信号S_Aと上記再ΣΔ変調信号S_Bとの複数サンプルにわたるレベル一致の検出を試みる場合について述べたが、本開示は係る例に限定されるものではない。例えば、信号一致検出器130は、他の信号一致の根拠となる特徴量を用いることで信号一致検出を多段化してもよい。信号一致検出を多段化すれば、オリジナルのΣΔ変調信号と、該オリジナルのΣΔ変調信号を再度ΣΔ変調処理した再ΣΔ変調信号とを所定のサンプル数(時間)内に切り換える必要がある場合に、より高い確率で切り換え点におけるノイズの発生を低減することができる。

以上より、本実施形態におけるディジタル信号処理装置100は、信号一致検出器130により、まず所定のサンプル数の間に上記ΣΔ変調信号S_Aと上記再ΣΔ変調信号S_Bとの複数サンプルにわたるパターン一致の検出を試みる。パターン一致を検出すると、信号一致検出器130は、パターン一致を検出したことを示す一致検出信号S_Tを発生し、切り換え制御器129は、信号一致検出器130が発生させた一致検出信号S_Tに応じて、上記ΣΔ変調信号S_Aと上記再ΣΔ変調信号S_Bとを切り換える。

また所定のサンプル数の間に上記ΣΔ変調信号S_Aと上記再ΣΔ変調信号S_Bとの複数サンプルにわたる一致を検出できなかった場合には、信号一致検出器130は、次に所定のサンプル数の間に上記ΣΔ変調信号S_Aと上記再ΣΔ変調信号S_Bとの複数サンプルにわたるレベル一致の検出を試みる。レベル一致を検出すると、信号一致検出器130は、レベル一致を検出したことを示す一致検出信号S_Tを発生し、切り換え制御器129は、信号一致検出器130が発生させた一致検出信号S_Tに応じて上記ΣΔ変調信号S_Aと上記再ΣΔ変調信号S_Bとを切り換える。

本実施形態におけるディジタル信号処理装置100は、このように上記ΣΔ変調信号S_Aと上記再ΣΔ変調信号S_Bとを切り換えることにより、より確実に切り換え点におけるノイズの発生を低減することが可能になる。

<3.まとめ> 以上説明したように本開示の一実施形態によれば、ΣΔ変調信号S_Aと再ΣΔ変調信号S_Bとを切り換えるディジタル信号装置100が提供される。本開示の一実施形態に係るディジタル信号装置100は、ΣΔ変調信号S_Aと再ΣΔ変調信号S_Bとを切り換える際に、まず所定のサンプル数の間に上記ΣΔ変調信号S_Aと上記再ΣΔ変調信号S_Bとの複数サンプルにわたるパターン一致の検出を試みる。パターン一致を検出すると、ディジタル信号装置100は、パターン一致を検出したことを示す一致検出信号S_Tを発生させて、一致検出信号S_Tに応じて、上記ΣΔ変調信号S_Aと上記再ΣΔ変調信号S_Bとを切り換える。

また所定のサンプル数の間に上記ΣΔ変調信号S_Aと上記再ΣΔ変調信号S_Bとの複数サンプルにわたる一致を検出できなかった場合には、ディジタル信号装置100は、次に所定のサンプル数の間に上記ΣΔ変調信号S_Aと上記再ΣΔ変調信号S_Bとの複数サンプルにわたるレベル一致の検出を試みる。レベル一致を検出すると、ディジタル信号装置100は、レベル一致を検出したことを示す一致検出信号S_Tを発生させて、一致検出信号S_Tに応じて上記ΣΔ変調信号S_Aと上記再ΣΔ変調信号S_Bとを切り換える。

本実施形態におけるディジタル信号処理装置100は、このように上記ΣΔ変調信号S_Aと上記再ΣΔ変調信号S_Bとを切り換えることにより、より確実に切り換え点におけるノイズの発生を低減することが可能になる。

例えば、高性能のハードウェアを設けることが難しく、ソフトウェアで処理する小型の録音再生装置のように、オリジナルのシグマデルタ変調信号と、オリジナルのシグマデルタ変調信号を再度シグマデルタ変調処理した再シグマデルタ変調信号とを所定のサンプル数(時間)内に切り換えることが求められる場合に、本開示の実施の形態に基づいてΣΔ変調信号S_Aと上記再ΣΔ変調信号S_Bとを切り換えることにより、より確実に切り換え点におけるノイズの発生を低減することが可能になる。

本開示の一実施形態に係るディジタル信号処理装置100は、上述したように、アナログ信号をディジタル信号に変換して記録する装置、特に音を記録する録音再生装置の用途に適するが、オリジナルのシグマデルタ変調信号と再シグマデルタ変調信号とを切り換えることでディジタル信号を記録する装置であれば録音再生装置以外の装置の用途にも適することは言うまでもないことである。

本明細書の各装置が実行する処理における各ステップは、必ずしもシーケンス図またはフローチャートとして記載された順序に沿って時系列に処理する必要はない。例えば、各装置が実行する処理における各ステップは、フローチャートとして記載した順序と異なる順序で処理されても、並列的に処理されてもよい。

また、各装置に内蔵されるCPU、ROMおよびRAMなどのハードウェアを、上述した各装置の構成と同等の機能を発揮させるためのコンピュータプログラムも作成可能である。また、該コンピュータプログラムを記憶させた記憶媒体も提供されることが可能である。また、機能ブロック図で示したそれぞれの機能ブロックをハードウェアで構成することで、一連の処理をハードウェアで実現することもできる。

以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。

また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。

なお、以下のような構成も本開示の技術的範囲に属する。 (1) シグマデルタ変調処理により得られた入力信号を遅延した第1の変調信号と、前記入力信号にシグマデルタ変調処理を再度施して得られた第2の変調信号との、所定の期間内における複数サンプルに渡るビットの出現回数に基づく値が一致するサンプルを検出する信号一致検出部と、 前記第1の変調信号と前記第2の変調信号とを切り換えて出力する信号切換部と、 前記信号一致検出部で得られた前記出現回数に基づく値が一致するサンプルにおいて前記信号切換部による前記第1の変調信号と前記第2の変調信号との切り換えを制御する切換制御部と、 を備える、信号処理装置。 (2) 前記信号一致検出部は、前記出現回数に基づく値の一致が連続するサンプルの区間を検出し、 前記切換制御部は、前記サンプルの区間内で前記第1の変調信号と前記第2の変調信号との切り換えを制御する、前記(1)に記載の信号処理装置。 (3) 前記信号一致検出部は、前記出現回数に基づく値が同一の値で連続して一致するサンプルの区間を検出し、 前記切換制御部は、前記サンプルの区間内で前記第1の変調信号と前記第2の変調信号との切り換えを制御する、前記(2)記載の信号処理装置。 (4) 前記切換制御部は、前記サンプルの区間内の最初のサンプル及び最後のサンプル以外のいずれかのサンプルで前記第1の変調信号と前記第2の変調信号とを切り換えるよう制御する、前記(2)に記載の信号処理装置。 (5) 前記信号一致検出部が前記サンプルの区間を複数検出した場合は、前記切換制御部は、最も長い前記サンプルの区間内で前記第1の変調信号と前記第2の変調信号との切り換えを制御する、前記(2)に記載の信号処理装置。 (6) 前記信号一致検出部は、前記所定の期間内における複数サンプルに渡るビットのパターンが一致するサンプルの検出を試みて、一致するサンプルが存在しなければ、該所定の期間内における複数サンプルに渡るビットの出現回数に基づく値が一致するサンプルを検出する、前記(1)〜(5)のいずれかに記載の信号処理装置。 (7) 前記複数サンプルに渡るビットの出現回数に基づく値は、該複数サンプルに渡る信号レベルの値である、前記(1)〜(6)のいずれかに記載の信号処理装置。 (8) 前記複数サンプルに渡るビットの出現回数に基づく値は、該複数サンプルに渡るビットの出現頻度の回数である、前記(1)〜(6)のいずれかに記載の信号処理装置。 (9) シグマデルタ変調処理により得られた入力信号を遅延した第1の変調信号と、前記入力信号にシグマデルタ変調処理を再度施して得られた第2の変調信号との、所定の期間内における複数サンプルに渡るビットの出現回数に基づく値が一致するサンプルを検出するステップと、 前記第1の変調信号と前記第2の変調信号とを切り換えて出力するステップと、 前記出現回数に基づく値が一致するサンプルにおいて前記第1の変調信号と前記第2の変調信号とを切り換えるよう制御するステップと、 を備える、信号処理方法。 (10) コンピュータに、 シグマデルタ変調処理により得られた入力信号を遅延した第1の変調信号と、前記入力信号にシグマデルタ変調処理を再度施して得られた第2の変調信号との、所定の期間内における複数サンプルに渡るビットの出現回数に基づく値が一致するサンプルを検出するステップと、 前記第1の変調信号と前記第2の変調信号とを切り換えて出力するステップと、 前記出現回数に基づく値が一致するサンプルにおいて前記第1の変調信号と前記第2の変調信号とを切り換えるよう制御するステップと、 を実行させる、コンピュータプログラム。

100 ディジタル信号処理装置 102 入力端子 103 ディレイライン 104 切り換えスイッチ 105 ビット長変換器 106 ΣΔ変調器 107 制御信号入力端子 129 切り換え制御器 130 信号一致検出器