Ad conversion device and signal processing system |
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申请号 | JP2011020003 | 申请日 | 2011-02-01 | 公开(公告)号 | JP2012160956A | 公开(公告)日 | 2012-08-23 |
申请人 | Sony Corp; ソニー株式会社; | 发明人 | NIWA ATSUMI; UENO YOSUKE; | ||||
摘要 | PROBLEM TO BE SOLVED: To provide an AD conversion device and a signal processing system that significantly improve characteristics of AD conversion, whose dynamic range is limited by distortions.SOLUTION: The AD conversion device includes: a first analog-to-digital (AD) converter 11 for converting an input analog signal to a digital signal; a second AD converter 12 for converting an analog signal that is an α multiple of the input analog signal by a coefficient α to a digital signal; a first computing element 14 for multiplying an output signal of the first AD converter by a value αthat is the square of the coefficient α; a second computing element 15 for multiplying an output signal of the second AD converter by a value αthat is the reciprocal of the coefficient α; and a third computing element 16 for outputting a difference between a computation of the first computing element and a computation of the second computing element as an AD conversion result of the input signal. | ||||||
权利要求 | 入力アナログ信号をデジタル信号に変換する第1のアナログデジタル(AD)変換器と、 入力アナログ信号を係数αでα倍したアナログ信号をデジタル信号に変換する第2のAD変換器と、 上記第1のAD変換器の出力信号に上記係数αを2乗した値α 2を掛け合わせる第1の演算器と、 上記第2のAD変換器の出力信号に上記係数αを−1乗した値α −1を掛け合わせる第2の演算器と、 上記第1の演算器の演算結果と上記第2の演算器の演算結果との差分をとり、入力信号のAD変換結果として出力する第3の演算器と を有するAD変換装置。 上記第1のAD変換器および第2のAD変換器は、 入力段に入力信号をサンプリングするための入力容量を含むパイプライン型AD変換器により形成され、 上記第1のAD変換器の入力容量と上記第2のAD変換器の入力容量の値が異なる 請求項1記載のAD変換装置。 上記第2のAD変換器の入力容量値がより上記第1のAD変換器の入力容量値より小さい 請求項2記載のAD変換装置。 上記第1のAD変換器および第2のAD変換器は、ΔΣ変調器により形成され、 上記ΔΣ変調器は、 少なくとも一つの積分器と、 積分容量を含み、上記積分器の出力信号を量子化してデジタル信号を出力する量子化器と、 上記量子化器によるデジタル信号をアナログ信号に変換し、負荷抵抗を介して上記積分器の入力側に帰還させる少なくとも一つのデジタルアナログ(DA)変換器と、 入力信号が入力される入力抵抗と、を含み、 上記第1のAD変換器の入力抵抗、積分容量、負荷抵抗と上記第2のAD変換器の入力抵抗、積分容量、負荷抵抗の値が異なる 請求項1記載のAD変換装置。 上記第2のAD変換器の入力抵抗、積分容量、負荷抵抗の値がより上記第1のAD変換器の入力抵抗、積分容量、負荷抵抗の値より大きい 請求項4記載のAD変換装置。 アナログ信号処理系からのアナログ信号をデジタル信号に変換するアナログデジタル(AD)変換装置を有し、 上記AD変換装置は、 入力アナログ信号をデジタル信号に変換する第1のアナログデジタル(AD)変換器と、 入力アナログ信号を係数αでα倍したアナログ信号をデジタル信号に変換する第2のAD変換器と、 上記第1のAD変換器の出力信号に上記係数αを2乗した値α 2を掛け合わせる第1の演算器と、 上記第2のAD変換器の出力信号に上記係数αを−1乗した値α −1を掛け合わせる第2の演算器と、 上記第1の演算器の演算結果と上記第2の演算器の演算結果との差分をとり、入力信号のAD変換結果として出力する第3の演算器と、を含む 信号処理システム。 |
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说明书全文 | 本技術は、無線通信における受信機をはじめとし、オーディオ機器や医療計測器等に応用されるアナログデジタル(AD)変換装置および信号処理システムに関するものである。 図1は、AD変換器(ADC;Analog to Digital Converter)の概略構成を示す図である。 AD変換器1は、内部で用いている回路素子の非理想性に起因して歪みを生じる。 回路が歪んでいる場合には出力に信号の基本波成分のみでなく高調波成分を含むことになる。 図1に示すAD変換器1が歪み特性を有するとき、ある程度小さな入力Xに対して出力Yは、次の式(1)のように表せる。 ここで、ここでa iはi次の歪み成分の利得を示し、上述のとおり偶数次の歪みは生じないものとしている。 ところで、通常高調波歪みはその次数が上がるにつれて利得が低下していくため最低次数の3次歪みが歪み特性の良し悪しを支配する。 本技術は、ダイナミックレンジが歪みで制限されるAD変換の特性を大幅に改善することが可能なAD変換装置および信号処理システムを提供することにある。 本技術の第1の観点のAD変換器は、入力アナログ信号をデジタル信号に変換する第1のアナログデジタル(AD)変換器と、入力アナログ信号を係数αでα倍したアナログ信号をデジタル信号に変換する第2のAD変換器と、上記第1のAD変換器の出力信号に上記係数αを2乗した値α 2を掛け合わせる第1の演算器と、上記第2のAD変換器の出力信号に上記係数αを−1乗した値α −1を掛け合わせる第2の演算器と、上記第1の演算器の演算結果と上記第2の演算器の演算結果との差分をとり、入力信号のAD変換結果として出力する第3の演算器とを有する。 本技術の第2の観点の信号処理システムは、アナログ信号処理系からのアナログ信号をデジタル信号に変換するアナログデジタル(AD)変換装置を有し、上記AD変換装置は、入力アナログ信号をデジタル信号に変換する第1のアナログデジタル(AD)変換器と、入力アナログ信号を係数αでα倍したアナログ信号をデジタル信号に変換する第2のAD変換器と、上記第1のAD変換器の出力信号に上記係数αを2乗した値α 2を掛け合わせる第1の演算器と、上記第2のAD変換器の出力信号に上記係数αを−1乗した値α −1を掛け合わせる第2の演算器と、上記第1の演算器の演算結果と上記第2の演算器の演算結果との差分をとり、入力信号のAD変換結果として出力する第3の演算器と、を含む。 本技術によればダイナミックレンジが歪みで制限されるAD変換の特性を大幅に改善することができる。 以下、本実施形態を図面に関連付けて説明する。 <1. 第1の実施形態> 本第1の実施形態に係るAD変換装置10は、図2に示すように、第1のAD変換器(ADC1)11、第2のAD変換器(ADC2)12、利得付与回路13、第1の乗算器14、第2の乗算器15、および減算器16を有する。 本実施形態において、第1のAD変換器11と第2のAD変換器12は、全く特性が同じであるAD変換器が適用される。 ここでe 1とe 2はそれぞれ第1のAD変換器11と第2のAD変換器12で生じる雑音を表している。 第1のAD変換器11の出力は、第1の乗算器14においてαの2乗が掛け合わされ、信号y1として減算器16に供給される。 このとき、第1のAD変換器11と第2のAD変換器12はともに上記式(1)で表される入出力間伝達特性を有するので、雑音を考慮しないとき第1の乗算器14および第2の乗算器15の出力信号y1,y2はそれぞれ次の式(2)、(3)のように表される。 なおここでは歪み成分は支配的となる3次歪みのみを考慮している。 信号成分も小さくなってはいるが、従来のようにただ小さい入力信号を(1−α 2 )としただけでは出力にa 3 (1−α 2 ) 3 Xの3次歪み成分が生じることになる。 式(4)と式(5)より、2つの第1のAD変換器および第2のAD変換器は特性が同一なので生じる雑音も等しい電力を有する(e 1 =e 2 )ことを考慮すると、出力での信号対雑音比(Signal to Noise Ratio _ SNR)は、次の式(6)のように表せる。 ここで、第1のAD変換器11または第2のAD変換器12自体に信号Xを入力した時の出力のSNRがa 1 X/eなので式(6)より本実施形態によってSNRが劣化してしまうことがわかる。 <2. 第2の実施形態> 本第2の実施形態に係るAD変換装置10Aが第1の実施形態のAD変換装置10と異なる点は、第1のAD変換器11Aおよび第2のAD変換器12Aとして、パイプライン(Pipeline)型AD変換器を適用したことにある。 本第2の実施形態に係るAD変換装置10Aは、パイプライン型第1のAD変換器(ADC1)11A、パイプライン型第2のAD変換器(ADC2)12A、第1の乗算器14A、第2の乗算器15A、および減算器16を有する。 図4は、図3のパイプライン型AD変換器の入力段の構成例を示す回路図である。 図4の入力段回路20は、演算増幅器OTA(Operational Transconductance Amplifier)21、容量C21,C22、サンプリング用容量N*C11,N*C12、Cfb11,Cfb12を有する。 容量N*C11はノードND11とノードND13との間に接続され、容量N*C12はノードND12とノードND14との間に接続されている。 スイッチSW11は入力端子T11とノードND11との間に接続され、信号Φdlによりオン、オフされ、スイッチSW12は入力端子T12とノードND12との間に接続され、信号Φdlによりオン、オフされる。 スイッチSW17は入力端子T13とノードND15との間に接続され、信号Φの反転信号/Φによりオン、オフされる。 スイッチSW20は入力端子T15とノードND16との間に接続され、信号Φの反転信号/Φによりオン、オフされる。 スイッチSW23は入力端子T13とノードND17との間に接続され、信号Φの反転信号/Φによりオン、オフされる。 図4の例では、スイッチSW11,SW12,SW15,SW16,SW17,SW22がオンとなっている状態を示している。 前述したように、本第2の実施形態においては、パイプライン型AD変換器の歪み除去に本技術を適用した場合を示しており、歪み除去のための係数αは0.5としている。 <3. 第3の実施形態> 本第3の実施形態に係るAD変換装置10Bが第1の実施形態のAD変換装置10と異なる点は、第1のAD変換器11Bおよび第2のAD変換器12Bとして、連続時間系のΔΣ型AD変換器を適用したことにある。 本第3の実施形態に係るAD変換装置10Bは、ΔΣ型第1のAD変換器(ADC1)11B、ΔΣ型第2のAD変換器(ADC2)12B、第1の乗算器14B、第2の乗算器15B、および減算器16を有する。 図6は、図5のΔΣ型AD変換器としてのΔΣ変調器の構成例を示す回路図である。 図6のΔΣ変調器30は、連続時間系2次1ビットフィードバック型ΔΣ変調器として形成されている。 図6のΔΣ変調器30は、差動の入力信号を受信する回路として構成されている。 ΔΣ変調器30は、図6に示すように、第1のアナログ信号入力端子T Vinp 、第2のアナログ信号入力端子T Vinm 、第1の基準電圧入力端子T Vrefp 、第2の基準電圧入力端子T Vrefm 、クロック入力端子T Vckを有する。 第1の加算器ADD31は、抵抗R33と抵抗R37の接続点により第1端子T ADD1が形成され、抵抗R34と抵抗R38の接続点により第2端子T ADD2が形成されている。 第1の積分器INT31は、差動入出力の演算増幅器OTA31、および容量C33,C34を有する。 第2の積分器INT32は、差動入出力の演算増幅器OTA32、および容量M*C31,M*C32を有する。 第1のDA変換器DAC31は、図6に示すように、スイッチSW31,SW32,SW33,SW34を有する。 第2のDA変換器DAC32は、図6に示すように、スイッチSW35,SW36,SW37,SW38を有する。 このような構成を有する図6のΔΣ変調器30は、上述したように、連続時間系2次1ビットフィードバック型ΔΣ変調器として形成され、第1のDA変換器DAC31が2段目の帰還DA変換器の役割を有している。 第1のDA変換器DAC31および第2のDA変換器DAC32は、クロック信号Vckに同期し出力電圧を発生する。 前述したように、本第3の実施形態においては、ΔΣ型AD変換器の歪み除去に本技術を適用した場合を示しており、歪み除去のための係数αは0.25としている。 本実施形態によれば、無線通信における受信機をはじめとし、オーディオ機器や医療計測器等に応用されるAD変換器において次のような効果を得ることができる。 <4. 第4の実施形態> 本信号処理システム100は、第1から第3の実施形態に係るAD変換装置10〜10Bが適用可能な信号処理システムとして形成されている。 信号処理システム100としては、通信機の受信装置の信号処理システム等が例示される。 本信号処理システム100は、アナログ信号処理回路110、AD変換器130、およびデジタル信号処理回路130を含んで構成されている。 図7の信号処理システム100では、信号処理をできるだけデジタル信号処理回路130で行い、アナログ信号処理回路110の規模を小さくすることで、小型化・高効率化が見込める。 より高いSN比を実現するには、<1>分解能(bit数)をより高くする、<2>回路の雑音をより小さくする、という2つの条件が必要となる。 また、AD変換器には高い変換速度も必要となる。 これは扱う情報量がシステムの高度化に合わせて多くなってきているためである。 なお、上述した実施形態においては、シングル動作、差動動作のどちらでも適用可能である。 10,10A,10B・・・AD変換装置、11,11A,11B・・・第1のAD変換器、12,12A,12B・・・第2のAD変換器、13・・・利得付与回路、14,14A,14B・・・第1の乗算器、15,15A,15B・・・第2の乗算器、16・・・減算器、20・・・パイプラインAD変換器の入力段回路、30・・・ΔΣ変調器、DAC31,DAC32・・・DA変換器、INT31,INT32・・・積分器、Quan31・・・量子化器、ADD31、ADD32・・・加算器。 |