三角积分调变器以及三角积分调变方法 |
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| 申请号 | CN201310419688.2 | 申请日 | 2013-09-13 | 公开(公告)号 | CN103684471A | 公开(公告)日 | 2014-03-26 |
| 申请人 | 联发科技股份有限公司; | 发明人 | 许云翔; | ||||
| 摘要 | 本 发明 提供了一种三 角 积分调变器以及三角积分调变方法，该三角积分调变器包含有一三角积分调变回路以及多个额外回路延迟调整 电路 。该三角积分调变回路会将一模拟输入转换为一数字输出，该些额外回路延迟调整电路会依据该数字输出来分别执行不同的额外回路延迟调整，以共同调整该三角积分调变回路的一额外回路延迟。此外，一种三角积分调变方法包含有：通过一三角积分调变回路来将一模拟输入转换为一数字输出：以及使用不同的额外回路延迟调整机制来依据该数字输出以共同调整该三角积分调变回路的一额外回路延迟。通过本发明，可以调整/补偿 现有技术 中使用额外回路延迟所产生的不良效应，进而改善整体的效能。 | ||||||
| 权利要求 | 1.一种三角积分调变器，其特征在于，所述三角积分调变器包含有： |
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| 说明书全文 | 三角积分调变器以及三角积分调变方法技术领域[0001] 本发明所揭露的实施例是关于如何将模拟信号转换为数字信号，更具体地说，是关于一种使用一混合式额外回路延迟（excess loop delay，ELD）调整机制（即使用一个以上的额外回路延迟调整电路）的三角积分调变器（delta-sigma modulator，ΔΣmodulator）以及相关三角积分调变方法。 背景技术[0002] 以往的信号处理多是仰赖模拟电路设计，但近来在许多领域中，数字信号处理逐渐取代模拟电路，其中需要靠模拟数字转换器来将模拟信号转换为数字信号。举例来说，三角积分模拟数字转换器（delta-sigma analog-to-digital converter，ΔΣADC）可以将大范围频宽（从直流到数百万赫兹）内的模拟信号转换为数字信号。一般来说，三角积分模拟数字转换器的核心部分是一三角积分调变器，其负责将模拟输入信号数字化并减少低频噪声。此架构具有噪声整型(noise shaping)功能，可将低频噪声（例如量化噪声）往高频方向推出频带内(in-band)（亦即所要的频带）之外。由于三角积分模拟数字转换器具有噪声整型功能，在低频、高精确度的应用中相当受到欢迎。 [0003] 大多数情况下，三角积分模拟数字转换器的实作是采用离散拓扑（discrete topology），然而，输入频宽便因此受限于滤波器中取样操作的速度。而连续时间三角积分模拟数字转换器的好处在于滤波器中并不对信号进行取样，所以仅有量化器的取样操作会受到最高取样频率的限制。理想上，回授路径上的数字模拟转换器可在量化器的时脉缘变化时立即做出反应，不过实际上从量化器的取样到数字模拟转换器产生反应之前会有一段延迟时间，这段延迟时间的长度会因为量化器的输入和量化位准之间的差距而有所不同。由于时脉误差会经过回授路径上的数字模拟转换器而持续地在回路滤波器中的积分器进行累积，如此一来，便会使得连续时间三角积分模拟数字转换器的效果大打折扣。为避免这样的现象，通常会利用一延迟时脉来闩锁量化器输出以改善量化器延迟，因而同时造成一个固定的额外回路延迟，这样的额外回路延迟会使得连续时间三角积分模拟数字转换器的整体信号转移函数以及噪声转移函数和原本想要的不同。因此，本领域亟需一种机制来调整/补偿上述的额外回路延迟所产生的效应。 发明内容[0004] 依据本发明的示范性实施例，提出一种使用一混合式额外回路延迟调整机制（即使用一个以上的额外回路延迟调整电路）的三角积分调变器以及相关三角积分调变方法，以解决上述问题。 [0005] 依据本发明的一第一实施例，揭露一种三角积分调变器，包含有一三角积分调变回路以及多个额外回路延迟调整电路。该三角积分调变回路会将一模拟输入转换为一数字输出，该些额外回路延迟调整电路会依据该数字输出来执行不同的额外回路延迟调整，以共同调整该三角积分调变回路的一额外回路延迟。 [0006] 依据本发明的一第二实施例，揭露一种三角积分调变方法，包含有：通过一三角积分调变回路来将一模拟输入转换为一数字输出：以及使用不同的额外回路延迟调整机制，并依据该数字输出来共同调整该三角积分调变回路的一额外回路延迟。 [0008] 图1是使用一第一种额外回路延迟调整机制的一三角积分调变器的示意图； [0009] 图2是使用一第二种额外回路延迟调整机制的一三角积分调变器的示意图； [0010] 图3是使用一第三种额外回路延迟调整机制的一三角积分调变器的示意图； [0011] 图4是使用一第四种额外回路延迟调整机制的一三角积分调变器的示意图； [0012] 图5是使用一第五种额外回路延迟调整机制的一三角积分调变器的示意图； [0013] 图6是使用一混合式额外回路延迟调整机制的一三角积分调变器的示意图； [0014] 图7是基于图6所示架构的一示范性三角积分调变器的示意图。 [0015] 附图标记 [0016] 100、200、300、400、 [0017] 500、600、700 三角积分调变器 [0018] 102、202、302、402、602 三角积分调变回路 [0019] 104、204、304、404、 [0020] 504、604_1～604_N 额外回路延迟调整电路 [0021] 112、128、528 加法器 [0022] 114、314、414 回路滤波器 [0023] 116、216、 量化器 [0024] 118、126、325 数字模拟转换器 [0025] 122、222、322、522 延迟级 [0026] 124、224、524 增益级 [0027] 321 前置处理电路 [0028] 326 后置处理电路 具体实施方式[0029] 在说明书及权利要求书当中使用了某些词汇来指称特定的元件。所属领域中普通技术人员应可理解，制造商可能会用不同的名词来称呼同样的元件。本说明书及权利要求书并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及权利要求当中所提及的“包含”为一开放式的用语，故应解释成“包含但不限定于”。另外，“耦接”一词在此包含任何直接及间接的电气连接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电气连接于该第二装置，或通过其他装置或连接手段间接地电气连接至该第二装置。 [0030] 图1是使用一第一种额外回路延迟（excess loop delay，ELD）调整机制的一三角积分调变器的示意图。三角积分调变器100包含有一三角积分调变回路102以及一额外回路延迟调整电路104。三角积分调变回路102包含有一加法器112（例如，实作上可使用一运算放大器对信号执行模拟信号相减）、一回路滤波器114（例如可具有一个或是多个积分器/谐振器(resonator)）、一量化器116（被当作一模拟数字转换器使用）以及位于量化器116的一输出节点以及加法器112的一输入节点之间的一回授路径上的一数字模拟转换器 118。三角积分调变回路102用来接收一模拟输入VIN，并且将模拟输入VIN转换为一数字输出DOUT。由于熟习此领域者应能轻易了解三角积分调变器102的操作，为简洁起见，在此便不作更进一步的说明。 [0031] 此外，标示为“D”的延迟区块代表从量化器的取样到回授路径上的数字模拟转换器产生反应之间的延迟时间，此额外回路延迟会影响三角积分调变回路102的行为表现，且会降低三角积分调变回路102的效能或是稳定度。在此范例中，是通过额外回授至量化器116的一输入节点的路径来调整/补偿额外回路延迟。如图1所示，额外回路延迟调整电路104具有至少一延迟级122、一增益级124、一数字模拟转换器126以及一加法器128（可使用一运算放大器来执行模拟信号相减）。延迟级122用来将数字输出DOUT延迟一段n1*Ts的时间，其中Ts为量化器116的取样周期，而n1的值可视额外回路延迟调整/补偿的需求来设定。增益级124会将经过延迟的数字输出DOUT乘上一回授系数b1，由于用于额外回路延迟调整/补偿的该额外回授路径耦接至量化器116的模拟输入端，故采用具备模拟额外回路延迟调整的额外回路延迟调整电路104，因此，数字模拟转换器126会将从增益级124所产生的数字取样转换为一模拟信号，而加法器128则对回路滤波器114以及数字模拟转换器126所产生的两个模拟信号进行加法运算。 [0032] 关于图1所示的额外回路延迟调整机制，其是针对量化器116的模拟输入端来进行额外回路延迟调整，其中量化器116具有固定的量化位准。于一设计变化中，可通过改变量化器116的量化位准但不改变量化器116的模拟输入来实现用于额外回路延迟调整的加法器128，具体来说，降低量化器116的量化位准等同于提高量化器116的模拟输入，而提高量化器116的量化位准则等同于降低量化器116的模拟输入，因此改变量化器116的量化位准同样可达成减缓额外回路延迟效应的目的。 [0033] 请参考图2，图2是使用一第二种额外回路延迟调整机制的一三角积分调变器的示意图。三角积分调变器200包含有一三角积分调变回路202以及一额外回路延迟调整电路204。三角积分调变回路202包含具有由数字逻辑所控制的可切换(switchable)量化位准Q1～QN的一量化器216，并且另包含有前述的加法器112、回路滤波器114以及数字模拟转换器118。额外回路延迟调整电路204具有至少一延迟级222以及一增益级224，延迟级222用来将数字输出DOUT延迟一段n2*Ts的时间，其中Ts为量化器216的取样周期，而n2的值可视额外回路延迟调整/补偿的需求来设定。增益级224会将经过延迟的数字输出DOUT乘上一回授系数b2。 [0034] 在一示范性设计中，可参考增益级224所产生的数字取样来选择量化位准Q1～QN中的一部分量化位准，所选择的量化位准会用来数字化回路滤波器114所产生的模拟信号，并输出为数字输出DOUT。在另一示范性设计中，所有的量化位准Q1～QN都会用来数字化回路滤波器114所产生的模拟信号以产生多个二进制位输出，并且参考增益级224所产生的数字样本来选择该些二进制位输出的一部分，以当作数字输出DOUT。简而言之，本实施例是在三角积分调变器200中设计具有数字额外回路延迟调整能力的额外回路延迟调整电路204，并以数字方式来控制量化位准的切换/选择。 [0035] 关于图1所示的额外回路延迟调整机制，其是针对回路滤波器114的模拟输出端来进行额外回路延迟调整，其中需要一专属的加法电路（即加法器128）。又或者是，亦可重复利用回路滤波器114中现有的元件以省略上述专属的加法电路（即加法器128）。 [0036] 请参考图3，图3是使用一第三种额外回路延迟调整机制的一三角积分调变器的示意图。三角积分调变器300包含有一三角积分调变回路302以及一额外回路延迟调整电路304。三角积分调变回路302包含有一回路滤波器314以及前述的加法器112、量化器116以及数字模拟转换器118。额外回路延迟调整电路304包含有具有一数字转移函数D（z）的一前置处理电路（例如一数字滤波器）321、一延迟级322、一增益级324、一数字模拟转换器325以及具有一模拟转移函数A（s）的一后置处理电路（例如一模拟滤波器）325。延迟级322用来将数字输出DOUT延迟一段n3*Ts的时间，其中Ts为量化器116的取样周期，而n3的值可视额外回路延迟调整/补偿的需求来设定。增益级324会将延迟级322的一输出乘上一回授系数b3。额外回路延迟调整电路304用来将一模拟信号注入至回路滤波器314的一积分器/谐振器，由于用于额外回路延迟调整/补偿的额外回授路径耦接至回路滤波器314的模拟积分器/谐振器输入端，故采用具模拟额外回路延迟调整的额外回路延迟调整电路304，因此，数字模拟转换器325会将从增益级324所产生的数字取样转换为一模拟信号。应注意的是，注入回路滤波器314的模拟信号会经过回路滤波器314的一转移函数LF，为使图3所示的回路滤波器314的输出和图1所示的加法器128的输出相等，需要通过适当的设计来让数字转移函数D（z）以及模拟转移函数A（s）的等效转移函数相等于1/LF。在此范例中，设计有前置处理电路321以及后置处理电路326，然而，于一设计变化中，亦可省略前置处理电路321以及后置处理电路326的其中之一，并将未被省略的另一个处理电路的转移函数设计为1/LF。 [0037] 关于图3所示的额外回路延迟调整机制，其是经过一额外回授路径而针对回路滤波器314的模拟积分器/谐振器输入端来进行额外回路延迟调整。不过，亦可以不采用一直接的回授路径来设计一模拟额外回路延迟调整/补偿，举例来说，可通过设定回路滤波器来调整其相位偏移。 [0038] 请参考图4，图4是使用一第四种额外回路延迟调整机制的一三角积分调变器的示意图。三角积分调变器400包含有一三角积分调变回路402以及一额外回路延迟调整电路404。三角积分调变回路402包含有前述的加法器112、量化器116以及数字模拟转换器118，且另包含有一回路滤波器414，其转移函数可以用一增益与零点（zero）及/或极点（pole）来表示。举例来说，回路滤波器414的转移函数可以表示为其中A代表该增益，z1～zn代表零点，而p1～pn代表极点。 [0039] 通过控制回路滤波器414的极点及/或零点来产生相位领先或是相位落后的效果，可以实现该额外回路延迟补偿，举例来说，跨过滤波器级的一前馈路径(feedforward)会造成相位领先的效果，而由一慢速运算放大器所构成的一积分器则可制造出相位落后的效果。由于额外回路延迟调整电路404具有模拟额外回路延迟调整的能力，故图4中的回路滤波器414的模拟输出相等于图1中的加法器128的模拟输出。 [0040] 关于图1所示的额外回路延迟调整机制，其是经过一额外回授路径而针对量化器116的模拟输入端来进行额外回路延迟调整。不过，亦可经过一额外回授路径而针对量化器 116的数字输出端来进行额外回路延迟调整。请参考图5，图5是使用一第五种额外回路延迟调整机制的一三角积分调变器的示意图。三角积分调变器500包含有一额外回路延迟调整电路504以及前述的三角积分调变回路102。在此范例中，是通过额外回授至量化器116的一输出节点的路径来调整/补偿三角积分调变回路102的额外回路延迟。如图5所示，额外回路延迟调整电路504包含至少一延迟级522、一增益级524以及一加法器528（其用来进行数字数据的相减）。延迟级522是用来将数字输出DOUT延迟一段n5*Ts的时间，其中Ts为量化器116的取样周期，而n5的值可视额外回路延迟调整/补偿的需求来设定。增益级524会将延迟级322的数字输出DOUT乘上一回授系数b5。由于用于额外回路延迟调整/补偿的该额外回授路径耦接至量化器116的数字输出，故采用具备数字额外回路延迟调整的额外回路延迟调整电路504，因此，加法器528会针对量化器116以及增益级524的数字输出进行数字加法运算。 [0041] 使用模拟的方式来调整/补偿额外回路延迟通常需要高速电路且会具有额外的功率消耗，且当回授系数越大时，情况会越糟糕。而使用数字的方式来调整/补偿额外回路延迟则需要额外的硬件来控制量化位准的切换/选择，且当回授系数为非整数时，实作上越发复杂。相较于模拟额外回路延迟调整，数字额外回路延迟调整在实作上会比较容易，然而，若是回授系数为非整数时，数字额外回路延迟调整的实作亦具有难度。为了能够真正得到数字额外回路延迟调整所带来的好处，本发明提出一混合式额外回路延迟调整机制，其同时具备数字额外回路延迟调整以及模拟额外回路延迟调整。 [0042] 请参考图6，图6是使用一混合式额外回路延迟调整机制的一三角积分调变器的示意图。三角积分调变器600包含有一三角积分调变回路602以及多个额外回路延迟调整电路604_1～604_N。应注意的是，图6中仅绘示额外回路延迟调整电路604_1～604_N当中的两个，实务上，视实际设计需求/考量，N可以是等于或是大于2的任意正数。 [0043] 三角积分调变回路602用来将一模拟输入VIN转换为一数字输出DOUT。额外回路延迟调整电路604_1～604_N用来依据数字输出DOUT以分别执行不同的额外回路延迟调整，进而共同(jointly)调整三角积分调变回路602的一额外回路延迟。换句话说，在此采用不同的额外回路延迟调整机制以减轻/消除三角积分调变回路602的该额外回路延迟。举例来说（但本发明并不以此为限），额外回路延迟调整电路604_1～604_N可包含有至少一额外回路延迟调整电路以执行数字额外回路延迟调整，及/或至少一额外回路延迟调整电路以执行模拟额外回路延迟调整。在额外回路延迟调整电路604_1～604_N包含至少一额外回路延迟调整电路（例如604_N）以执行数字额外回路延迟调整以及至少一额外回路延迟调整电路（例如604_1）以执行模拟额外回路延迟调整的情况下，当三角积分调变回路602的额外回路延迟为一非整数时，可将数字额外回路延迟调整的一回授系数设定为一整数，以简化硬件架构，由于三角积分调变回路602的额外回路延迟是由该些额外回路延迟调整机制所共同调整/补偿，因此模拟额外回路延迟调整的一回授系数是至少基于该数字额外回路延迟调整的回授系数来加以设定，举例来说，可以将模拟额外回路延迟调整的回授系数设定为较小的数值以降低功率消耗。 [0044] 额外回路延迟调整电路604_1～604_N当中的任何一个的实现方式可使用前述的额外回路延迟调整电路104、204、304、404或是504的架构。请参考图7，图7是基于图6所示架构的一示范性三角积分调变器的示意图。三角积分调变器700包含有一三角积分调变回路(由前述的加法器112、回路滤波器114/314/414、量化器116/216以及数字模拟转换器118所构成)，并且另包含有前述的额外回路延迟调整电路104～504。应注意的是，亦可省略额外回路延迟调整电路104～504中的一部分，例如在一较佳实施例中省略了额外回路延迟调整电路104、204、304。由于熟习此领域者在阅读过以上段落之后，应能轻易地了解三角积分调变器700的操作，为简洁起见，在此便不作更进一步的说明。 [0045] 以上所述仅为本发明的较佳实施例，凡依本发明权利要求书所做的均等变化与修饰，皆应属本发明的涵盖范围。 |
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