三角积分调变器以及三角积分调变方法 |
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| 申请号 | CN201110309505.2 | 申请日 | 2011-10-13 | 公开(公告)号 | CN102457282A | 公开(公告)日 | 2012-05-16 |
| 申请人 | 联发科技股份有限公司; | 发明人 | 林育信; 蔡鸿杰; 黄胜瑞; | ||||
| 摘要 | 本 发明 提供一种三 角 积分调变器，其包含有一处理 电路 、一量化器、一截断器以及一反馈电路。该处理电路用以接收一输入 信号 以及一模拟信息，并经由对该 输入信号 与该模拟信息间之一差值执行积分，以产生一积分信号。该量化器包含有一连续近似缓存器模拟-数字转换器，用以接收该积分信号以及依据该积分信号来产生一数字信息。该截断器用以接收该数字信息，并依据该数字信息来产生一截断信息。该反馈电路用以依据该截断信息来产生该模拟信息。其中该截断器之阶数小于该积分程序之阶数。 | ||||||
| 权利要求 | 1.一种三角积分调变器，其特征在于，该三角积分调变器包含有： |
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| 说明书全文 | 三角积分调变器以及三角积分调变方法技术领域[0001] 本发明涉及调变(modulation)技术，尤指一种三角积分(sigma-delta)调变技术以及相关之三角积分调变器。 背景技术[0002] 三角积分调变器在多个不同的领域中有着广泛的应用。对于现有的三角积分调变器来说，其仅能以提高其循环滤波器(loop filter)的阶数(order)或是在固定过取样率(over-sampling rate)的前提下增加其量化器(quantizer)之位(bit)数的方式，来提升该三角积分调变器的性能(例如，信号-噪声比(signal-to-noise ratio，SNR))。然而，高阶数的三角积分调变程序却可能由于有着稳定性的问题而遇到不稳定的振荡，而增加多位量化器的位数则是以更加复杂化的电路架构为代价，来确保分辨率的提升，同时还会导致不佳的后果，例如导致更高的功率消耗、需要更大的芯片面积需求以及由于反馈路径上包括大量的数字-模拟转换器(digital-to-analog converter，DAC)数量而导致更加严重的匹配问题。是故，如何在不牺牲性能的前提之下简化三角积分调变器的整体电路结构仍是一项重大的课题，举例来说，现有的三角积分调变器中所采用的积分器以及截断器会造成设计上的一些限制；而假若该些组件可以用更加精简的方式来实现，便可在设计上达到更佳的效能。 发明内容[0003] 有鉴于此，有必要提供一个在固定过取样率(over-sampling rate)之下，具有高速运作性能以及优良噪声表现的三角积分调变器、三角积分调变方法以及截断器。 [0004] 依据本发明之一第一实施例，其提供了一种三角积分调变器，该三角积分调变器包含有一处理电路、一量化器(quantizer)、一截断器(truncater)以及一反馈电路。该处理电路用以接收一输入信号以及一模拟信息，并经由对该输入信号与该模拟信息间之一差值执行积分(integration)运算，以产生一积分信号。该量化器包含有一连续近似缓存器模拟-数字转换器(successive approximation register analog-to-digital conversion)，用以接收该积分信号以及依据该积分信号来产生一数字信息。该截断器用以接收该数字信息，并依据该数字信息来产生一截断信息。该反馈电路用以依据该截断信息来产生该模拟信息。其中该截断器之阶数(order)小于该积分之阶数。 [0005] 依据本发明之一第二实施例，其提供了一种三角积分调变器。该三角积分调变器包含有一处理电路、一量化器、一截断器以及一反馈电路。该处理电路对一输入信号以及一第一模拟信息执行减法程序以产生一减法信号，以及对该减法信号以及一第二模拟信息执行一积分，以产生一积分信号。该量化器对该积分信号执行一连续近似缓存器模拟-数字转换程序，以产生一数字信息。该截断器依据该数字信息来执行一截断程序(truncation)，以产生一截断信息。该反馈电路耦接于该处理电路以及该截断器之间，用以对该截断信息执行一数字-模拟转换(digital-to-analog conversion)程序，以产生该第一模拟信息以及该第二模拟信息。其中该截断器之阶数小于该积分之阶数。 [0006] 依据本发明之一第三实施例，其提供了一种三角积分调变方法，包含有：接放一输入信号以及一模拟信息，并经由对该输入信号与该模拟信息间之一差值执行积分，以产生一积分信号；依据该积分信号来执行一连续近似缓存器模拟-数字转换程序，以产生一数字信息；依据该数字信息来执行一截断程序，以产生一截断信息；以及依据该截断信息来执行一反馈程序，以产生该模拟信息；其中该截断程序之阶数小于该积分之阶数。 [0007] 依据本发明之一第四实施例，其提供了一种三角积分调变方法，包含有：对一输入信号以及一第一模拟信息执行减法程序以产生一减法信号，以及对该减法信号以及一第二模拟信息执行一积分，以产生一积分信号；对该积分信号执行一连续近似缓存器模拟-数字转换程序，以产生一数字信息；依据该数字信息来执行一截断程序，以产生一截断信息；以及对该截断信息执行一数字-模拟转换程序，以产生该第一模拟信息以及该第二模拟信息；其中该截断程序之阶数小于该积分之阶数。 [0008] 本发明的三角积分调变器应用连续近似缓存器模拟-数字转换器来作为量化器，降低了后续组件在噪声塑形上的要求，是故其后的截断组件可以应用比积分器更低的阶数来加以实现。此外，该三角积分调变器亦可达到精简芯片面积以及低功耗的目的。附图说明 [0009] 图1为依据本发明之一实施例所实现的一三角积分调变器的示意图。 [0010] 图2为图1所示的三角积分调变器的一连续近似缓存器模拟-数字转换器在本发明之一实施例中的一简化图。 [0011] 图3为图1所示的三角积分调变器的一截断器在本发明之一实施例中的示意图。 [0012] 图4为图1中的该三角积分调变器在本发明之一实施例中的一运作流程示意图。 [0013] 图5为图1中的该三角积分调变器在本发明之另一实施例中的一运作流程示意图。 [0014] 图6为依据本发明之另一实施例所实现的一三角积分调变器的范例示意图。 具体实施方式[0015] 在本说明书以及权利要求书当中使用了某些词汇来指代特定的组件。本领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同样的组件。本说明书及权利要求并不以名称的差异作为区分组件的方式，而是以组件在功能上的差异作为区分的准则。在通篇说明书及权利要求当中所提及的“包含”是一个开放式的用语，因此应解释成“包含但不限定于”。另外，“耦接”一词在此包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表第一装置可以直接电气连接于第二装置，或通过其它装置或连接手段间接地电气连接至第二装置。 [0016] 请参照图1，其为依据本发明之一实施例所实现的一三角积分调变器100的示意图。该三角积分调变器100包含有(但不限定于)一处理电路110、一量化器130、一反馈电路140以及一截断器150。该反馈电路140包含有多个数字-模拟转换器(digital-to-analog converter，DAC)。该处理电路110中的一减法器111则从一输入信号Sin中减去一反馈信号Sfb来产生一减法信号Ssub。该处理电路110中的一积分器112则依据该减法信号Ssub以及一模拟信息Sa来执行一系列的计算，以产生一积分信号Si。本实施方式中，该模拟信息Sa系为由该反馈电路140中的部分特定数位-模拟转换器(DAC)所产生的一运作结果。该量化器130则处理该积分信号Si来产生一数字信号Sd，而截断器150则对该数字信号Sd执行一截断程序来产生一输出信号Sout。 [0017] 请注意，在量化器130之中，数字信号Sd是依据积分器112所产生的一转换信号以及一量化误差E1的总和所产生的；然而，图1中所示的量化误差E1仅为量化过程中的一数学表示式，而处理量化误差E1的加法组件仅是用来作为线性近似的模型。同样地，输出信号Sout是依据一截断误差E2以及一由截断器150所产生的截断信号的总和所产生的，其中截断误差E2亦为截断过程中的一数学表示式。该反馈电路140(在此实施例中系应用多个数字 -模拟转换器所实现)依据该输出信号Sout(亦即截断器150所产生的截断信息)，分别产生第一模拟信息Sfb以及第二模拟信息Sa给减法器111以及积分器112。 [0018] 该量化器130包含有一连续近似缓存器模拟-数字转换器(successive approximation register analog-to-digital converter，SAR ADC)131，用于接收该积分信号Si并依据积分信号产生一数字信息Sd，其中该量化误差E1是在量化程序实作上所不可避免的，而量化误差E1在此会以数学表示式的形态，附加在连续近似缓存器模拟-数字转换器131之中。于是，该截断器150接收该数字信息Sd并依据数字信息Sd产生一截断信息来作为输出信号Sout。本实施方式中，该截断信息包含有用以表示数字信息Sd之至少一个最高位(most significant bit，MSB)。在此，该截断信息亦包含有不可避免的截断误差E2(此亦为一数学表示式)。依据本发明之实施例，图1中所示的架构可用来实现离散时间(discrete-time)三角积分调变器以及连续时间(continuous-time)三角积分调变器。 [0019] 请参照图2，其为图1所示的连续近似缓存器模拟-数字转换器131之一范例简图。该连续近似缓存器模拟-数字转换器131用于处理位数为N的积分信号Si，其包含有一位控制组件1311、一缓冲器1312以及一连续近似缓存器逻辑1313。该位控制组件1311包含有用来从该积分信号Si与一参考信号Sref中选择出一输出信号之一开关、以二进制(binary)方式分布之多个位电容以及多个相对应的位开关。该连续近似缓存器逻辑1313从缓冲器1312接收一信号，并执行一计算流程(例如：二进制搜寻算法(binary search algorithm))产生一位控制信号以设定位控制组件1311。对于本领域一般技术人员而言，应可轻易了解图2中所示的结构与运作，为简明起见，相关说明便不再赘述。 [0020] 该截断器150提供了一噪声塑形(noise shaping)函数，其数学式如下：截断噪-1 -1声＝E2×((1-Z )M/(1+H(S)))，其中(1-Z )为噪声高通滤波器的传递函数，H(S)为积分器120所提供的循环增益，而M则是截断器150的阶数。在现有的范例中，M应该高于积分器120的阶数，否则截断噪声便不能有效地由具有一合理位数之量化器130所抑制。假设K-1 K-2 3 2 1 图1中的数字信息Sd可以用一等效数学式来表示：Sd＝BK-12 +BK-22 +...+B32+B22+B12 0 +B02，其中K是量化器130输出信号的位数。假若需要进一步将量化器130之后的截断器 150的位数降低，E2的强度则会变成比E1的强度大2T倍，其中T为截断器150所截断的位数量，亦即所减少的位数。在一截断器中，截断程序所截断的位数愈多，其阶数M也要求愈高，以抑制因此而增加的载断噪声。假若在一固定位数T之下，E1的强度可由增加量化器 130输出端的位数K来加以压制，E2的强度也会因此而减少，因此截断噪声的限制也可放宽不少。如同之前实施例所叙述的，假若量化器130的位数可经由在量化器130中引进一连续近似缓存器模拟数字转换器131来增加，则该位缩减器150所需要的阶数M便可低于积分器120之阶数，而截断器150所引起的延迟亦可因此而降低，而低延迟对于设计高速连续时间三角积分调变器来说是十分重要的。 [0021] 请注意，由于在合理的面积或功率之下，连续近似缓存器模拟-数字转换器131亦可达到高分辨率的应用，相较于现有架构中的快闪式模拟数字转换器(flash ADC)，在此实施例中所采用的连续近似缓存器模拟-数字转换器131本身所固有的噪声相对地低很多，而后续的组件也因此可以降低其噪声的要求。是故在各个实施例中，三角积分调变器100中的截断器150可应用一一阶(first-order)截断器来加以实现。以现有三角积调变器的噪声考虑来说，其中的截断器理应具有高于积分器120的阶数，是故截断程序也需要较多的处理时间，现有三角积调变器的速度与整体性能也因此而受到限制。该处理时间(技术上称为额外循环延迟)可能会降低三角积调变器的性能，尤其会降低连续时间三角积调变器的性能。然而，本实施例中的三角积调变器100并不需要将截断程序的阶数设定成高于积分器112的阶数；是故，一阶的截断器(即截断器150)便可用来克服高速连续时间三角积调变器的延迟问题。 [0022] 请参照图3，其为图1所示的截断器150之一范例示意图。该截断器150包含有一个第一加法器151(亦即，一计算组件)、一截断组件152以及一反馈组件153。该加法器151会计算数字信息Sd以及一反馈信息Sfb1之总和，并输出一第一计算信号S1。该截断组件152依据该第一计算信号S1执行一截断程序来产生该输出信号Sout，而反馈组件153依据该第一计算信号S1以及该输出信息Sout来产生该反馈信息Sfb1。在此实施例中，该反馈组件153包含有一第二加法器以及一离散时间(discrete-time)延迟组件(例如：具有数学式1-Z-1之一组件)，以依据该输出信息Sout与该第一计算信号S1之一差值来提供该反馈信息Sfb1。如同图3所示，该截断器150的结构相当简单，仅包含有一个反馈循环，是故可达到对于连续时间三角积分调变器来说十分重要的高运作速度。 [0023] 该连续近似缓存器模拟-数字转换器131除了本身固有的低噪声性能之外，其另可提供许多可提升三角积分调变器100整体性能的优点。首先，连续近似缓存器模拟-数字转换器131可轻易地产生额外的误差更正信号(error correction signal)，而截断器150所产生的数字信息Sd则会包含有该误差更正信号以作为后续处理之用。举例来说，截断器150可依据数字信息Sd以及数字信息Sd中的该误差更正信号来产生该截断信息(亦即，输出信号Sout)。有了该误差更正信号的协助，三角积分器中的量化器之稳定需求(settling requirement)便可较为降低。此外，相较于现有三角积分调变器中的快闪模拟-数字转换器，连续近似缓存器模拟-数字转换器131具有较少的功率消耗以及较小的芯片面积，而这些特点使得连续近似缓存器模拟-数字转换器131成为较有竞争力的设计。 [0024] 请结合图1与图4，来进一步了解三角积分调变器100之运作。图4为图1中的三角积分调变器100一实施例中之一运作流程示意图。倘若大体上可达到相同的结果，并不需要一定照图4所示之流程中的步骤顺序来进行，且图4所示之步骤不一定要连续进行，亦即，其他步骤亦可插入其中。详细操作步骤如下所述： [0025] 步骤S410：接收一输入信号以及一模拟信息，对该输入信号以及该模拟信息之一差值进行一积分程序运算来产生一积分信号； [0026] 步骤S430：对该积分信号执行一连续近似缓存器模拟-数字转换程序以产生一数字信息； [0027] 步骤S450：依据该数字信息来执行一截断程序，以产生一截断信息，其中该数字信息之一阶数小于该积分程序之一阶数；以及 [0028] 步骤S470：依据该截断信息来执行一反馈程序以产生该模拟信息。 [0029] 请参照图5，图5为图1中的三角积分调变器100在另一实施例中之一运作流程示意图。倘若大体上可达到相同的结果，并不需要一定照图5所示之流程中的步骤顺序来进行，且图5所示之步骤不一定要连续进行，亦即，其他步骤亦可插入其中。详细操作步骤如下所述： [0030] 步骤S510：接收一输入信号以及一模拟信息，对该输入信号以及该模拟信息之一差值进行一积分程序运算来产生一积分信号； [0031] 步骤S530：对该积分信号执行一连续近似缓存器模拟-数字转换程序以产生一数字信息； [0032] 步骤S550：依据该数字信息来执行一截断程序，以产生一截断信息，其中该数字信息之一阶数小于该积分程序之一阶数；以及 [0033] 步骤S570：对截断信息进行一数字-模拟转换程序，以产生一第一模拟信息以及一第二模拟信息。 [0034] 图1中所示的三角积分调变器100的架构为本发明之一示范实施例，其可轻易地与其他现有的三角积分调变器组件整合在一起。举例来说，请参照图6，其为依据本发明之另一实施例所实现的三角积分调变器600的范例示意图。该三角积分调变器600整合了图1中的电路以及一降频滤波器(decimator)610，而该降频滤波器610会对输出信号Sout(亦即截断器150所输出的释位信息)进行一降频滤波程序来产生一降频滤波信号(decimated signal)Sde，并将输出信号Sout从一高取样率降为奈奎斯特率(Nyquist rate)，然，这些设计上的变化均属于本发明之范畴之内。 [0035] 综上所述，该些实施例提供了一种应用连续近似缓存器模拟-数字转换器来作为量化器的三角积分调变器，而连续近似缓存器模拟-数字转换器的使用则降低了后续组件在噪声塑形上的要求，是故其后的截断组件可以应用比积分器更低的阶数来加以实现。此外，该三角积分调变器亦可达到精简芯片面积以及低功耗的目的。 |
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