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管线式模数转换器
申请号	CN200910140734.9	申请日	2009-05-13	公开(公告)号	CN101783684B	公开(公告)日	2013-03-27
申请人	联发科技股份有限公司;			发明人	周煜凯;
摘要	一种管线式模数转换器。其中管线式ADC包含：至少一个MDAC，至少一个子ADC。其中MDAC包含：至少一个第一电容器；至少一个第二电容器；放大器，耦接于第一电容器与第二电容器；多个切换器，根据第一控制信号、第二控制信号与数字信号，控制两电容器之间的连接，在第一时期，第一电容器与第二电容器并联，而在第二时期，两者串联，切换器中的第一切换器由第一晶体管组成。而子ADC，用于根据第一控制信号与第二控制信号提供数字信号。本发明可以较低电路复杂度对数据进行较高分辨率转换，且电力消耗可减少而电路时钟分布可显著简化。
权利要求	1.一种管线式模数转换器，其特征在于，包含：至少一个子模数转换器，用于根据一第一控制信号与一第二控制信号提供数字信号；以及至少一个倍增数模转换器，该倍增数模转换器包含：至少一个第一电容器；至少一个第二电容器；放大器，耦接于所述第一电容器与所述第二电容器；以及多个切换器，根据所述第一控制信号、第二控制信号以及由所述第一控制信号、第二控制信号获得的数字信号，控制所述第一电容器与所述第二电容器之间的连接，其中当所述第一控制信号、第二控制信号处于第一状态时，所述第一电容器与所述第二电容器并联，而当所述第一控制信号、第二控制信号处于第二状态时，所述第一电容器与所述第二电容器串联，以及所述多个切换器中的第一切换器由第一晶体管组成。 2.根据权利要求1所述的管线式模数转换器，其特征在于，所述第一晶体管由PMOS晶体管组成。 3.根据权利要求2所述的管线式模数转换器，其特征在于，所述第一晶体管的阱交替接收所述倍增数模转换器的输入信号与电源信号。 4.根据权利要求2所述的管线式模数转换器，其特征在于，所述多个切换器中的第二切换器由不同于所述PMOS晶体管的第二晶体管组成。 5.根据权利要求1所述的管线式模数转换器，其特征在于，所述第一晶体管由NMOS晶体管组成。 6.根据权利要求5所述的管线式模数转换器，其特征在于，所述多个切换器当中的第二切换器由不同于所述NMOS晶体管的第二晶体管组成。 7.根据权利要求1所述的管线式模数转换器，其特征在于，每一切换器由一个晶体管组成。 8.根据权利要求7所述的管线式模数转换器，其特征在于，每一切换器由PMOS晶体管组成或由NMOS晶体管组成。 9.根据权利要求1所述的管线式模数转换器，其特征在于，所述第一切换器用于接收所述倍增数模转换器的输入信号，并耦接于所述第一电容器，所述多个切换器中的第二切换器由第二晶体管组成。 10.根据权利要求9所述的管线式模数转换器，其特征在于，所述多个切换器中的第三切换器耦接于所述第一电容器与所述放大器之间，所述多个切换器中的第四切换器用于接收所述输入信号，并耦接于所述第二电容器，所述多个切换器中的第五切换器用于接收第一参考信号，并耦接于所述第二电容器，所述多个切换器中的第六切换器由第六晶体管组成，该第六晶体管耦接于所述第一电容器，所述第二切换器用于接收第二参考信号，并耦接于所述第二电容器，以及所述第一参考信号与所述第二参考信号具有不同的电压电平。 11.根据权利要求10所述的管线式模数转换器，其特征在于，所述第三切换器、所述第四切换器、所述第五切换器以及所述第六切换器均由PMOS晶体管组成，以及所述第二切换器为NMOS晶体管。 12.根据权利要求10所述的管线式模数转换器，其特征在于，所述第六晶体管的阱接收信号，所述信号的振幅介于所述第一参考信号的电压电平与所述第二参考信号的电压电平之间。 13.根据权利要求11所述的管线式模数转换器，其特征在于，所述第四切换器的阱交替接收所述倍增数模转换器的输入信号与第一电源信号。 14.根据权利要求11所述的管线式模数转换器，其特征在于，所述第三切换器的阱交替接收所述放大器的输出信号与第一电源信号。 15.根据权利要求11所述的管线式模数转换器，其特征在于，所述第五切换器的阱接收第一电源信号，以及所述第二切换器的基底接收不同于所述第一电源信号的第二电源信号。
说明书全文	管线式模数转换器技术领域 [0001] 本发明涉及一种管线式(pipelined)模数转换器(Analog-to-Digital Converter，ADC)，尤其涉及一种包含倍增数模转换器(Multiplying Digital-to-Analog Converter，MDAC)的管线式模数转换器。背景技术 [0002] 模数转换过程将模拟信号转换为数字格式，其中模拟信号通常由电压来表示。已知的模数转换方法包括串行结构、三角积分(delta-sigma)结构、并列结构以及管线式结构。不同的结构适用于不同的需求。 [0003] 串行模数结构提供在模数转换中广泛的性能范围，为量化提供低电力消耗与低分辨率。串行结构通常以每周期1位的速率对模拟数据进行量化。因此，具有N位分辨率的数字取样需经过N个周期完成量化。 [0004] 三角积分模数结构常用于音频信号处理。这种结构设计用于将高速度而低分辨率的取样转换为更高分辨率而更低速度的输出。由于比实际输出更多的模拟数据取样被量化，所以此过程也被称为超取样(oversampling)。 [0005] 相反，并列模数结构提供最快的每模拟信号量化速率。对于并列(或“flash”)结构而言，为每一个模拟数据取样产生每周期的数字数值，而无须考虑分辨率的位数目N是(N-1)多少。并列结构要求所有量化电平需同时与模拟信号比较。这导致需要使用2 个比较器(N+1) 以及2 个电阻器以达到数字数值，其中每周期分辨率为N位。若想达到更高的分辨率，flash模拟至位转换器的电路复杂度会大大提高。 [0006] 管线式模数结构，相似于串行模数结构，是级内的模拟信号量化方法。存在获得每级1位或1.5位分辨率的算法。在1.5位每级的转换器中，每一级的数字输出Di为1、0或者-1。在1位每级的转换器中，每一级的数字输出Di为1或者-1(或1或0)。对于两者中的任一种算法，对N位数字数值都要使用到N个级。对下一位的解析，在每一级首先解析一位，然后传送余下的模拟信号取样至下一级以解析另一位。发明内容 [0007] 为了解决数据的模数转换过程中难以达到较优化平衡的问题，本发明提供一种管线式模数转换器。 [0008] 根据本发明的实施例，提供一种管线式模数转换器。该管线式模数转换器包含至少一个子模数转换器以及至少一个倍增数模转换器。该至少一个子模数转换器用于根据一第一控制信号与一第二控制信号提供数字信号。该至少一个倍增数模转换器包含：至少一个第一电容器；至少一个第二电容器；放大器，耦接于所述第一电容器与所述第二电容器；以及多个切换器。该多个切换器根据所述第一控制信号、第二控制信号以及由所述第一控制信号、第二控制信号获得的数字信号，控制所述第一电容器与所述第二电容器之间的连接。其中当所述第一控制信号、第二控制信号处于第一状态时，所述第一电容器与所述第二电容器并联，而当所述第一控制信号、第二控制信号处于第二状态时，所述第一电容器与所述第二电容器串联，以及所述多个切换器当中的第一切换器由第一晶体管组成。 [0009] 通过利用本发明的管线式模数转换器，可以较低的电路复杂度对数据进行较高的分辨率的转换，同时电力消耗可减少并且电路的时钟分布可得以显著简化。附图说明 [0010] 图1为根据本发明的管线式模数转换器的实施例简略示意图。 [0011] 图2为根据本发明的变换级的实施例简略示意图。 [0012] 图3a为根据本发明的倍增数模转换器的实施例的简略示意图。 [0013] 图3b显示控制信号Ph1与Phle之间的关系。 [0014] 图3c为根据本发明的倍增数模转换器的另一个实施例的简略示意图。 [0015] 图4a～图4d显示电压与控制信号之间的关系。 [0016] 图5a为根据本发明倍增数模转换器的另一个实施例的简略示意图。 [0017] 图5b为根据本发明的倍增数模转换器的另一个实施例的简略示意图。 [0018] 图6为根据本发明的倍增数模转换器的另一个实施例的简略示意图。 [0019] 图7a与图7b为根据本发明图5a所示的参考电压的实施例的简略示意图。具体实施方式 [0020] 为了让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举数较佳实施例，并配合附图，作详细说明如下： [0021] 【0021】图1为根据本发明的管线式模数转换器的实施例的简略示意图。 [0022] 管线式模数转换器(ADC)100包含变换级T1～Tn以及数字校正区块110。变换级T1～Tn将包含差分信号Vip与Vin的模拟信号分别变换为数字信号 [0023] D1～Dn(请注意输入信号Vin为正信号)。数字信号D1～Dn构成模拟信号的数字格式，其中D1代表最重要的位，Dn代表最无足轻重的位。于是数字校正区块110对数字信号D1～Dn进行时间校准(time-aligned)与数字校正，输出校正的数字信号D。由于变换级T1～Tn的操作都相似，所以本说明书中仅给出级T1作为例子。 [0024] 图2为根据本发明的变换级的实施例的简略示意图。变换级T1包含倍增数模转换器(MDAC)210与子ADC 220。MDAC 210根据数字信号D1处理差分输入信号Vin与Vip以及控制信号Ph1与Ph2。接着，MDAC 210发送处理结果至下一变换级T2。子ADC 220根据控制信号Ph1与Ph2变换输入信号Vin与Vip，于是产生数字信号D1。 [0025] 图3a为根据本发明的倍增数模转换器210的实施例的简略示意图。 [0026] MDAC 210包含切换器311～316和321～326、电容器331～334以及放大器341。因为切换器311～316与电容器331、332之间的连接关系相似于切换器321～326与电容器333、334之间的连接关系，本说明书中仅给出切换器311～316与电容器331、332之间的连接关系作为例子。请注意尽管图3a的实施例中显示了12个切换器与4个电容器以作例举之用，切换器与电容器的数量及排列方式并不限于此。事实上，切换器与电容器的数量及排列方式可根据对管线式ADC 100的性能需求来进行设计。 [0027] 参照图3a，切换器311～316根据控制信号Ph1与Ph2以及数字信号D1控制电容器331与332之间的连接。其中，切换器311～316可分别称为第一至第六切换器，Ph1与Ph2可分别称为第一控制信号与第二控制信号，电容器331与332可分别称为第一电容器与第二电容器。如图3b所示，在本实施例中，控制信号Ph1与Ph2两者为无重叠的时钟信号。控制信号Ph1与Ph1互逆。控制信号Ph2与Ph2_互逆。在一个实施例中变换级T1产生一位的输出，数字信号D1为逻辑“0”或逻辑“1”。信号Ph2a与Ph2b与数字信号D1有关。相似的，信号Ph2a与信号Ph2a_互逆。信号Ph2b与信号Ph2b_互逆。 [0028] 【0025】在第一时期，即当Ph1信号为高电压电平而Ph2信号为低电压电平时，根据信号Ph1_、Ph2_、Ph2a_以及Ph2b，切换器311、314与316开启，而切换器312、313与315关闭。因此，电容器331与332并联于输入信号Vip与电压Vcm之间，以对输入信号Vip进行取样。在本实施例中，切换器311与314分别由PMOS晶体管实现。所以，电容器331仅通过一个晶体管接收输入信号Vip。相似的，电容器332仅通过一个晶体管接收输入信号Vip。 [0029] 在第二时期，即当Ph1信号为低电压电平而Ph2信号为高电压电平时，切换器313与切换器312或315开启，而切换器311、314与316关闭，于是，电容器331与332串联于参考信号Vrefp或Vrefn与放大器341的负输出终端之间。参考信号Vrefp与Vrefn可分别称为第一参考信号与第二参考信号。 [0030] 放大器341的负输出终端输出负输出信号von，正输出终端输出正输出信号vop。切换器312与315分别由信号Ph2b与Ph2a_控制。由于信号Ph2b与Ph2a_有关于数字信号D1，每个切换器312和315根据数字信号D1开启或关闭。例如，假设切换器313与315开启而使得电容器331与332串联于参考信号Vrefp与放大器341的负输出终端之间，放大器341对参考信号Vrefp与取样结果之间差异进行放大，其中取样结果存储于电容器331和332中。 [0031] 在本实施例中，电容器332仅利用切换器312的晶体管或是仅利用切换器315的晶体管以接收参考信号Vrefp或Vrefn，其中切换器312的晶体管为NMOS晶体管而切换器315的晶体管为PMOS晶体管。参考信号Vrefp与Vrefn具有不同的电压电平。 [0032] 另外，输入至切换器311与316的控制信号并不限于具有完全相同的波形。例如，切换器311可由控制信号Ph1_控制，而切换器316可由另一控制信号Phle_控制。图3b显示控制信号Ph1与Phle之间的关系。信号Phle与信号Phle_互逆。如图所示，控制信号Ph1与Phle的上升沿同步，但控制信号Phle在控制信号Ph1之前下降。相似的，输入至切换器321与326的控制信号并不限于具有完全相同的波形。切换器321可由控制信号Ph1控制，而切换器326可由另一控制信号Phle控制。 [0033] 切换器311～316其中的一个由晶体管组成，如PMOS晶体管(P型晶体管)或NMOS晶体管(N型晶体管)。在本实施例中，切换器312与322为N型晶体管而其它的切换器为P型晶体管。在一个实施例中(如图3c所示)，切换器312与322为P型晶体管而其它的切换器为N型晶体管。 [0034] 参照图3a，当切换器311与314的晶体管为P型时，配置晶体管的阱(well)以接收电压vipbulk，此内容将在下面段落中进一步说明。切换器315的晶体管包含接收电源信号vdd的阱(电源信号vdd称为第一电源信号)。切换器312的晶体管包含接收接地信号gnd的基底(接地信号gnd称为第二电源信号)。 [0035] 切换器313的晶体管包含接收电压vonbulk的阱，此内容将在下面段落中进一步说明。切换器316的晶体管包含接收电压Vcm的阱。电压Vcm具有介于参考电压电平Vrefp与Vrefn之间的电压电平。在一些实施例中，配置切换器311、313～316的晶体管的阱以接收电源信号vdd。切换器321～326的情况分别与上述切换器311～316的情况相似，差别仅在于切换器321与324接收信号Vin，而且当它们的晶体管为P型时，配置晶体管的阱以接收电压vinbulk。 [0036] 图3c为根据本发明的倍增数模转换器的另一个实施例的简略示意图。图3c所示的实施例与图3a的相似，差别仅在于切换器312与322为P型晶体管而其它的切换器为N型晶体管，仅配置切换器312与322的晶体管的阱以接收电源信号vdd，其它切换器的晶体管的阱接地，以及除切换器312与322外其它切换器的晶体管的控制信号为图3a中相应控制信号的逆信号，细节此处不再赘述。 [0037] 图4a～图4d显示电压与控制信号之间的关系。参照图4a，根据信号Ph1，切换器410提供输入信号Vip以作为电压vipbulk。根据信号Ph1_，切换器420提供电源信号vdd以作为电压vipbulk。由于图4a～图4d的原理相同，简洁起见略去对图4b～图4d的说明。另外，图4c与图4d的电压vop与von分别代表放大器341提供的正输出信号与负输出信号。 [0038] 图5a为根据本发明倍增数模转换器的另一个实施例的简略示意图。图5a与图3a相似，不同之处仅在于图5a中切换器312与322由P型晶体管组成，且切换器312与 322的阱分别接收电压vrefnbulkb与vrefnbulka。切换器312的晶体管包含接收电压vrefnbulkb的阱。切换器322包含接收电压vrefnbulka的阱。图7a与图7b为根据本发明图5a所示的参考电压的实施例的简略示意图。如图7a所示，根据控制信号Ph2b与Ph2b_，参考信号Vrefn与电源信号vdd交替作为电压vrefnbulkb。如图7b所示，根据控制信号Ph2a与Ph2a_，参考信号Vrefn与电源信号vdd交替作为电压vrefnbulka。尽管如此，在另一实施例当中，电压vrefnbulkb与vrefnbulka可由电源信号vdd代替。换言之，切换器 312与322的晶体管的阱接收电源信号vdd。 [0039] 在图5a中，所有的切换器有PMOS晶体管实现。图5b为根据本发明的倍增数模转换器另一个实施例的简略示意图。图5b与图5a相似，不同之处仅在于图5b中所有的切换器由NMOS晶体管实现，且图5b中所有切换器的控制信号为图5a中切换器控制信号的逆信号。N型晶体管的基底接收接地信号gnd。 [0040] 在本实施例中，由于子ADC 220提供的数字信号D1包含两种状态(0与1)，切换器311～316与电容器331、332之间的连接关系如在图3a中所示。如果数字信号D1包含7种状态(000～110)，MDAC的结构如则图6中所示，图6为根据本发明的倍增数模转换器另一个较佳实施例的简略示意图。MDAC 600的模块610～680耦接于放大器691的正输入终端与负输出终端之间。模块610与模块620的结构相同。模块630～680的结构都相同。接收参考信号Vrefp或Vrefn的晶体管包含接收来自子ADC的数字信号的栅极(gate)。简洁起见，不再赘述耦接于放大器691负输入终端与正输出终端之间的模块。 [0041] 可根据晶体管控制电容器C1～C8之间的连接关系。在第一时期中(例如当控制信号Ph1为高电压电平时)，电容器C1～C8并联于输入信号Vip与电压Vcm之间，以对输入信号Vip取样。在第二时期(例如当控制信号Ph2为高电压电平时)，电容器C1与C2并联。电容器C3～C8并联，然后与电容器C1串联于参考信号Vrefp或Vrefn与放大器691的负输出终端之间。 [0042] 通过利用PMOS或NMOS晶体管来实现切换器，管线式ADC 100的电力消耗可减少并且电路的时钟分布可得以显著简化。 [0043] 虽然本发明已以具体实施例揭露如上，然其并非用以限定本发明，任何本领域的普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求书所界定的为准。

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