电子器件及其制造方法、电子器件的驱动方法 |
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| 申请号 | CN201180069268.5 | 申请日 | 2011-06-02 | 公开(公告)号 | CN103430272B | 公开(公告)日 | 2015-12-02 |
| 申请人 | 富士通株式会社; | 发明人 | 岛内岳明; 豊田治; 上田知史; | ||||
| 摘要 | 本 申请 的提供一种提高 电子 器件的可靠性的电子器件及其制造方法、电子器件的驱动方法。所述电子器件（20）包括：基材（21）；导电膜（31），具备固定在基材（21）上的第一端部（33）和第二端部（34），在第一端部（33）和第二端部（34）之间相对于基材（21）能够横向移动；第一驱动 电极 （25），设置于基材（21）上的与导电膜（31）的第一主表面（31a）相向的 位置 ，并被施加第一驱动 电压 （V1）；第二驱动电极（26），设置于基材（21）上的与导电膜（31）的第二主表面（31b）相向的位置，并被施加第二驱动电压（V2）； 端子 （28），设置于基材（21）上的能够与导电膜（31）的第二主表面（31b） 接触 的位置。 | ||||||
| 权利要求 | 1.一种电子器件，其特征在于，包括： |
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| 说明书全文 | 电子器件及其制造方法、电子器件的驱动方法技术领域[0001] 本发明涉及一种电子器件及其制造方法、电子器件的驱动方法。 背景技术[0002] 在诸如移动电话等电子装置中，对MEMS（Micro Electro Mechanical Systems，微电子机械系统）技术的应用日益增长，以进一步小型化其上安装的电子器件。应用MEMS技术制造的电子器件例如可以包括开关器件、微镜（micro mirror）器件和加速度传感器等。 [0003] 在这些电子器件中，优选地，通过恰当地控制横梁等移动部的移动来提高其可靠性。 [0004] 现有技术文献 [0006] 专利文献1：JP特开2010－225810号公报 [0007] 专利文献2：JP特开平10－327037号公报 发明内容[0008] 发明所要解决的技术问题 [0009] 本发明的目的在于提高电子器件及其制造方法、电子器件的驱动方法中电子器件的可靠性。 [0010] 解决技术问题的方法 [0011] 根据下文中公开的一个方案，提供一种电子器件，基材； [0012] 导电膜，其具备固定在所述基材上的第一端部和第二端部，并在所述第一端部和所述第二端部之间相对于所述基材能够横向移动；第一驱动电极，其设置于所述基材上的与所述导电膜的第一主表面相向的位置，并被施加第一驱动电压；第二驱动电极，其设置于所述基材上的与所述导电膜的第二主表面相向的位置，并被施加第二驱动电压；端子，其设置于所述基材上的能够与所述导电膜的所述第二主表面相接触的位置。 [0013] 另外，根据下文中公开的另一个方案，提供一种电子器件的制造方法，包括：形成导电膜的工序，所述导电膜具备固定在基材上的第一端部和第二端部，并在所述第一端部和所述第二端部之间相对于所述基材能够横向移动；形成第一驱动电极的工序，所述第一驱动电极设置于所述基材上的与所述导电膜的第一主表面相向的位置，并被施加第一驱动电压；形成第二驱动电极的工序，所述第二驱动电极设置于所述基材上的与所述导电膜的第二主表面相向的位置，并被施加第二驱动电压；形成端子的工序，所述端子设置于所述基材上的能够与所述导电膜的所述第二主表面相接触的位置。 [0014] 另外，根据下文中公开的又另一个方案，提供一种电子器件的驱动方法，所述电子器件包括：基材，导电膜，其具备固定在所述基材上的第一端部和第二端部，并在所述第一端部和所述第二端部之间相对于所述基材能够横向移动，第一驱动电极，其设置于所述基材上的与所述导电膜的第一主表面相向的位置，第二驱动电极，其设置于所述基材上的与所述导电膜的第二主表面相向的位置，端子，其设置于所述基材上的能够与所述导电膜的所述第二主表面相接触的位置；其中，通过向所述第一驱动电极施加第一驱动电压，使所述导电膜吸附于所述第一驱动电极侧，以使所述导电膜远离所述端子，通过向所述第二驱动电极施加第二驱动电压，使所述导电膜吸附于所述第二驱动电极侧，以使所述端子与所述导电膜连接。附图说明 [0015] 图1是满足初步条件的电子器件的立体图。 [0016] 图2是沿图1中I－I线的剖面图。 [0017] 图3是在开关处于接通状态时的、满足初步条件的电子器件的剖面图。 [0018] 图4是第一实施方式的电子器件的立体图。 [0019] 图5是第一实施方式的电子器件的导电膜及其周围的放大立体图。 [0021] 图7（a）～图7（c）是用于说明第一实施方式的电子器件的驱动方法的示意图。 [0022] 图8（a）是第一实施方式的电子器件的示意图（其一），图8（b）是其等效电路图。 [0023] 图9（a）是第一实施方式的电子器件的示意图（其二），图9（b）是其等效电路图。 [0024] 图10（a）是第一实施方式的电子器件的示意图（其三），图10（b）是其等效电路图。 [0025] 图11（a）是第一实施方式的电子器件的示意图（其四），图11（b）是其等效电路图。 [0026] 图12是示出一例第一实施方式的电子器件用途的的示意图。 [0027] 图13（a）～图13（c）是制造第一实施方式的电子器件的过程中的剖面图（其一）。 [0028] 图14（a）～图14（c）是制造第一实施方式的电子器件的过程中的剖面图（其二）。 [0029] 图15（a）、15（b）是制造第一实施方式的电子器件的过程中的剖面图（其三）。 [0030] 图16是制造第一实施方式的电子器件的过程中的俯视图（其一）。 [0031] 图17是制造第一实施方式的电子器件的过程中的俯视图（其二）。 [0032] 图18是制造第一实施方式的电子器件的过程中的俯视图（其三）。 [0033] 图19是制造第一实施方式的电子器件的过程中的俯视图（其四）。 [0034] 图20是第二实施方式的电子器件的立体图。 [0035] 图21（a）是第二实施方式的电子器件的示意图（其一），图21（b）是其等效电路图。 [0036] 图22（a）是第二实施方式的电子器件的示意图（其二），图22（b）是其等效电路图。 [0037] 图23（a）是第二实施方式的电子器件的示意图（其三），图23（b）是其等效电路图。 [0038] 图24（a）是第二实施方式的电子器件的示意图（其四），图23（b）是其等效电路图。 [0039] 图25（a）～（c）是制造第二实施方式的电子器件的过程中的剖面图（其一）。 [0040] 图26（a）、（b）是制造第二实施方式的电子器件的过程中的剖面图（其二）。 [0041] 图27是制造第二实施方式的电子器件的过程中的俯视图（其一）。 [0042] 图28是制造第二实施方式的电子器件的过程中的俯视图（其二）。 [0043] 图29是制造第二实施方式的电子器件的过程中的俯视图（其三）。 [0044] 图30是制造第二实施方式的电子器件的过程中的俯视图（其四）。 具体实施方式[0045] 在对实施方式进行说明之前，先对成为本实施方式的基础的初步条件进行说明。 [0046] 图1是满足初步条件的电子器件的立体图。 [0047] 该电子器件1是应用MEMS技术制造的开关器件，其在基材2的上面具备横梁3、上部驱动电极4、下部驱动电极5、输入电极6、以及输出电极7。 [0050] 此外，输入电极6、输出电极7以及端子8的材料，使用电阻小于其他金属的金。 [0051] 图2是沿图1中I－I线的剖面图。 [0053] 图3是在开关处于接通状态时的电子器件1的剖面图。 [0054] 如图3所示，如果要使开关处在接通状态，则在上部驱动电极4和下部驱动电极5之间施加驱动电压V，并在上部驱动电极4和下部驱动电极5之间产生静电引力。由此，横梁3向基板2侧弯曲而使端子8与输入电极6和输出端子7（参照图1）的各电极相接触，输入端子6和输出端子7经由端子8电连接。 [0055] 此外，如果要使开关处在断开状态，则停止施加驱动电压V并凭借横梁3自身的弹性力使其恢复原来的状态，并使端子8与输入电极6和输出电极7的各电极分离即可。 [0056] 然而，如上所述那样，使开关处在接通状态时，为了防止流向输入电极6和输出电极7的RF信号发生损失，优选尽可能地降低各电极6、7和端子8之间的接触电阻。 [0057] 作为降低该接触电阻的方法，例如有如下方法，即：通过提升驱动电压V，向基板2侧强力地吸附横梁3。 [0058] 但是，上述般如果在开关处在接通状态时提升驱动电压V，则即使停止施加驱动电压V，端子8仍保持贴合在各电极6、7的状态，因此有可能发生无法使开关处于断开状态的情况。将这样的端子8的贴合称之为粘连（sticking），将成为电子器件1的可靠性降低的主要原因。 [0059] 特别是，作为输入电极6、输出电极7、以及端子8的材料而采用的金较软，因此容易粘合在其他金属材料，助长了上述粘连（sticking）现象的发生。 [0060] 进而，即使在不发生这种粘连现象的情况下，如果输入于输入电极6的RF信号与约为数Hz的低频载波重叠，则通过该载波的峰值电压，在端子8和输入电极6之间也会产生静电引力。在该情况下，由于该静电引力的存在，端子8与输入电极6接触，从而有可能出现无法使开关处于断开状态的情况。 [0062] （第一实施方式） [0063] 图4是本实施方式的电子器件20的立体图。 [0064] 该电子器件20具有基材21和导电膜31。 [0066] 沟槽24a俯视呈长方形形状，在其内侧设有上述的导电膜31。导电膜31以沿着沟槽24a的长尺寸方向延伸的方式设置，并在第一端部33和第二端部34处固定于基材21上。 [0067] 另外，由于导电膜31的第一主表面31a和第二主表面31b分别面向基材21的横向D，因此导电膜31可在横向D上移动。 [0068] 而且，在沟槽24a的旁边的与第一主表面31a相向的部分，第一驱动电极25与沟槽24a隔开间隔而设置。该第一驱动电极25的俯视时的形状呈沿着沟槽24a的长尺寸方向长的长方形形状。 [0069] 另外，在沟槽24a的旁边的与第二主表面31b相向的部分，分别设有多个第二驱动电极26和端子28。其中，端子28露出于沟槽24a的侧面，并能够与导电膜31接触。 [0070] 本实施方式中，多个端子28分别通过导体图案27而互相电连接。 [0071] 另一方面，多个第二驱动电极26与沟槽24a隔开间隔而设置，其俯视时的形状呈沿着沟槽24a的长尺寸方向长的长方形形状。 [0072] 进而，在导体图案27上设有第一电极片35，并在导电膜31的第一端部33电连接第二电极片36。第一电极片35和第二电极片36的材料没有特别限制，在本实施方式中，通过在金膜上形成图案（patterning）来形成这些第一电极片35和第二电极片36。 [0073] 图5是上述导电膜31及其周围的放大立体图。 [0074] 导电膜31的尺寸没有特别限制。在本实施方式中，导电膜31的厚度T约为2μm～3μm，导电膜31的长度X1约为500μm～1000μm。另外，导电膜31的高度H约为25μm。 [0075] 而且，第一驱动电极25的长尺寸方向的长度X2约为500μm，第一驱动电极25和第二驱动电极26之间的间隔W约为20μm。 [0077] 另一方面，端子28的前端未被电介质膜37所覆盖，从而能够与导电膜31接触。而且，在多个第二驱动电极26之间分别设有一个多个端子28的各端子。 [0078] 图6是电子器件20和用于驱动该电子器件20的驱动器IC（integrated circuit）40的示意图。 [0079] 驱动器IC40是作为电压供给部而设置的，其向第一驱动电极25输出第一驱动电压V1，并选择性地向多个第二驱动电极26的各电极输出第二驱动电压V2。另外，导电膜31借助驱动器IC40通常保持在基准电压V0。 [0080] 而且，上述第一驱动电压V1和第二驱动电压V2均是高于基准电压V0的正电压。在本实施方式中，将基准电压V0设定成地电位，并将第一驱动电压V1和第二驱动电压V2各自的电压值设定成约为5V～20V。 [0081] 在此，如上所述那样，由于导电膜31是可移动的，因此如果导电膜31隔着电介质膜37接近于第一驱动电极25，则在导电膜31和第一驱动电极25之间形成电容器C。这种电容器C在导电膜31接近于第二驱动电极26时也形成。 [0082] 由于电容器C具有使交流成分通过的特性，因此有可能使成为噪声原因的交流成分从电子器件20传递至驱动器IC40。 [0083] 为了防止这样的噪声，在本实施方式中，在电子器件20和驱动器IC40之间设有多个RF模块44。RF模块是具有约为10kΩ的高电阻的电阻元件，具备防止交流成分从电子器件20传递至驱动器IC40的功能。 [0084] 在该电子器件20中，能够通过使用驱动器IC40来变更施加上述的第一驱动电压V1和第二驱动电压V2的动作，并通过以下方法使导电膜31与多个端子28中的任一端子接触。 [0085] 接着，针对该电子器件20的驱动方法进行说明。 [0086] 图7（a）～图7（c）是用于说明电子器件20的驱动方法的示意图。 [0087] 图7（a）是向第一驱动电极25施加第一驱动电压V1时的立体图。此外，该例子中，不向第二驱动电极26施加第二驱动电压V2，使第二驱动电极26的电势与导电膜31的电势相同。 [0088] 在该情况下，在第一驱动电极25和导电膜31之间产生静电引力，而在具有相同电势的第二驱动电极26和导电膜31之间不产生静电引力。 [0089] 从而，导电膜31被第一驱动电极25吸附，而全部的端子28远离导电膜31。 [0090] 另一方面，图7（b）是仅向靠近第二端部34的两个第二驱动电极26施加第二驱动电压V2时的立体图。此外，在该情况下，不向第一驱动电极25施加第一驱动电压V1，使第一驱动电极25的电势与导电膜31的电势相同。 [0091] 如果这样，在具有相同电势的第一驱动电极25和导电膜31之间不产生静电引力。另一方面，在施加第二驱动电压V2的两个驱动电极26和导电膜31之间产生静电引力，从而使该两个驱动电极26之间的端子28与导电膜31连接。 [0092] 另外，图7（c）是向所有驱动电极26施加第二驱动电压V2时的立体图。在该情况下，也与图7（b）的情况相同地，不向第一驱动电极25施加第一驱动电压V1，使第一驱动电极25的电势与导电膜31的电势相同。 [0093] 如此，如果向所有驱动电极26施加第二驱动电压V2，导电膜31被吸附在所有驱动电极26上，而多个端子28的所有端子与导电膜31连接。 [0094] 如上所示，在图7（a）～图7（c）的例子中，能够使导电膜31与多个端子28中的任一端子接触。由此，能够将电子器件20用作为将导电膜31电连接于多个端子28中任一端子的开关器件。 [0095] 另外，如果不需要将导电膜31电连接于多个端子28中的任何端子，则通过施加图7（a）中所示的第一驱动电压V1强制地将导电膜31吸附在第一驱动电极25上。 [0096] 因此，不同于图3所示那样仅利用横梁3的弹性力来使端子8离开输入电极6的情况，不会出现因粘连而保持导电膜31贴合在端子28上的状态的情况。 [0097] 关于这一点，在以下情况下其实际优点更突出，即：为了减少端子28和导电膜31的接触电阻而提升第二驱动电压V2，从而将导电膜31强力地吸附在端子28上。 [0098] 而且，即使在导电膜31流过与数Hz左右的低频载波重叠的RF信号，而该载波的峰值电压导致导电膜31和第二驱动电极26之间产生静电引力的情况下，也能够将导电膜31可靠地吸附在第一驱动电极25侧。 [0099] 由此，在本实施方式中，能够将端子28和导电膜31可靠地分开，进而能够提高电子器件20的可靠性。 [0100] 上述中，将电子器件20用作了开关器件，但也可如下文中所述般能够将电子器件20用作为可变电感器。 [0101] 图8（a）是电子器件20的示意图（其一），图8（b）是其等效电路图。 [0102] 图8（a）例子示出利用第一驱动电压V1将导电膜31吸附于第一驱动电极25的状态。 [0103] 在该情况下，导电膜31远离所有端子28。如图8（b）所示，如果将导电膜31视为第一～第四电感部分L1～L4串联连接的电感器，则该情况等同于第一～第四电感部分L1～L4串联连接在第一电极片35和第二电极片36之间的情况。 [0104] 图9（a）是电子器件20的示意图（其二），图9（b）是其等效电路图。 [0105] 在该情况下，向靠近第二端部34的两个第二驱动电极26施加第二驱动电压V2，从而使导电膜31与这些第二驱动电极26之间的端子28接触。 [0106] 如果这样，靠近第二端部34的导电膜31的一部分被导体图案27旁路掉（bypass）（即，电流不流经导电膜31的一部分而流经导体图案27）。因此，如图9（b）所示，在第一电极片35和第二电极片36之间第四电感部分L4消失，与图8（a）的情况相比能够减少电路的电感部分。 [0107] 图10（a）是电子器件20的示意图（其三），图10（b）是其等效电路图。 [0108] 在该情况下，向靠近第二端部34的三个第二驱动电极26施加第二驱动电压V2，从而使导电膜31与这些第二驱动电极26之间的端子28接触。 [0109] 如果这样，导电膜31的被导体图案27旁路掉的部分的长度与图9（a）的情况相比变长。从而，如图10（b）所示，在第一电极片35和第二电极片36之间第三电感部分L3与第四电感部分L4消失，从而与图9（a）的情况相比能够减少电路的电感部分。 [0110] 图11（a）是电子器件20的示意图（其四），图11（b）是其等效电路图。 [0111] 在该情况下，通过向所有第二驱动电极26施加第二驱动电压V2，使导电膜31与所有端子28接触。 [0112] 如果这样，电路的电感部分与图10（a）的情况相比变得更少，如图11（b）所示，在第一电极片35和第二电极片36之间第二～第四电感部分L2～L4消失。 [0113] 如上所述，根据本实施方式的电子器件20，能够通过向多个第二驱动电极26的某个电极施加第二驱动电压V2来改变被导体图案27旁路掉的部分的导电膜31的长度。由此，能够阶段性地调节电路的电感，并能够将电子器件20用作为可变电感器。 [0114] 根据该电子器件20，例如能够在大约数Ω～500Ω的范围内调节电感。 [0115] 就电子器件20的用途而言没有特别限制。 [0116] 图12是示出电子器件20的用途的一例的示意图。 [0117] 在图12所示的例子中，将电子器件20的第一电极片35与第一高频器46电连接，将电子器件20的第二电极片36与第二高频器47电连接。 [0118] 而且，对电子器件20的电感进行如上述图8～图11所示的调整，以使从电子器件20观看的第一高频器46的阻抗与从电子器件20观看的第二高频器47的阻抗相同。通过这种方式，能够实现第一高频器46和第二高频器47的阻抗匹配，从而能够抑制高频信号在各高频器46、47之间的损失。 [0120] 接着，关于本实施方式的电子器件20的制造方法进行说明。 [0121] 图13～图15是制造本实施方式的电子器件20的过程中的剖面图，图16～图19是其俯视图。 [0122] 首先，如图13（a）所示，作为基材21准备在硅基板22之上将氧化硅膜23和硅膜24按此顺序堆叠而形成的SOI基板。 [0123] 在该基材21中，硅基板22的厚度约为525μm，氧化硅膜23的厚度约为4μm。另外，硅膜24的厚度约为25μm。 [0124] 接着，如图13（b）所示，在基材21的上侧的整个面上涂覆光致抗蚀剂，并对其进行曝光、显影以形成第一抗蚀剂图案29。 [0125] 然后，将第一抗蚀剂图案29作为掩膜，通过干蚀刻对硅膜24进行蚀刻，从而在基材21上形成互相隔开间隔的第一～第三凹部24b～24d。 [0126] 作为该干蚀刻，优选采用蚀刻的各向异性高的Deep-RIE（Deep Reactive Ion Etching，深反应离子刻蚀）。在Deep-RIE中，通过向蚀刻气氛中交替供给SF6和C4F8，使得基于沉积物的侧壁保护和蚀刻能够交替进行，并能够使第一～第三凹部24b～24d各自的侧壁垂直于基材21的上表面。 [0127] 其后，去除第一抗蚀剂图案29。 [0128] 图16是结束了本工序之后的俯视图，上述图13（b）是沿图16中II－II线的剖面图。 [0129] 如图16所示，通过本工序的蚀刻形成与第三凹部24d连通的沟道24e和第五凹部24g、以及第四凹部24f。 [0130] 其中，沟道24e对应于上述端子28（参照图4），第五凹部24g对应于第二端部34。另外，第四凹部24f对应于第一端部33。 [0131] 接着，如图13（c）所示，在第一～第三凹部24b～24d各自的内表面和硅膜24的上表面通过CVD（chemical vapor deposition，化学蒸汽沉积）法形成厚度约为100nm～500nm的电介质膜37。 [0132] 电介质膜37的材料没有特别限制，优选地，将形成与氧化硅膜24具有蚀刻选择性的膜来作为电介质膜37，在本实施方式中将氮化硅膜作为电介质膜37来形成。 [0133] 接着，如图14（a）所示，在电介质膜37上涂覆光致抗蚀剂，并对其进行曝光、显影以形成第二抗蚀剂图案38。 [0134] 然后，将第二抗蚀剂图案38作为掩膜，利用RIE（Reactive Ion Etching，反应离子刻蚀）对电介质膜37和硅膜24进行干蚀刻，由此在硅膜24形成缝隙24e。 [0135] 在该干蚀刻中使用的蚀刻气体没有特别限制。用于氮化硅膜的蚀刻气体，能够使用例如C4F6气体和O2气体的混合气体或者C2F6气体，该氮化硅膜是作为电介质膜37而形成的。另一方面，针对硅膜24，优选向蚀刻气氛中交替供给SF6和C4F8的已描述的Deep-RIE来进行蚀刻。 [0136] 其后，去除第二抗蚀剂图案38。 [0137] 图17是结束了本工序之后的俯视图，上述图14（a）是沿图17中III－III线的剖面图。此外，在图17和以下说明的图18及图19中，省略了电介质膜37。 [0138] 如图17所示，缝隙24e从第四凹部24f延伸至第五凹部24g。 [0139] 接着，针对得到图14（b）所示的剖面结构为止的工序进行说明。 [0140] 首先，通过溅射法在电介质膜37的上面和缝隙24e的内表面以贴合膜和金膜的顺序形成贴合膜和金膜，来作为种子层（seed layer）41。该贴合膜的材料的膜厚没有特别限制。在本实施方式中，作为贴合膜形成厚度约为10nm的钛膜或铬膜。另外，金膜的厚度约为100nm。 [0141] 接着，在该种子层41的上面形成第三抗蚀剂图案42。第三抗蚀剂图案42在第一～第三凹部24b～24d和缝隙24e各自的上面具有窗口42a。 [0143] 如此填埋在第一凹部24b中的金膜成为第一驱动电极25，填埋在第二凹部24c中的金膜成为第二驱动电极26。而且，填埋在缝隙24e中的金膜成为导电膜31，填埋在第三凹部24d的金膜成为导体图案27。 [0145] 其后，去除第三抗蚀剂图案42。 [0146] 图18是结束了本工序之后的俯视图，上述图14（b）是沿图18中IV－IV线的剖面图。 [0147] 如图18所示，在本工序中，也通过在第四凹部24f和第五凹部24g中填埋上述金膜，来形成导电膜31的第一端部33和第二端部34。进而，在多个沟道24e中的每一个沟道中也填埋金膜以形成多个端子28。 [0148] 接着，如图14（c）所示，通过使用氩气的离子铣削（ion milling）去除在电介质膜37的上表面形成的部分种子层41。 [0149] 接着，如图15（a）所示，在基材21的上侧的整个面上涂覆光致抗蚀剂，并对其进行曝光、显影，以形成具有与导电膜31相重叠的窗口45a的第四抗蚀剂图案45。 [0150] 然后，将第四抗蚀剂图案45作为掩膜，通过干蚀刻去除导电膜31旁边的电介质膜37和硅膜24，在基材21上形成沟槽24a。 [0151] 在干蚀刻中使用的蚀刻气体没有特别限制。用于氮化硅膜的蚀刻气体，能够使用例如C4F6气体和O2气体的混合气体或者C2F6气体，该氮化硅膜是作为电介质膜37而形成的。另一方面，针对硅膜24，优选向蚀刻气氛中交替供给SF6和C4F8的已描述的Deep-RIE来进行蚀刻。 [0152] 其后，去除第四抗蚀剂图案45。 [0153] 图19是结束了本工序之后的俯视图，上述图15（a）是沿图19中V－V线的剖面图。 [0154] 如图19所示，沟槽24a俯视呈沿着导电膜31的延伸方向长的长方形形状。 [0155] 接着，如图15（b）所示，经由沟槽24a向氧化硅膜23供给氢氟酸蒸气。由此，沟槽24a和导电膜31下面的氧化硅膜23各向同性地被蚀刻而去除，因此导电膜31从氧化硅膜23的约束中解放，沿着基材21横向D可移动。 [0156] 其结果是，能够使导电膜31的第一主表面31a接近于第一驱动电极25，或使第二主表面31b接近于第二驱动电极26。 [0157] 此外，在本工序中使用的蚀刻气体并不限制于氢氟酸蒸气。例如，使用C4F6气体和O2气体的混合气体来蚀刻去除氧化硅膜23也可。作为电介质膜37而形成的氮化硅膜对这些蚀刻气体具有耐蚀刻性。因此，能够在本工序结束之后使电介质膜37留存在第一驱动电极25和第二驱动电极26的侧面，并能够防止沿着横向D可移动的导电膜31与第一驱动电极25或第二驱动电极26发生短路。 [0158] 其后，在基材21上侧的整个面上形成金膜，并通过剥离法（liftoff process）在该金膜上形成图案（patterning）以形成第一电极片35和第二电极片36（参照图4）。 [0159] 通过以上的方式，完成本实施方式的电子器件20的基本结构。 [0160] （第二实施方式） [0161] 图20是本实施方式的电子器件50的立体图。此外，在图20中，对于与第一实施方式中说明的构成要素相同的构成要素，赋予与第一实施方式相同的附图标记，且在下文中省略其说明。 [0162] 如图20所示，在本实施方式中，设置互相串联连接的多个涡旋形线圈51，以代替在第一实施方式中说明的导体图案27（参照图4）。 [0163] 这些线圈51可以具有相同的电感，各线圈51的也可以具有不同的电感。 [0164] 另外，多个端子28分别与各线圈51之间的连接点P电连接，而且，第一电极片35和第二电极片36分别与多个线圈51的两端电连接。 [0165] 接着，参照图21～图24对该电子器件50的驱动方法进行说明。此外，在图21～图24中，对于与第一实施方式中说明的构成要素相同的构成要素，赋予与第一实施方式相同的附图标记，且在下文中省略其说明。 [0166] 另外，在下文中，使用在第一实施方式中说明的驱动器IC40（图6）向电子器件50供给第一驱动电压V1、第二驱动电压V2、以及基准电压V0。 [0167] 图21（a）是电子器件50的示意图（其一），图21（b）是其等效电路[0168] 图21（a）示出利用第一驱动电压V1将导电膜31贴合于第一驱动电极25的状态。此外，在该例子中，并未向多个第二驱动电极26中的所有电极施加第二驱动电压V2，且使第二驱动电极26的电势与导电膜31的电势相同。 [0169] 在该情况下，导电膜31远离所有端子28，多个线圈51中不存在被导电膜31旁路掉的部分。 [0170] 从而，如图21（b）所示，将各线圈51的电感按离第二电极片36近的顺序设定为l1、l2、l3，则此时各线圈51的合成电感变成l1+l2+l3。 [0171] 图22（a）是电子器件50的示意图（其二），图22（b）是其等效电路图。 [0172] 在该情况下，向靠近第一电极片35的两个第二驱动电极26施加第二驱动电压V2，使导电膜31与这些第二驱动电极26之间的端子28接触。 [0173] 此外，不向第一驱动电极25施加第一驱动电压V1，使第一驱动电极25具有与导电膜31相同的电势。对此，在下述的图23和图24中也同样处理。 [0174] 如果这样，则靠近第一电极片35的线圈51被导电膜31旁路掉（即，电流不流经线圈51而流经导电膜31）。进而，由于导电膜31的电感部分与涡旋形各线圈51的电感相比非常小，因此可以忽略不计。 [0175] 因此，如图22（b）所示，在第一电极片35和第二电极片36之间被旁路掉的线圈51的电感l3消失，各线圈51的合成电感变成l1+l2。 [0176] 图23（a）是电子器件50的示意图（其三），图23（b）是其等效电路图。 [0177] 在该情况下，向靠近第一电极片35的三个第二驱动电极26施加第二驱动电压V2，使导电膜31与这些第二驱动电极26之间的端子28接触。 [0178] 这样，则靠近第一电极片35的两个线圈51被导体图案27旁路掉。 [0179] 因此，如图23（b）所示，在第一电极片35和第二电极片36之间被旁路掉的两个线圈51的电感l2、l3消失，各线圈51的合成电感变成l1。 [0180] 图24（a）是电子器件50的示意图（其四），图24（b）是其等效电路图。 [0181] 在该情况下，通过向所有第二驱动电极26施加第二驱动电压V2，使导电膜31与所有端子28接触，使所有线圈51被导体图案27旁路掉。 [0182] 其结果是，如图24（b）所示，在第一电极片35和第二电极片36之间所有线圈51的电感l1、l2、l3消失，各线圈51的合成电感实质上变成0。 [0183] 如上所述，根据本实施方式的电子器件50，能够通过向多个第二驱动电极26中的某个电极施加第二驱动电压V2来阶段性地调节电路的电感，从而能够将电子器件50用作可变电感器。 [0184] 而且，由于涡旋形线圈51的电感与导电膜31的电感相比非常大，因此与第一实施方式那样利用导电膜31自身的电感部分来调整电路的电感的情况相比能够增大其调整范围。 [0185] 进而，如图21（a）所示，不需要将线圈51的全部线圈用导电膜31来旁路掉时，通过第一驱动电压V1将导电膜31强制地吸附于第一驱动电极25侧，因此能够防止出现保持导电膜31贴合于各端子28上的状态的情况。 [0186] 此外，该电子器件50的用途没有特别限制，但如在第一实施方式的图12中说明那样，优选地将电子器件50使用于实现第一高频器46和第二高频器47的阻抗匹配。 [0187] 接着，针对该电子器件50的制造方法进行说明。 [0188] 图25～图26是制造本实施方式的电子器件的过程中的剖面图，图27～图30是其俯视图。此外，在图25～图30中，对于与第一实施方式中说明的构成要素相同的构成要素，赋予与第一实施方式相同的附图标记，且在下文中省略其说明。 [0189] 在该电子器件50的制造中，通过实施第一实施方式中说明的图13（a）～图14（c）的工序，得到图25（a）中所示的剖面结构。但是，本实施方式中不需要第一实施方式中形成的导体图案27。 [0190] 接着，如图25（b）所示，在第二驱动电极26旁边的电介质膜37的上面，使用剥离法在电镀金膜上形成图案（patterning），由此形成线圈51的下部配线51a。 [0191] 图27是结束了本工序后的俯视图，上述图25（b）是沿图27中VI－VI线的剖面图。 [0192] 如图27所示，下部配线51a俯视呈涡旋形的形状。 [0193] 接着，如图25（c）所示，在基材21上侧的整个面上，通过CVD法形成氧化硅膜来作为绝缘膜55，之后在该绝缘膜55上形成图案（patterning），由此使绝缘膜55仅残留在下部配线51a上面及其周围。 [0194] 之后，再次在绝缘膜55上形成图案（patterning），由此使绝缘膜55残留在靠近第二驱动电极26的下部配线51a上面的同时，去除除此之外的下部配线51a上面的绝缘膜55。 [0195] 而且，如图26（a）所示，通过电镀在下部配线51a和绝缘膜55上面形成金膜，并使用剥离法在该金膜上形成图案（patterning），由此形成与下部配线51a连接的线圈51的上部配线51b。 [0196] 图28是结束本工序后的俯视图，上述图26（a）是沿图28中VII－VII线的剖面图。此外，在图28中省略了电介质膜37和绝缘膜55。 [0197] 其后，通过执行第一实施方式中说明的图15（a）、15（b）的工序，如图26（b）所示那样，在导电膜31的两个主表面侧形成沟槽24a，并使导电膜31在基材21的横向上可移动。 [0198] 图29是结束本工序后的俯视图，上述图26（b）是沿图29中VIII－VIII线的剖面图。此外，在图29中省略了电介质膜37和绝缘膜55。 [0199] 其后，如图30所示，将第一电极片35和第二电极片36形成在基材21的上面，该第一电极片35和第二电极片36是通过使用剥离法在金镀膜上形成图案来形成的。 [0200] 通过以上的方法完成本实施方式的电子器件50的基本结构。 |
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