半导体装置及其制造方法 |
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| 申请号 | CN201410076912.7 | 申请日 | 2014-03-04 | 公开(公告)号 | CN104064587B | 公开(公告)日 | 2017-03-01 |
| 申请人 | 株式会社东芝; | 发明人 | 清水达雄; 西尾让司; 太田千春; 四户孝; | ||||
| 摘要 | 本 发明 的 半导体 装置具备含有p型杂质和n型杂质的n型SiC的杂质区。并且，当将p型杂质记为元素A、将n型杂质记为元素D时，元素A与元素D的组合为Al（ 铝 ）、Ga（镓）或In（铟）与N（氮）的组合以及B（ 硼 ）与P（磷）的组合中的至少一种组合，构成上述组合的上述元素A的浓度与上述元素D的浓度之比大于0.40且小于0.95，构成上述组合的上述元素D的浓度为1×1018cm-3以上且1×1022cm-3以下。 | ||||||
| 权利要求 | 1.一种半导体装置，其特征在于，具备4H-SiC的n型SiC区，所述n型SiC区含有p型杂质和n型杂质，当将所述p型杂质记为元素A、将所述n型杂质记为元素D时，所述元素A与所述元素D的组合为Al(铝)、Ga(镓)或In(铟)与N(氮)的组合以及B(硼)与P(磷)的组合中的至少一种组合，构成所述组合的所述元素A的浓度与所述元素D的浓度之比大于0.40且小于0.95，构成所述组合的所述元素D的浓度为1×1018cm-3以上且1×1022cm-3以下。 |
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| 说明书全文 | 半导体装置及其制造方法[0001] 相关申请的交叉引用 技术领域[0003] 本发明涉及半导体装置及其制造方法。 背景技术[0004] 作为下一代功率半导体器件用的材料，SiC（碳化硅）受到期待。与Si（硅）相比，SiC的带隙为3倍、击穿场强约为10倍和热导率约为3倍，具有优异的物性。如果充分发挥该特性，则能够实现低损耗且能高温工作的功率半导体器件。 [0005] 另一方面，SiC由于杂质的固溶极限低、杂质所形成的带隙中的能级深而使p型杂质区或n型杂质区的电阻难以降低。 发明内容[0006] 本发明所要解决的课题在于提供使n型杂质区的电阻减小的半导体装置及其制造方法。 [0007] 本发明的半导体装置具备含有p型杂质和n型杂质的n型SiC的杂质区。并且，当将p型杂质记为元素A、将n型杂质记为元素D时，元素A与元素D的组合为Al（铝）、Ga（镓）或In（铟）与N（氮）的组合以及B（硼）与P（磷）的组合中的至少一种组合，构成上述组合的元素A的浓度与元素D的浓度之比大于0.40且小于0.95，构成上述组合的上述元素D的浓度为1×1018cm-3以上且1×1022cm-3以下。 [0009] 图1是表示第一实施方式的半导体装置的示意剖面图。 [0010] 图2是说明共掺杂的作用的图。 [0011] 图3是说明共掺杂的作用的图。 [0012] 图4是说明共掺杂的作用的图。 [0013] 图5是说明共掺杂的作用的图。 [0014] 图6是说明共掺杂的作用的图。 [0015] 图7是表示n型SiC的情况下的Al和N的浓度与薄层电阻的关系的图。 [0016] 图8是表示p型SiC的情况下的N和Al的浓度与薄层电阻的关系的图。 [0017] 图9是表示第一实施方式的半导体装置的制造方法的工序流程图。 [0018] 图10是表示第一实施方式的半导体装置的制造方法的示意剖面图。 [0019] 图11是表示第一实施方式的半导体装置的制造方法的示意剖面图。 [0020] 图12是表示第一实施方式的半导体装置的制造方法的示意剖面图。 [0021] 图13是表示第一实施方式的半导体装置的制造方法的示意剖面图。 [0022] 图14是表示第一实施方式的半导体装置的制造方法的示意剖面图。 [0023] 图15是表示第二实施方式的半导体装置的制造方法的工序流程图。 [0024] 图16是表示第二实施方式的半导体装置的制造方法的示意剖面图。 [0025] 图17是表示第三实施方式的半导体装置的示意剖面图。 [0026] 图18是表示第三实施方式的半导体装置的制造方法的工序流程图。 [0027] 图19是表示第三实施方式的半导体装置的制造方法的示意剖面图。 [0028] 图20是表示第三实施方式的半导体装置的制造方法的示意剖面图。 [0029] 图21是表示第三实施方式的半导体装置的制造方法的示意剖面图。 [0030] 图22是表示第三实施方式的半导体装置的制造方法的示意剖面图。 [0031] 图23是表示第三实施方式的半导体装置的制造方法的示意剖面图。 [0032] 图24是表示第三实施方式的半导体装置的制造方法的示意剖面图。 [0033] 图25是表示第四实施方式的半导体装置的示意剖面图。 具体实施方式[0034] 以下，参考附图对本发明的实施方式进行说明。其中，以下的说明中，对同一构件等标注同一标号，对说明过一次的构件等适当省略其说明。 [0035] 另外，在以下的说明中，n+、n、n-和p+、p、p-的记载表示各导电型中杂质浓度的相对高低。即，n+表示n型杂质浓度与n相比相对较高，n-表示n型杂质浓度与n相比相对较低。另外，p+表示p型杂质浓度与p相比相对较高，p-表示p型杂质浓度与p相比相对较低。另外，有时也将n+型、n-型简记为n型，将p+型、p-型简记为p型。 [0036] （第一实施方式） [0037] 本实施方式的半导体装置具备具有第一面和第二面的SiC衬底、设置在SiC衬底的第一面侧的n型SiC层和形成在SiC层的表面上的p型第一SiC区。并且，具备n型第二SiC区，该n型第二SiC区形成在第一SiC区的表面上，含有p型杂质和n型杂质，当将p型杂质记为元素A、将n型杂质记为元素D时，元素A与元素D的组合为Al（铝）、Ga（镓）或In（铟）与N（氮）的组合以及B（硼）与P（磷）的组合中的至少一种组合，构成上述组合的上述元素A的浓度与上述元素D的浓度之比大于0.40且小于0.95，构成上述组合的上述元素D的浓度为1×1018cm-3以上且1×1022cm-3以下。进而，还具备连续地形成在SiC层、第一SiC区的表面上的栅绝缘膜、形成在栅绝缘膜上的栅极、形成在第二SiC区上的第一电极和形成在SiC衬底的第二面侧的第二电极。 [0038] 图1是表示作为本实施方式的半导体装置的MOSFET的构成的示意剖面图。该MOSFET（Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管）100例如为通过离子注入形成p阱和源区的双注入MOSFET（Double Implantation MOSFET，DIMOSFET）。 [0039] 该MOSFET100具备具有第一面和第二面的SiC衬底（碳化硅衬底）12。图1中，第一面为图上侧的面，第二面为图下侧的面。该SiC衬底12例如为杂质浓度约1×1018～约1×1019cm-3的、含有例如N（氮）作为n型杂质的4H-SiC的n型SiC衬底（n衬底）。 [0040] 该SiC衬底12的第一面上形成有例如n型杂质的杂质浓度为约5×1015～约2×1016cm-3的n型SiC层（n-SiC层）14。n-SiC层14的膜厚例如为约5μm～约10μm。 [0041] n-SiC层14的部分表面上形成有p型杂质的杂质浓度为约5×1015～约1×1017cm-3的p型第一SiC区（p阱区）16。p阱区16的深度例如为约0.6μm。p阱区16作为MOSFET100的沟道区发挥作用。 [0042] 第一SiC区（p阱区）16的部分表面上形成有例如n型杂质的杂质浓度为约1×1018～约1×1022cm-3的n+型第二SiC区（源区）18。源区18的深度比第一SiC区（p阱区）16的深度浅，例如为约0.3μm。 [0043] n+型第二SiC区（源区）18中共掺杂有p型杂质和n型杂质。并且，当将p型杂质记为元素A、将n型杂质记为元素D时，元素A与元素D的组合为Al（铝）、Ga（镓）或In（铟）与N（氮）的组合以及B（硼）与P（磷）的组合中的至少一种组合。而且，构成上述组合的元素A的浓度与元18 -3 素D的浓度之比大于0.40且小于0.95。并且，构成上述组合的元素D的浓度为1×10 cm 以上且1×1022cm-3以下。 [0044] 例如，在Al（铝）、Ga（镓）或In（铟）与N（氮）的第一组合的情况下，元素A可以为选自Al（铝）、Ga（镓）或In（铟）中的一种元素。另外，也可以由Al（元素A1）与Ga（元素A2）等两种元素或者Al（元素A1）、Ga（元素A2）、In（元素A3）这三种元素构成。多种元素的情况下，将两种或三种元素合并看作构成组合的元素A，只要满足上述元素A的浓度与元素D的浓度之比、元素D的浓度的条件即可。 [0045] 另外，第一组合与第二组合这两者也可以共存。但是，构成第一组合、第二组合中的至少任何一个组合的元素必须满足上述元素A的浓度与元素D的浓度之比、元素D的浓度的条件。换言之，第一组合与第二组合必须分别地满足元素比、元素浓度。这是因为，第一组合的杂质与第二组合的杂质之间不形成下文中详述的三聚体。 [0046] 例如，在Al为1×1018cm-3、Ga为1×1018cm-3、N为4×1018cm-3的情况下（，Al+Ga）/N=0.5，N为4×1018cm-3，因此，元素比、浓度均在实施方式的范围内。 [0047] 另外，例如，在B为1×1018cm-3、P为1×1018cm-3、N为1×1018cm-3的情况下，仅着眼于作为第二组合的B和P。于是，B/P=1.0、不满足元素比，在实施方式的范围外。 [0048] 另外，例如，在Al为2.5×1017cm-3、B为2.5×1017cm-3、N为5×1017cm-3、P为5×1017cm-3的情况下，就第一组合来看，Al/N=0.5、满足比的条件，但N的浓度低于1×1018cm-3。 另外，就第二组合来看，B/P=0.5、满足比的条件，但P的浓度低于1×1018cm-3。因此，第一组合和第二组合均未分别地满足元素比、元素浓度，因此在实施方式的范围外。 [0049] 另外，本实施方式并不排除含有除上述例示以外的元素作为p型杂质或n型杂质的情况。以下，以元素A为Al、元素D为N的情况为例进行说明。 [0050] 在作为第一SiC区（p阱区）16的部分表面的n+型第二SiC区（源区）18的侧方形成有例如p型杂质的杂质浓度为约1×1018～约1×1022cm-3的p+型第三SiC区（p阱接触区）20。p阱接触区20的深度比第一SiC区（p阱区）16的深度浅，例如为约0.3μm。 [0051] n-SiC层14和第一SiC区（p阱区）16的表面上连续地具有以跨接这些区和层的方式形成的栅绝缘膜28。栅绝缘膜28可以应用例如SiO2膜、high-k绝缘膜。 [0052] 并且，栅绝缘膜28上形成有栅极30。栅极30可以应用例如多晶硅等。栅极30上形成有例如由SiO2膜形成的层间绝缘膜32。 [0053] 夹在栅极下的第二SiC区（源区）18与n-SiC层14之间的第一SiC区16作为MOSFET100的沟道区发挥作用。 [0054] 并且，具备与第二SiC区（源区）18和第三SiC区（p阱接触区）20电连接的导电性的第一电极（源区/p阱共用电极）24。第一电极（源区/p阱共用电极）24例如由Ni（镍）的阻挡金属层24a和阻挡金属层24a上的Al的金属层24b构成。Ni的阻挡金属层24a和Al的金属层24b可以通过反应形成合金。 [0055] 另外，SiC衬底12的第二面侧形成有导电性的第二电极（漏极）36。第二电极（漏极）36例如为Ni。 [0056] 另外，本实施方式中，n型杂质优选例如N（氮）、P（磷），但也可以应用As（砷）等。另外，p型杂质优选例如Al（铝），但也可以应用B（硼）、Ga（镓）、In（铟）等。 [0057] 以下，对本实施方式的作用和效果进行详述。 [0058] 本发明者们研究的结果可知，通过对SiC共掺杂作为p型杂质（p型掺杂剂）的Al和作为n型杂质（n型掺杂剂）的N，能够引起Al与N的配对。在该配对状态下，载流子得到补偿，达到载流子为零的状态。 [0059] 图2和图3是说明共掺杂的作用的图。图2为n型SiC的情况，图3为p型SiC的情况。根据本发明者们进行的第一原理计算可知，SiC中，Al进入Si（硅）位置、N进入C（碳）位置，以使Al与N相邻，由此使体系更加稳定。 [0060] 即，如图2和图3所示，通过Al与N结合而形成Al-N配对结构，在能量方面比Al和N未结合而分散的状态稳定2.9eV。在Al量与N量一致的情况下，两者全部形成配对结构的状态最稳定。 [0061] 在此，第一原理计算是使用了超软赝势（ultrasoft pseudopotential）的计算。超软赝势是由范德比尔特（Vanderbilt）等人开发的一种赝势。例如，晶格常数具有能够以1%以下的误差实现实验值的高精度。引入杂质（掺杂剂）而进行结构弛豫，计算稳定状态的总能量。在变化前后比较体系的总能量，由此判定哪种结构为稳定状态。在稳定状态下，能够显示出带隙中杂质的能级位于哪个能位。 [0062] 如图2所示可知，在N多于Al存在的情况下即n型SiC的情况下，多余的N进入Al-N配对结构附近的C位置而形成N-Al-N的三聚体，由此使体系进一步稳定。根据第一原理计算，通过形成三聚体，与配对结构和N分开存在的情况相比，体系稳定0.3eV。 [0063] 同样，如图3所示可知，在Al多于N存在的情况下即p型SiC的情况下，多余的Al进入Al-N配对结构附近的Si位置而形成Al-N-Al的三聚体，由此进一步稳定化。根据第一原理计算，通过形成三聚体，与Al-N配对结构和Al分开存在的情况相比，体系稳定0.4eV。 [0064] 接下来，对除Al与N以外的掺杂剂的组合进行考察。以针对B（硼）与N（氮）进行计算的情况为例来说明计算结果。 [0065] B进入Si位置、N进入C位置。根据第一原理计算可知，不能形成B-N-B或N-B-N这样的三聚体结构。即，虽然形成B-N的配对结构，但当附近出现B或N时，体系的能量升高。因此，多余的B或N独立地存在于远离配对结构的位置时，体系在能量方面更稳定。 [0066] 根据第一原理计算，多余的B形成三聚体时，与B-N配对和B独立存在的情况相比，体系的能量升高0.5eV。另外，多余的N形成三聚体时，与B-N配对和N独立存在的情况相比，体系的能量升高0.3eV。因此，在任何一种情况下，形成三聚体时，体系在能量方面均变得不稳定。 [0067] 图4是说明共掺杂的作用的图。图4中示出了各元素的共价半径。越朝向图的右上方、共价半径越小，越朝向左下方、共价半径越大。 [0068] 在B与N的情况下，形成三聚体时变得不稳定可以通过共价半径的大小来理解。B的共价半径小于Si的共价半径，且N的共价半径小于C的共价半径。因此，B进入Si位置、N进入C位置时，应变蓄积而不能形成三聚体。 [0069] 就作为掺杂剂的p型杂质与n型杂质的组合而言，判明除了“共价半径大于Si的元素（Al、Ga、In）”与“共价半径小于C的元素（N）”的组合、或者与此相反的“共价半径大于C的元素（B）”与“共价半径小于Si的元素（P）”的组合的情况以外，不能形成三聚体。 [0070] B、P的共价半径位于Si的共价半径与C的共价半径中间，因此，B和P能够进入Si位置、C位置中的任何一个位置。但是，其他杂质（Al、Ga、In、N、As）基本上集中于其中一个位置。可以认为Al、Ga、In、As进入Si位置、N进入C位置。 [0071] 而且，不需要考虑两种杂质都进入Si位置或都进入C位置的情况。这是因为，p型杂质与n型杂质不是最接近时，难以使应变弛豫。因此，当将p型杂质记为元素A、将n型杂质记为元素D时，对于元素A与元素D的组合（元素A与元素D）而言，除了（Al与N）、（Ga与N）、（In与N）、（B与P）这4种组合以外，难以形成三聚体。 [0072] 原子间不存在相互作用时，无法形成该配对结构或三聚体结构。根据第一原理计算的4H-SiC结构中的杂质能级（掺杂剂能级）在c轴方向上存在约10个晶胞时，观察不到相互作用，杂质能级变为平坦的状态。即，分散被充分抑制，为约10meV级。 [0073] 即，认为杂质间的距离为10nm以上时，几乎没有相互作用。因此，为了使杂质之间存在相互作用，优选杂质浓度为1×1018cm-3以上。 [0074] 该值为在已经形成SiC材料的情况下通过离子注入等形成局部的杂质分布时优选的杂质浓度的下限。 [0075] 另外，为了在半导体SiC中显现共掺杂的效果，需要将n型杂质浓度与p型杂质浓度的比率设定为特定范围的比率。在下文记述的制造方法中，重要的是从开始就以使通过离子注入引入的n型、p型各杂质的比率达到上述特定范围的比率的方式引入。虽然相互作用可够到的范围小到不足10nm，但如果在该范围内，则能够通过相互的引力形成三聚体。而且，由于引力发挥作用，因此，认为能够将杂质的活化退火温度从未进行共掺杂时的1700℃～1900℃降低至1500℃～1800℃。 [0076] 但是，在利用CVD（Chemical Vapor Deposition，化学气相沉积）法等的由气相进行的晶体生长等中，可以减小形成该三聚体时优选的杂质浓度。这是因为，能够使原料在表面流动，因此，即使在低浓度下也容易产生杂质之间的相互作用。 [0077] 气相生长中，能够形成三聚体的杂质浓度的范围为1×1015cm-3以上且1×1022cm-3以下，比离子注入时扩大。气相生长中，可以使SiC的杂质浓度稀至例如约1×1016cm-3，也可以使SiC的杂质浓度浓至例如约1×1021cm-3。特别是浓度稀的区，难以通过离子注入来形成。因此，特别是在浓度稀的区中，通过气相生长形成杂质区是有效的。而且，气相生长中，也能够形成共掺杂后的例如约5nm的极薄膜。 [0078] 另外，气相生长还具有在杂质浓度浓的区内难以产生晶体中的缺陷的优点。即，离子注入中，随着引入的杂质量增大，晶体中的缺陷量增大，通过热处理等使其恢复也变得困难。气相生长在生长中形成三聚体，也难以产生因引入杂质而导致的缺陷。从该观点出发，在例如杂质浓度为1×1019cm-3以上、进而为1×1020cm-3以上的区中，通过气相生长形成杂质区是有效的。 [0079] 由此可见，气相生长具有通过离子注入无法获得的效果。但是，离子注入中，能够形成局部共掺杂的杂质区。另外，能够以低成本形成共掺杂的杂质区。因此，可以根据需要分别使用气相生长和离子注入。 [0080] 由气相进行晶体生长时，在形成三聚体的情况下，优选p型和n型杂质浓度为1×15 -3 16 -3 10 cm 以上。进而，从容易形成三聚体的观点出发，更优选杂质浓度为1×10 cm 以上。 [0081] 其次，杂质浓度的上限在形成三聚体时也可能超过不形成三聚体时的固溶极限。这是因为，形成三聚体时，晶体中的应变弛豫，杂质变得容易固溶。 [0082] 不形成三聚体时杂质的固溶极限在N的情况下为1019cm-3级，在Al的情况下为21 -3 21 -3 10 cm 级。其他杂质约为10 cm 级。 [0083] 在杂质为一种的情况下，杂质的大小集中于小的一侧或大的一侧。因此，应变蓄积，杂质难以进入晶格点而无法活化。特别是在离子注入中，会形成大量缺陷，因此固溶极限变得格外低。 [0084] 但是，如果形成三聚体，则Al、N中的任何一种均能够引入至约1022cm-3级。（Al与N）、（Ga与N）、（In与N）、（B与P）这4种组合中，通过形成三聚体，能够使应变弛豫，因此能够扩大固溶极限。其结果，能够将杂质的固溶极限扩大到1022cm-3级。 [0085] 在杂质为B、Al、Ga、In、P的情况下，为1×1020cm-3以上、特别是6×1020cm-3以上时，应变多，成为形成大量缺陷的状态。其结果，薄层电阻或电阻率为非常大的值。 [0086] 但是，通过p型杂质与n型杂质的共掺杂，即使在这样的杂质浓度高的区中，也能够抑制缺陷。 [0087] 在杂质为N的情况下，固溶极限进一步减小一个数量级，为约2×1019cm-3。根据第一原理计算，认为这是因为产生了不活泼的晶格间N的缺陷。 [0088] N浓度的上限为1019cm-3级，但通过形成三聚体，大幅扩大至1022cm-3级。以往，在形成高浓度掺杂的n型区的情况下，不能使用氮，通过离子注入例如约1020cm-3的P而形成。但是，如果使用本实施方式，则能够使用氮形成高浓度掺杂的n型区，例如引入2×1020cm-3的N、1×1020cm-3的Al。即，以往使用氮本身就是困难的，但在本实施方式中成为可能。 [0089] 以上，通过引入p型杂质和n型杂质这两者且适当选择共价半径的组合，能够形成上述的三聚体。并且，结构变得稳定，能够减小应变。 [0090] 其结果，（1）各杂质容易进入晶格点。（2）能够实现工艺的低温化。可以期待至少降低约100℃。（3）能够活化的杂质量（上限的扩大）增加。（4）形成如三聚体或配对结构这样的稳定结构。通过该结构使熵增加，晶体缺陷量减少。（5）由于三聚体稳定，因此难以围绕着连接p型杂质与n型杂质的带旋转，结构被固定。因此，通电击穿耐性大幅提高。例如，在pn结的p型杂质区、n型杂质区中的至少一部分中引入三聚体结构时，通电击穿得到抑制，能够避免电阻升高。其结果，能够抑制流过恒定量的电流时所需的外加电压（Vf）增加的劣化现象（Vf劣化）。 [0091] 如上所述，通过共掺杂作为p型杂质的Al和作为n型杂质的N，能够引起Al与N的配对。而且，根据第一原理计算可知，此时，能够使受主能级和施主能级均变浅。 [0092] 图5、图6是共掺杂的作用的说明图。图5为n型SiC的情况，图6为p型SiC的情况。白色圆表示能级未被电子填埋的空能级，黑色圆表示能级被电子填埋的状态。 [0093] 施主能级变浅的理由在于，如图5所示，位于作为受主的Al的导带内侧的空能级与N的施主能级相互作用，由此使施主能级提高。同样，受主能级变浅的理由在于，如图6所示，位于作为施主的N的价电子带内侧的被电子填埋的能级与Al的受主能级相互作用，由此使受主能级降低。 [0094] 一般而言，作为n型杂质的N、P（磷）形成42meV～95meV的深的施主能级。作为p型杂质的B、Al、Ga、In形成160meV～300meV的非常深的受主能级。与此相对，形成三聚体时，n型杂质能够形成35meV以下的施主能级，p型杂质能够形成100meV以下的受主能级。 [0095] 在完全形成三聚体的最佳状态下，n型的N或P为约20meV左右，p型的B、Al、Ga、In为约40meV左右。由于形成这样浅的能级，因此多数活化的杂质成为载流子（自由电子、自由空穴）。因此，与不进行共掺杂时相比，体电阻降低若干数量级。 [0096] 在n型SiC的情况下，有助于载流子产生的施主能级为40meV以下，因此，与不共掺杂时相比，电阻减小。另外，35meV以下时电阻减小约一个数量级，20meV以下时电阻减小约两个数量级。但是，也包含应变弛豫效果、掺杂上限扩大效果等。 [0097] 在p型SiC的情况下，有助于载流子产生的受主能级为150meV以下，因此，与不共掺杂时相比，电阻减小。另外，100meV以下时电阻减小约一个数量级，40meV以下时电阻减小约两个数量级。但是，也包含应变弛豫效果、掺杂上限扩大效果等。 [0098] 在Al浓度与N浓度一致的情况下（N:Al=1:1），即使有浅的能级也没有载流子，因此成为绝缘体。存在与Al浓度与N浓度的差值相应的载流子。为了成为低电阻的半导体，需要具有浓度差。 [0099] 在N浓度高于Al浓度的情况下（N浓度>Al浓度），通过相互作用形成Al-N配对后剩余的N也通过对Al-N配对附近的C进行置换而变得稳定。因此，形成浅的施主能级。另外，应变也弛豫，因此，与不形成三聚体时相比能够增加N的浓度。 [0100] 图7是表示n型SiC情况下的Al和N的浓度与薄层电阻的关系的图。N浓度为2×1020cm-3。单一地引入N时，即使引入1×1019cm-3以上，也不能减小薄层电阻。其值约为300Ω/□。 [0101] 在N浓度:Al浓度从1:1变为2:1之前，能够在不产生应变的情况下形成三聚体，进入浅的施主能级的载流子电子数增加。因此，薄层电阻急剧降低。 [0102] 并且，达到2:1时，能够使用最大量的载流子，因此，成为薄层电阻最低的状态。如图7所示，薄层电阻能够减小至约1.5Ω/□。通过使N浓度:Al浓度=2:1并使N浓度与Al浓度的差值从1020cm-3增加至1022cm-3，能够使与n型SiC的接触电阻也从约10-5Ωcm3减小至约7 3 10-Ωcm。 [0103] 进而，N浓度的比例高于2:1时，由超出N浓度:Al浓度=2:1的N形成本来就深的施主能级。并且，该施主能级接受载流子电子，三聚体所形成的浅的施主能级变空。偏离N浓度:Al浓度=2:1的那一部分N与单一地引入N时接近，因此难以使应变弛豫。因此，如图7所示，薄层电阻急剧增加。 [0104] 图7中，以在不共掺杂Al的情况下引入作为n型杂质的N（氮）直到固溶极限附近为止时的薄层电阻（该情况下为约300Ω/□）作为比较对象，示出了偏离N浓度:Al浓度=2:1时薄层电阻的值如何变化。 [0105] 以形成了三聚体结构的Al浓度/N浓度=0.5为中心来考虑。在使Al浓度/N浓度为0.47以上且0.60（8×1019cm-3以上的载流子为100%自由载流子）以下的情况下，即，相对于n型杂质引入47%～60%的p型杂质的情况下，与不共掺杂Al时的薄层电阻相比，薄层电阻降低 2个数量级，非常有效。小于0.5时，浅能级减少且产生应变，因此，自由载流子数减少，为约 0.47，相当于8×1019cm-3的载流子。 [0106] 从此处开始将宽度向两侧扩展，在使Al浓度/N浓度为0.45以上且0.75（5×1019cm-3以上的载流子为100%自由载流子）以下的情况下，即，相对于N引入45%～75%的Al的情况下，薄层电阻降低2个数量级至其3倍左右的大小。小于0.5时，浅能级减少且产生应变，因此，自由载流子数减少，为约0.45，相当于5×1019cm-3的载流子。进一步将宽度向两侧扩展，在使Al浓度/N浓度大于0.40且小于0.95（1×1019cm-3以上的载流子为100%自由载流子）的情况下，即，相对于N引入40%～95%的Al的情况下，薄层电阻降低1个数量级。小于0.5时，浅能级减少且产生应变，因此，自由载流子数减少，为约0.40，相当于1×1019cm-3的载流子。 [0107] 相对于N引入50%以上的Al的一侧特性更好是因为应变充分弛豫。2个N与1个Al群集而形成三聚体的状态为50%的状态。少于50%时，在形成三聚体的状态的基础上，还存在多余的N。即，存在未能形成三聚体的N，因此，与之相应地蓄积应变。未能形成三聚体的N与单一引入的N同样，立即达到应变的极限。这样，在Al的量低于50%的情况下，急剧地产生应变，晶格缺陷增加。因此，与能够使应变弛豫的50%以上的情况相比，少于50%时，薄层电阻急剧劣化。 [0108] 另外，Al浓度/N浓度=0.995，载流子数与不共掺杂时基本等同。2×1020cm-3的0.5%即1×1018cm-3以上的载流子为100%自由载流子，因此，能够实现以往的氮掺杂的薄层电阻。因此，薄层电阻与不共掺杂时基本一致。另外，在Al浓度/N浓度=0.33、即N浓度:Al浓度=3:1的情况下，载流子电子全部被剩余的N所形成的深的施主能级接受，而不是被三聚体所形成的浅的施主能级接受。因此，薄层电阻与不共掺杂时基本一致。因此，得到共掺杂的电阻减小效果的是使Al浓度/N浓度大于0.33且小于0.995的情况，即，相对于N引入33%～99.5%的Al的情况。如果连误差也考虑在内，则可以认为大于33%且小于100%。 [0109] 在Al浓度高于N浓度的情况下（Al浓度>N浓度），通过相互作用形成Al-N配对后剩余的Al也通过对Al-N配对附近的Si进行置换而变得稳定。因此，形成浅的受主能级。另外，应变也弛豫，因此，与不形成三聚体时相比能够增加Al的浓度。可以认为该情况与N浓度>Al浓度的情况相同。 [0110] 图8是表示p型SiC的情况下的N和Al的浓度与薄层电阻的关系的图。Al浓度为2×1020cm-3。 [0111] 在Al浓度:N浓度从1:1变为2:1之前，能够在不产生应变的情况下形成三聚体，进入浅的受主能级的载流子空穴数增加。因此，薄层电阻降低。 [0112] 并且，达到2:1时，能够使用最大量的载流子，因此，成为薄层电阻最低的状态。如图8所示，薄层电阻能够减小至约40Ω/□。通过使Al浓度:N浓度=2:1并使Al浓度与N浓度的20 -3 22 -3 -5 3 -7 差值从10 cm 增加至10 cm ，能够使与p型SiC的接触电阻也从约10 Ωcm减小至约10Ωcm3。 [0113] 进而，Al浓度的比例高于2:1时，由超出Al浓度:N浓度=2:1的Al形成本来就深的受主能级。并且，该受主能级接受载流子空穴，由此三聚体所形成的浅的受主能级由电子填埋。偏离Al浓度:N浓度=2:1的那一部分Al与单一地引入Al时接近，因此难以使应变弛豫。因此，如图8所示，薄层电阻急剧增加。 [0114] 图8中，以在不共掺杂N的情况下引入作为p型杂质的Al（铝）直到固溶极限附近为止时的薄层电阻（该情况下为约10KΩ/□）作为比较对象，示出了偏离Al浓度:N浓度=2:1时薄层电阻的值如何变化。 [0115] 以形成三聚体结构的N浓度/Al浓度=0.5为中心来考虑。在使N浓度/Al浓度为0.4719 -3 以上且0.60（8×10 cm 以上的载流子为100%自由载流子）以下的情况下，即，相对于p型杂质引入47%～60%的n型杂质的情况下，与不共掺杂N时的薄层电阻相比，薄层电阻降低2个数量级，非常有效。小于0.5时，浅能级减少且产生应变，因此，自由载流子数减少，为约0.47，相当于8×1019cm-3的载流子。 [0116] 从此处开始将宽度向两侧扩展，在使N浓度/Al浓度为0.45以上且0.75（5×1019cm-3以上的载流子为100%自由载流子）以下的情况下，即，相对于Al引入45%～75%的N的情况下，薄层电阻降低2个数量级至其3倍左右的大小。小于0.5时，浅能级减少且产生应变，因此，自由载流子数减少，为约0.45，相当于5×1019cm-3的载流子。进一步扩展宽度，在使N浓19 -3 度/Al浓度大于0.40且小于0.95（1×10 cm 以上的载流子为100%自由载流子）的情况下，即，相对于Al引入40%～95%的N的情况下，薄层电阻降低1个数量级。小于0.5时，浅能级减少且产生应变，因此，自由载流子数减少，为约0.40，相当于1×1019cm-3的载流子。 [0117] 相对于Al引入50%以上的N的一侧特性更好是因为应变充分弛豫。与此相对，N少于50%时，2个Al与1个N群集而形成三聚体的状态为50%的状态，此处还存在多余的Al。即，存在未能形成三聚体的Al，因此，与之相应地蓄积应变。这样，在N低于50%的情况下，急剧地产生应变，晶格缺陷增加。因此，与能够使应变弛豫的50%以上的情况相比，少于50%时，薄层电阻急剧劣化。 [0118] 另外，N浓度/Al浓度=0.995，载流子数与不共掺杂时基本等同。2×1020cm-3的0.5%即1×1018cm-3以上的载流子为100%自由载流子，因此，能够实现以往的Al掺杂的薄层电阻。因此，薄层电阻与不共掺杂时基本一致。另外，在N浓度/Al浓度=0.33、即Al浓度:N浓度=3:1的情况下，载流子空穴全部被剩余的Al所形成的深的受主能级接受，而不是被三聚体所形成的浅的受主能级接受。因此，薄层电阻与不共掺杂时基本一致。因此，通过共掺杂使电阻减小的是使N浓度/Al浓度大于0.33且小于0.995的情况，即，相对于Al引入33%～99.5%的N的情况。如果连误差也考虑在内，则可以认为大于33%且小于100%。 [0119] 在不共掺杂的情况下，难以存在使用了1×1018cm-3以下的低浓度杂质的低电阻SiC半导体材料。但是，通过共掺杂，形成三聚体，由此形成浅能级，载流子数增加。因此，即使少量的杂质也能够实现低电阻化。 [0120] 通过如上所述以适当的比例共掺杂p型杂质和n型杂质，能够得到至少两种显著效果。 [0121] 第一，应变弛豫，能够形成应变少的SiC。与不共掺杂时相比，应变减少，缺陷少，能够引入较多的杂质。即，能够提高杂质的固溶极限。因此，薄层电阻减小，电阻率减小，接触电阻减小。无论是离子注入法还是外延生长法，缺陷均减少，因此能够实现杂质的高剂量化。 [0122] 第二，能够形成浅能级。与不共掺杂时相比，仅使用更少的杂质就能够制作低电阻的材料。或者，在相同杂质量的情况下，能够得到减小若干数量级的薄层电阻。考虑能够通过外延生长形成的低剂量区时，在不使用共掺杂的情况下，电阻升高。但是，如果使用共掺杂，则能够形成低电阻的SiC。由此，也能够制造导通电阻更低的SiC半导体装置。 [0123] 本实施方式的MOSFET100中，n+型第二SiC区（源区）18中共掺杂有p型杂质例如Al和n型杂质例如N。由此，n+型第二SiC区（源区）18的薄层电阻和电阻率减小。另外，第二SiC区（源区）18与第一电极24之间的接触电阻减小。因此，导通电阻减小，实现了高性能的MOSFET100。 [0124] 另外，通过形成三聚体，晶体结构稳定，晶体缺陷减少，实现了漏电流减小的MOSFET100。并且，晶体结构稳定，实现了通电击穿耐性优异的MOSFET100。特别是组装在MOSFET100中的体二极管对通电劣化的可靠性高。 [0125] 作为通电劣化，存在产生3C结构的晶体缺陷而使电阻升高的模式。具有本实施方式的共掺杂结构时，晶体稳定，因此不显现该模式。因此，能够形成不显现电阻升高模式的高可靠的体二极管。 [0126] 第二SiC区（源区）18中含有的n型杂质的浓度为1×1018cm-3以上且1×1022cm-3以下。这是因为，低于该范围时，特别是在通过离子注入进行共掺杂的情况下，难以产生p型杂质与n型杂质的相互作用，可能不形成三聚体。另外还因为，难以超过该范围地使n型杂质固溶。 [0127] 从充分减小第二SiC区（源区）18的薄层电阻或电阻率和第二SiC区（源区）18与第一电极24之间的接触电阻、减小导通电阻的观点出发，更优选第二SiC区18中含有的n型杂质的浓度为1×1020cm-3以上。 [0128] 当将第二SiC区18的p型杂质记为元素A、将n型杂质记为元素D时，从充分减小第二SiC区18的薄层电阻或电阻率和第二SiC区18与第一电极24之间的接触电阻、减小导通电阻的观点出发，元素A的浓度与元素D的浓度之比大于0.40且小于0.95。另外，优选元素A的浓度与元素D的浓度之比为0.45以上且0.75以下。进一步优选为0.47以上且0.60以下。 [0129] 元素A的浓度与元素D的浓度之比例如可以通过使用SIMS（Secondary Ion Microprobe Spectrometry，二次离子微探针质谱）求出元素A、元素D各自的浓度来计算。 [0130] 当将第二SiC区18的p型杂质记为元素A、将n型杂质记为元素D时，从减小薄层电阻或电阻率的观点出发，优选有助于元素D的载流子产生的施主能级为40meV以下。另外，更优选为35meV以下，进一步优选为20meV以下。 [0131] 元素D的施主能级例如可以通过测定第二SiC区18的薄层电阻或电阻率、或者第二SiC区18与第一电极24之间的接触电阻的活化能量来求出。 [0132] 从充分减小第二SiC区18的薄层电阻或电阻率和第三SiC区20与第一电极24之间的接触电阻、实现低导通电阻的观点出发，优选p型杂质与n型杂质的大部分形成三聚体。因此，优选元素A的90%以上位于最接近元素D的晶格位置。元素A的90%以上位于最接近元素D的晶格位置时，可以认为p型杂质与n型杂质的大部分（能够形成三聚体的部分中的90%以上）形成了三聚体。 [0133] 元素A中，位于最接近元素D的晶格位置的元素的比例可以通过例如使用XPS（X-ray Photoelectron Spectroscopy，X射线光电子能谱）分析元素A与元素D的结合状态来求出。 [0134] 接下来，对本实施方式的半导体装置的制造方法进行说明。 [0135] 本实施方式的半导体装置的制造方法中，向SiC中离子注入p型杂质和n型杂质而形成n型SiC区。并且，当将p型杂质记为元素A、将n型杂质记为元素D时，元素A与元素D的组合为Al（铝）、Ga（镓）或In（铟）与N（氮）的组合以及B（硼）与P（磷）的组合中的至少一种组合。并且，构成组合的元素A的浓度与元素D的浓度之比大于0.40且小于0.95。另外，离子注入p型杂质时的投影射程（Rp）相对于离子注入n型杂质时的投影射程（Rp）在90%以上且110%以 18 -3 22 -3 下的范围内，且使n型SiC区的元素D的浓度为1×10 cm 以上且1×10 cm 以下。 [0136] 图9是例示本实施方式的半导体装置的制造方法的工序流程图。图10～图14是表示本实施方式的半导体装置的制造方法的示意剖面图。 [0137] 如图9所示，半导体装置的制造方法包括：n-SiC层形成（步骤S100）、p型杂质离子注入（步骤S102）、n型杂质离子注入（步骤S104）、p型杂质离子注入（步骤S106）、p型杂质离子注入（步骤S108）、退火（步骤S110）、栅绝缘膜形成（步骤S112）、栅极形成（步骤S114）、层间膜形成（步骤S116）、第一电极形成（步骤S118）、第二电极形成（步骤S120）和退火（步骤S122）。 [0138] 首先，准备以约5×1018cm-3的杂质浓度含有P（磷）或N（氮）作为n型杂质、厚度例如为300μm的4H-SiC的低电阻的n型SiC衬底12。 [0139] 在步骤S100中，通过外延生长法在SiC衬底12的一个面上外延生长含有例如杂质浓度约1×1016cm-3的N作为n型杂质、厚度约10μm的高电阻的n-SiC层14。 [0140] 然后，通过利用光刻和蚀刻的图案形成法形成例如SiO2的第一掩模材料42。在步骤S102中，使用该第一掩模材料42作为离子注入掩模，将作为p型杂质的Al离子注入到n-SiC层14中，形成第一SiC区（p阱区）16（图10）。 [0141] 然后，通过利用光刻和蚀刻的图案形成法形成例如SiO2的第二掩模材料44。在步骤S104中，使用该第二掩模材料44作为离子注入掩模，将作为n型杂质的N离子注入到n-SiC层14中，形成第二SiC区（源区）18（图11）。 [0142] 进而，在步骤S106中，使用相同的第二掩模材料44作为离子注入掩模，向第二SiC区（源区）18中离子注入作为p型杂质的Al（图12）。 [0143] 然后，通过利用光刻和蚀刻的图案形成法形成例如SiO2的第三掩模材料46。在步骤S108中，使用该第三掩模材料46作为离子注入掩模，将作为p型杂质的Al离子注入到n-SiC层14中，形成第三SiC区（p阱接触区）20（图13）。 [0144] 这样，在步骤S104和步骤S106中，通过离子注入共掺杂p型杂质和n型杂质而形成第二SiC区（源区）18。在此，例示了Al作为p型杂质、N作为n型杂质，当将p型杂质记为元素A、将n型杂质记为元素D时，元素A与元素D的组合为Al（铝）、Ga（镓）或In（铟）与N（氮）的组合以及B（硼）与P（磷）的组合中的至少一种组合。 [0145] 另外，为了使第二SiC区（源区）18的p型杂质与n型杂质相互作用而形成三聚体，优选离子注入后的p型杂质的分布与n型杂质的分布在膜厚方向的各位置上乘以一定比例后大致一致。即，在各位置上，以使p型杂质与n型杂质达到一定比例（例如Al量:N量=2:1）的方式来估设注入条件。 [0146] 因此，要使离子注入p型杂质时的投影射程（Rp）相对于离子注入n型杂质时的投影射程（Rp）在90%以上且110%以下的范围内。并且，更优选在95%以上且105%以下的范围内。 [0147] 杂质在SiC中的扩散长度比在Si等中的扩散长度小。因此，可以改变p型杂质与n型杂质这两者的投影射程（Rp），以多个投影射程（Rp）进行分成多阶段的离子注入而形成第二SiC区（源区）18。由此，能够形成深度方向的杂质浓度分布更均一的第二SiC区（源区）18。 [0148] 另外，从减小第二SiC区（源区）18的薄层电阻或电阻率的观点出发，作为p型杂质的Al的剂量与作为n型杂质的N的剂量之比大于0.40且小于0.95。 [0149] 另外，从通过p型杂质与n型杂质的相互作用减小第二SiC区（源区）18的薄层电阻18 -3 22 -3 或电阻率的观点出发，以使作为n型杂质的N的浓度为1×10 cm 以上且1×10 cm 以下的方式控制离子注入时的剂量。 [0150] 在步骤S110中，通过离子注入共掺杂p型杂质和n型杂质而形成源区18，然后，进行用于活化的退火。该退火例如使用如下条件：使用氩（Ar）气作为气氛气体、加热温度为1600℃、加热时间为30分钟。此时，能够实现引入到SiC内部的杂质的活化，但扩散少。 [0151] 在步骤S112中，通过例如CVD（Chemical Vapor Deposition，化学气相沉积）法或热氧化法形成SiO2膜的栅绝缘膜28。然后，在步骤S114中，在栅绝缘膜28上形成例如多晶硅的栅极30。然后，在步骤S116中，在栅极30上形成例如作为SiO2膜的层间绝缘膜32（图14）。 [0152] 然后，在步骤S118中，形成将第二SiC区（源区）18与第三SiC区（p阱接触区）20电连接的导电性的第一电极（源区/p阱共用电极）24。第一电极（源区/p阱共用电极）24例如通过Ni（镍）和Al的溅射而形成。 [0153] 在步骤S120中，在n-SiC衬底12的第二面侧形成导电性的第二电极（漏极）36。第二电极（漏极）36例如通过Ni的溅射而形成。 [0154] 在步骤S122中，为了减小第一电极24与第二电极36的接触电阻，在低温下进行退火。退火例如在氩气气氛中在400℃下进行。 [0155] 通过以上的制造方法形成图1所示的MOSFET100。 [0156] 根据本实施方式的制造方法，在n+型第二SiC区（源区）18中共掺杂p型杂质例如Al和n型杂质例如N。因此，n+型第二SiC区（源区）18的薄层电阻或电阻率减小。另外，n+型第二SiC区（源区）18与第一电极24之间的接触电阻减小。因此，导通电阻减小，能够制造高性能的MOSFET100。 [0157] 另外，通过p型杂质与n型杂质的共掺杂，各杂质容易进入晶格点。因此，能够使步骤S110的活化退火的温度比不共掺杂时降低。 [0158] 另外，通过形成三聚体或配对结构使晶体结构稳定，还能够抑制因离子注入时形成的晶体缺陷在SiC中延伸而引起的特性劣化。 [0159] 以往，在形成高浓度掺杂的n型区的情况下，不能使用氮，通过离子注入例如约20 -3 10 cm 的P而形成。但是，如果使用本实施方式，则能够使用氮形成高浓度掺杂的n型区。 即，以往使用氮本身就是困难的，但在本实施方式中成为可能。 [0160] （第二实施方式） [0161] 除了在p+型第三SiC区（p阱接触区）中也共掺杂p型杂质和n型杂质这一点以外，本实施方式的半导体装置与第一实施方式同样。因此，对于与第一实施方式重复的内容省略记述。 [0162] 本实施方式的半导体装置中，在图1的MOSFET100中，在p+型第三SiC区（p阱接触区）20中共掺杂有p型杂质和n型杂质。并且，当将第三SiC区（p阱接触区）20中的p型杂质记为元素A、将n型杂质记为元素D时，元素A与元素D的组合为Al（铝）、Ga（镓）或In（铟）与N（氮）的组合以及B（硼）与P（磷）的组合中的至少一种组合。例如，元素A为Al，元素D为N。 [0163] 本实施方式的MOSFET中，在第三SiC区（p阱接触区）20中共掺杂有p型杂质例如Al和n型杂质例如N。由此，第三SiC区（p阱接触区）20的薄层电阻或电阻率减小。另外，第三SiC区（p阱接触区）20与第一电极24之间的接触电阻减小。因此，在第一实施方式的效果的基础上，p阱电位（沟道电位）稳定，实现了高性能的MOSFET100。 [0164] 第三SiC区（p阱接触区）20中含有的p型杂质的浓度为1×1018cm-3以上且1×1022cm-3以下。这是因为，低于该范围时，特别是通过离子注入进行共掺杂的情况下，不产生p型杂质与n型杂质的相互作用，可能不形成三聚体。另外还因为，难以超过该范围地使p型杂质固溶。 [0165] 从充分减小第三SiC区（p阱接触区）20的薄层电阻或电阻率和第三SiC区（p阱接触区）20与第一电极24之间的接触电阻、使p阱电位（沟道电位）稳定的观点出发，更优选第三SiC区（p阱接触区）20中含有的p型杂质的浓度为1×1020cm-3以上。 [0166] 当将第三SiC区（p阱接触区）20的p型杂质记为元素A、将n型杂质记为元素D时，从得到共掺杂所带来的效果的观点出发，元素D的浓度与元素A的浓度之比大于0.33且小于0.995。另外，从充分减小第三SiC区（p阱接触区）20的薄层电阻或电阻率和第三SiC区（p阱接触区）20与第一电极24之间的接触电阻、使p阱电位（沟道电位）稳定的观点出发，优选元素D的浓度与元素A的浓度之比大于0.40且小于0.95。另外，更优选为0.45以上且0.75以下。 进一步优选为0.47以上且0.60以下。 [0167] 当将第三SiC区（p阱接触区）20的n型杂质记为元素D、将p型杂质记为元素A时，从减小薄层电阻或电阻率的观点出发，优选有助于元素A的载流子产生的受主能级为150meV以下。另外，更优选为100meV以下。进一步优选为40meV以下。 [0168] 从充分减小第三SiC区（p阱接触区）20的薄层电阻或电阻率和第三SiC区（p阱接触区）20与第一电极24之间的接触电阻、使p阱电位（沟道电位）稳定的观点出发，优选p型杂质与n型杂质的大部分形成三聚体。因此，优选元素D的90%以上位于最接近元素A的晶格位置。元素D的90%以上位于最接近元素A的晶格位置时，可以认为p型杂质与n型杂质的大部分（能够形成三聚体的部分中的90%以上）形成了三聚体。 [0169] 接下来，对本实施方式的半导体装置的制造方法进行说明。 [0170] 图15是例示本实施方式的半导体装置的制造方法的流程图。图16是表示本实施方式的半导体装置的制造方法的示意剖面图。 [0171] 如图15所示，半导体装置的制造方法中，在第一实施方式的方法的基础上，在p型杂质离子注入（步骤S108）之后，还具备n型杂质离子注入（步骤S109）。 [0172] 在步骤S109中，使用与步骤S108相同的第三掩模材料46作为离子注入掩模，向第三SiC区（p阱接触区）20中离子注入作为p型杂质的Al（图16）。 [0173] 另外，从充分减小第三SiC区（p阱接触区）20的薄层电阻或电阻率和第三SiC区（p阱接触区）20与第一电极24之间的接触电阻、使p阱电位（沟道电位）稳定的观点出发，作为n型杂质的N的剂量与作为p型杂质的Al的剂量之比大于0.33且小于0.995。从同样的观点出发，以使作为p型杂质的Al的浓度为1×1018cm-3以上且1×1022cm-3以下的方式控制剂量。 [0174] 步骤S110之后的工艺与第一实施方式同样。 [0175] 根据本实施方式的制造方法，在第一实施方式的效果的基础上，p阱电位（沟道电位）稳定，能够制造更高性能的MOSFET100。 [0176] 另外，第一实施方式和第二实施方式中，在n-SiC层14的部分表面上形成p型杂质的杂质浓度为约5×1015～约1×1017cm-3的p型第一SiC区（p阱区）16，成为MOSFET的沟道区。在可以向该区中引入1×1018cm-3以上的掺杂剂的情况下，可以与p阱接触区同样地应用共掺杂。 [0177] 一般而言，使沟道区的p型掺杂剂浓度升高时，会引起电子迁移率的劣化。但是，通过共掺杂使应变弛豫，因此可以预料迁移率提高。另外，一般而言，SiC中存在碳缺陷，其能量能级中产生电子阱，存在迁移率劣化的问题。但是，对沟道区进行共掺杂时，碳缺陷由n型掺杂剂（准确地说为进入C位置侧的掺杂剂）填埋，因此不产生电子阱。也可以预料到相应的迁移率提高。 [0178] 但是，在沟道区中引入1×1018cm-3以上的掺杂剂时，存在阈值增大的问题。因此，在阈值可以较大的情况下或者可以通过其他方法降低阈值的情况下，通过对p阱区（沟道区）进行共掺杂，能够得到高性能的MOSFET。 [0179] 为此，例如可以如下进行设计：在绝缘膜/第一SiC区的界面附近，在保持0.33 [0180] 另外，在界面附近差值变得更小，更优选采用埋沟。在恰好界面处，N/Al比可以为1.0。进而，作为隐埋结构，可以插入约1nm～约5nm的N/Al比为1.0（由于相互吸引，因此在约 0.995～约1.005的范围内能够使其与1.0一致）的区。在这样形成隐埋结构的情况下，该隐埋后的界面的深侧为沟道。从沟道位置开始，随着朝向SiC区的深度方向，在保持0.33 [0181] 此时，（1）阈值为约3V～约5V的普通值。（2）如上所述，迁移率提高。为了使这一点成立，重要的是在沟道内保持0.33 [0182] （第三实施方式） [0183] 本实施方式的半导体装置具备：具有第一面和第二面的SiC衬底、设置在SiC衬底的第一面侧的n型SiC层、形成在SiC层的表面上的1对p型第一SiC区和形成在第一SiC区的表面上的1对n型第二SiC区。另外，在第二SiC区的侧方形成有p型第三SiC区。 [0184] 并且，在SiC层内具备n型第四SiC区，该n型第四SiC区形成在1对p型第一SiC区之间，含有p型杂质和n型杂质，当将p型杂质记为元素A、将n型杂质记为元素D时，元素A与元素D的组合为Al（铝）、Ga（镓）或In（铟）与N（氮）的组合以及B（硼）与P（磷）的组合中的至少一种组合，构成组合的元素A的浓度与元素D的浓度之比大于0.40且小于0.95，构成组合的元素D18 -3 22 -3 的浓度为1×10 cm 以上且1×10 cm 以下，且n型杂质浓度高于SiC层。进而，还具备连续地形成在SiC层、第一SiC区的表面上的栅绝缘膜、形成在栅绝缘膜上的栅极、形成在第二SiC区上的第一电极和形成在SiC衬底的第二面侧的第二电极。 [0185] 图17是表示作为本实施方式的半导体装置的MOSFET的构成的示意剖面图。其中，该MOSFET（Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管）200例如为通过离子注入形成p阱和源区的双注入MOSFET（Double Implantation MOSFET，DIMOSFET）。 [0186] 该MOSFET200具备具有第一面和第二面的SiC衬底（碳化硅衬底）12。图17中，第一面为图上侧的面，第二面为图下侧的面。该SiC衬底12例如为杂质浓度约1×1018～约1×1019cm-3的、含有例如N（氮）作为n型杂质的4H-SiC的n型SiC衬底（n衬底）。 [0187] 该SiC衬底12的第一面上形成有例如n型杂质的杂质浓度为约5×1015～约2×1016cm-3的n型SiC层（n-SiC层）14。n-SiC层14的膜厚例如为约5μm～约10μm。 [0188] n-SiC层14的部分表面上形成有p型杂质的杂质浓度为约5×1015～约1×1017cm-3的1对p型第一SiC区（p阱区）16。p阱区16的深度例如为约0.6μm。p阱区16作为MOSFET200的沟道区发挥作用。 [0189] 第一SiC区（p阱区）16的部分表面上形成有例如n型杂质的杂质浓度为约5×1019～约1×1022cm-3的1对n+型第二SiC区（源区）18。源区18的深度比第一SiC区（p阱区）16的深度浅，例如为约0.3μm。 [0190] 另外，在作为第一SiC区（p阱区）16的部分表面的n+型第二SiC区（源区）18的侧方形成有例如p型杂质的杂质浓度为约5×1019～约1×1022cm-3的1对p+型第三SiC区（p阱接触区）20。p阱接触区20的深度比第一SiC区（p阱区）16的深度浅，例如为约0.3μm。 [0191] 并且，在n-SiC层14内具备n型第四SiC区（电流扩散层：Current Spreding Layer）70。电流扩散层70形成在1对p型第一SiC区（p阱区）16之间。 [0192] n型第四SiC区（电流扩散层）70的n型杂质的杂质浓度高于n-SiC层14，例如为约1×1018～2×1019cm-3。 [0193] 通过设置n型第四SiC区（电流扩散层）70，在MOSFET200接通时，抑制从1对p型第一SiC区（p阱区）16延伸到n-SiC层14的耗尽层。另外，还减小n-SiC层14自身的电阻。因此，所谓的JFET（Junction Field Effect Transistor，结型场效晶体管）电阻减小，导通电阻减小。 [0194] n型第四SiC区（电流扩散层）70中共掺杂有p型杂质和n型杂质。并且，当将p型杂质记为元素A、将n型杂质记为元素D时，元素A与元素D的组合为Al（铝）、Ga（镓）或In（铟）与N（氮）的组合以及B（硼）与P（磷）的组合中的至少一种组合。而且，构成组合的元素A的浓度与元素D的浓度之比大于0.40且小于0.95。并且，构成组合的元素D的浓度为1×1018cm-3以上且1×1022cm-3以下。以下，以元素A为Al、元素D为N的情况为例进行说明。 [0195] n-SiC层14和第一SiC区（p阱区）16的表面上连续地具有以跨接这些区和层的方式形成的栅绝缘膜28。栅绝缘膜28可以应用例如SiO2膜、high-k绝缘膜。 [0196] 并且，栅绝缘膜28上形成有栅极30。栅极30可以应用例如多晶硅等。栅极30上形成有例如由SiO2膜形成的层间绝缘膜32。 [0197] 夹在栅极下的第二SiC区（源区）18与n-SiC层14之间的第一SiC区16作为MOSFET100的沟道区发挥作用。 [0198] 并且，具备与第二SiC区（源区）18和第三SiC区（p阱接触区）20电连接的导电性的第一电极（源区/p阱共用电极）24。第一电极（源区/p阱共用电极）24例如由Ni（镍）的阻挡金属层24a和阻挡金属层24a上的Al的金属层24b构成。Ni的阻挡金属层24a和Al的金属层24b可以通过反应形成合金。 [0199] 另外，SiC衬底12的第二面侧形成有导电性的第二电极（漏极）36。第二电极（漏极）36例如为Ni。 [0200] 另外，本实施方式中，n型杂质优选例如N（氮）、P（磷），但也可以应用As（砷）等。另外，p型杂质优选例如Al（铝），但也可以应用B（硼）、Ga（镓）、In（铟）等。 [0201] 本实施方式的MOSFET200中，n型第四SiC区（电流扩散层）70中共掺杂有p型杂质例如Al和n型杂质例如N。由此，n型第四SiC区（电流扩散层）70的薄层电阻和电阻率减小。因此，导通电阻减小，实现了高性能的MOSFET200。 [0202] 另外，通过形成三聚体，晶体结构稳定，晶体缺陷减少，实现了漏电流减小的MOSFET200。而且，晶体结构稳定，实现了通电击穿耐性优异的MOSFET200。 [0203] 电流扩散层70中含有的n型杂质的浓度为1×1018cm-3以上且1×1022cm-3以下。这是因为，低于该范围时，特别是在通过离子注入进行共掺杂的情况下，不产生p型杂质与n型杂质的相互作用，可能不形成三聚体。另外还因为，难以超过该范围地使n型杂质固溶。 [0204] 当将电流扩散层70的p型杂质记为元素A、将n型杂质记为元素D时，从充分减小电流扩散层70的薄层电阻或电阻率、减小导通电阻的观点出发，元素A的浓度与元素D的浓度之比大于0.40且小于0.95。另外，优选元素A的浓度与元素D的浓度之比为0.45以上且0.75以下。进一步优选为0.47以上且0.6以下。 [0205] 元素A的浓度与元素D的浓度之比例如可以通过使用SIMS（Secondary Ion Microprobe Spectrometry，二次离子微探针质谱）求出元素A、元素D各自的浓度来计算。 [0206] 将电流扩散层70的p型杂质记为元素A、将n型杂质记为元素D时，从减小薄层电阻或电阻率的观点出发，优选有助于元素D的载流子产生的施主能级为40meV以下。另外，更优选为35meV以下，进一步优选为20meV以下。 [0207] 元素D的施主能级例如可以通过测定电流扩散层70的薄层电阻或电阻率的活化能量来求出。 [0208] 从充分减小电流扩散层70的薄层电阻或电阻率、实现低导通电阻的观点出发，优选p型杂质与n型杂质的大部分形成三聚体。因此，优选元素A的90%以上位于最接近元素D的晶格位置。元素A的90%以上位于最接近元素D的晶格位置时，可以认为p型杂质与n型杂质的大部分（能够形成三聚体的部分中的90%以上）形成了三聚体。 [0209] 元素A中，位于最接近元素D的晶格位置的元素的比例可以通过例如使用XPS（X-ray Photoelectron Spectroscopy，X射线光电子能谱）分析元素A与元素D的结合状态来求出 [0210] 接下来，对本实施方式的半导体装置的制造方法进行说明。 [0211] 图18是例示本实施方式的半导体装置的制造方法的工序流程图。图19～图24是表示本实施方式的半导体装置的制造方法的示意剖面图。 [0212] 如图18所示，半导体装置的制造方法包括：n-SiC层形成（步骤S200）、p型杂质离子注入（步骤S202）、n型杂质离子注入（步骤S204）、p型杂质离子注入（步骤S206）、n型杂质离子注入（步骤S208）、p型杂质离子注入（步骤S209）、退火（步骤S210）、栅绝缘膜形成（步骤S212）、栅极形成（步骤S214）、层间膜形成（步骤S216）、第一电极形成（步骤S218）、第二电极形成（步骤S220）和退火（步骤S222）。 [0213] 首先，准备以约5×1018cm-3的杂质浓度含有P（磷）或N（氮）作为n型杂质、厚度例如为300μm的4H-SiC的低电阻的n型SiC衬底12。 [0214] 在步骤S200中，通过外延生长法在SiC衬底12的一个面上外延生长含有例如杂质浓度约1×1016cm-3的N作为n型杂质、厚度约10μm的高电阻的n-SiC层14。 [0215] 然后，通过利用光刻和蚀刻的图案形成法形成例如SiO2的第一掩模材料42。在步骤S202中，使用该第一掩模材料42作为离子注入掩模，将作为p型杂质的Al离子注入到n-SiC层14中，形成1对第一SiC区（p阱区）16（图19）。 [0216] 然后，通过利用光刻和蚀刻的图案形成法形成例如SiO2的第二掩模材料44。在步骤S204中，使用该第二掩模材料44作为离子注入掩模，将作为n型杂质的N离子注入到n-SiC层14中，形成1对第二SiC区（源区）18（图20）。 [0217] 然后，通过利用光刻和蚀刻的图案形成法形成例如SiO2的第三掩模材料46。在步-骤S206中，使用该第三掩模材料46作为离子注入掩模，将作为p型杂质的Al离子注入到nSiC层14中，形成1对第四SiC区（p阱接触区）20（图21）。 [0218] 然后，通过利用光刻和蚀刻的图案形成法形成例如SiO2的第四掩模材料48。在步骤S208中，使用该第四掩模材料48作为离子注入掩模，将作为n型杂质的N离子注入到n-SiC层14中，在1对第一SiC区（p阱区）16之间形成n型第四SiC区（电流扩散层）70（图22）。 [0219] 进而，在步骤S209中，使用相同的第四掩模材料48作为离子注入掩模，向第四SiC区（电流扩散层）70中离子注入作为p型杂质的Al（图23）。 [0220] 这样，在步骤S208和步骤S209中，通过离子注入共掺杂p型杂质和n型杂质而形成第四SiC区（电流扩散层）70。在此，例示了Al作为p型杂质、N作为n型杂质，当将p型杂质记为元素A、将n型杂质记为元素D时，元素A与元素D的组合为Al（铝）、Ga（镓）或In（铟）与N（氮）的组合以及B（硼）与P（磷）的组合中的至少一种组合。 [0221] 另外，为了使电流扩散层70的p型杂质与n型杂质相互作用而形成三聚体，优选离子注入后的p型杂质的分布与n型杂质的分布一致。 [0222] 因此，要使离子注入p型杂质时的投影射程（Rp）相对于离子注入n型杂质时的投影射程（Rp）在90%以上且110%以下的范围内。并且，优选在95%以上且105%以下的范围内。 [0223] 杂质在SiC中的扩散长度比在Si等中的扩散长度小。因此，可以改变p型杂质与n型杂质这两者的投影射程（Rp），以多个投影射程（Rp）进行分成多阶段的离子注入而形成电流扩散层70。由此，能够形成深度方向的杂质浓度分布更均一的电流扩散层70。 [0224] 另外，从减小电流扩散层70的薄层电阻和电阻率的观点出发，优选作为p型杂质的Al的剂量与作为n型杂质的N的剂量之比大于0.40且小于0.95。 [0225] 另外，从通过p型杂质与n型杂质的相互作用减小电流扩散层70的薄层电阻或电阻18 -3 22 -3 率的观点出发，以使作为n型杂质的N的浓度为1×10 cm 以上且1×10 cm 以下的方式控制离子注入时的剂量。 [0226] 在步骤S210中，通过离子注入共掺杂p型杂质和n型杂质而形成电流扩散层70，然后，进行用于活化的退火。该退火例如使用如下条件：使用氩（Ar）气作为气氛气体、加热温度为1600℃、加热时间为30分钟。此时，能够实现引入到SiC内部的杂质的活化，但扩散少。 [0227] 在步骤S212中，通过例如CVD（Chemical Vapor Deposition，化学气相沉积）法或热氧化法形成SiO2膜的栅绝缘膜28。然后，在步骤S214中，在栅绝缘膜28上形成例如多晶硅的栅极30。然后，在步骤S216中，在栅极30上形成例如作为SiO2膜的层间绝缘膜32（图24）。 [0228] 然后，在步骤S218中，形成将第二SiC区（源区）18与第三SiC区（p阱接触区）20电连接的导电性的第一电极（源区/p阱共用电极）24。第一电极（源区/p阱共用电极）24例如通过Ni（镍）和Al的溅射而形成。 [0229] 在步骤S220中，在n-SiC衬底12的第二面侧形成导电性的第二电极（漏极）36。第二电极（漏极）36例如通过Ni的溅射而形成。 [0230] 在步骤S222中，为了减小第一电极24与第二电极36的接触电阻，在低温下进行退火。退火例如在氩气气氛中在400℃下进行。 [0231] 通过以上的制造方法形成图17所示的MOSFET200。 [0232] 根据本实施方式的制造方法，在n型电流扩散层70中共掺杂p型杂质例如Al和n型杂质例如N。因此，电流扩散层70的薄层电阻或电阻率减小。因此，导通电阻减小，能够制造高性能的MOSFET200。 [0233] 另外，通过p型杂质与n型杂质的共掺杂，各杂质容易进入晶格点。因此，能够使步骤S210的活化退火的温度比不共掺杂时降低。 [0234] 另外，通过形成三聚体或配对结构使晶体结构稳定，还能够抑制因离子注入时形成的晶体缺陷在SiC中延伸而引起的特性劣化。 [0235] 另外，电流扩散层70也可以形成在1对第一SiC区（p阱区）16之间的一部分区域。 [0236] 例如，可以使用倾斜离子注入等仅形成在1对第一SiC区（p阱区）16的侧面部。通过该构成，也能够抑制耗尽层，降低JFET电阻。 [0237] 例如，电流扩散层70与栅绝缘膜28之间可以存在未形成电流扩散层70的SiC层14。或者，可以在电流扩散层70与栅绝缘膜20之间设置p型区。由此，保持栅绝缘膜的耐压。该p型区更优选例如使用形成电流扩散层70的同一掩模，通过本实施方式所示的共掺杂以与电流扩散层相反的比率来形成。例如，在电流扩散层中使Al:N=1:2、在其上使Al:N=2:1而形成p型层时，p型区中的电荷响应变得高速，因此切换响应变得高速。 [0238] 另外，也可以通过改变第二掩模材料44的图案而与第二SiC区（源区）18同时地形成电流扩散层70。 [0239] （第四实施方式） [0240] 本实施方式的半导体装置除了为使用p型SiC衬底代替了n型SiC衬底的IGBT（Insulated Gate Bipolar Transistor，绝缘栅双极晶体管）以外，与第一实施方式同样。因此，对于与第一实施方式重复的内容省略记述。 [0241] 图25是表示作为本实施方式的半导体装置的IGBT（Insulated Gate Bipolar Transistor，绝缘栅双极晶体管）的构成的示意剖面图。 [0242] 该IGBT300具备具有第一面和第二面的p型SiC衬底（碳化硅衬底）52。图25中，第一面为图上侧的面，第二面为图下侧的面。该SiC衬底52为杂质浓度约1×1018～约1×1019cm-3的、含有例如Al（铝）作为p型杂质的4H-SiC衬底（p衬底）。 [0243] 该SiC衬底52的第一面上形成有n型杂质的杂质浓度为约5×1015～约2×1016cm-3- -的n型SiC层（nSiC层）14。nSiC层14的膜厚例如为约5μm～约10μm。 [0244] n-SiC层14的部分表面上形成有p型杂质的杂质浓度为约5×1015～约1×1017cm-3的p型第一SiC区（第一发射区）66。第一发射区66的深度例如为约0.6μm。 [0245] 第一SiC区（第一发射区）66的部分表面上形成有n型杂质的杂质浓度为约5×1019～约1×1022cm-3的n+型第二SiC区（第二发射区）58。第二发射区58的深度比第一SiC区（第一发射区）66的深度浅，例如为约0.3μm。 [0246] n+型第二SiC区（第二发射区）58中共掺杂有p型杂质和n型杂质。并且，当将p型杂质记为元素A、将n型杂质记为元素D时，元素A与元素D的组合为Al（铝）、Ga（镓）或In（铟）与N（氮）的组合以及B（硼）与P（磷）的组合中的至少一种组合。而且，构成组合的元素A的浓度与元素D的浓度之比大于0.40且小于0.95。并且，构成组合的元素D的浓度为1×1018cm-3以上22 -3 且1×10 cm 以下。以下，以元素A为Al、元素D为N的情况为例进行说明。 [0247] 另外，在作为第一SiC区（第一发射区）66的部分表面的n+型第二SiC区（第二发射区）58的侧方形成有p型杂质的杂质浓度为约5×1019～约1×1022cm-3的p+型第三SiC区（发射接触区）60。发射接触区60的深度比第一SiC区（第一发射区）66的深度浅，例如为约0.3μm。 [0248] 而且，SiC层（n-层）14和第一SiC区（第一发射区）66的表面上连续地具有以跨接这些区和层的方式形成的栅绝缘膜28。栅绝缘膜28可以应用例如SiO2膜、high-k绝缘膜。 [0249] 并且，栅绝缘膜28上形成有栅极30。栅绝缘膜28使用例如SiO2膜。栅极30可以应用例如多晶硅等。栅极30上形成有例如由SiO2膜形成的层间绝缘膜32。 [0250] 夹在栅极下的第二SiC区（第二发射区）58与SiC层（n-层）14之间的第一SiC区66为沟道区。 [0251] 并且，具备与第二SiC区（第二发射区）58和第三SiC区（发射接触区）60电连接的导电性的第一电极（发射电极）54。第一电极（发射电极）54例如由Ni（镍）的阻挡金属层54a和阻挡金属层54a上的Al的金属层54b构成。Ni的阻挡金属层54a和Al的金属层54b可以通过反应形成合金。 [0252] 另外，SiC衬底12的第二面侧、p型SiC衬底52的背面上形成有导电性的第二电极（集电极）56。第二电极（集电极）56例如为Ni。 [0253] 另外，本实施方式中，n型杂质优选例如N（氮）、P（磷），但也可以应用As（砷）等。另外，p型杂质优选例如Al（铝），但也可以应用B（硼）、Ga（镓）、In（铟）等。 [0254] 本实施方式的IGBT300中，第二SiC区（第二发射区）58中共掺杂有p型杂质例如Al和n型杂质例如N。由此，第二SiC区（第二发射区）58的薄层电阻或电阻率减小。另外，第二SiC区（第二发射区）58与第一电极（发射电极）54之间的接触电阻减小。因此，实现了导通电流大的IGBT300。 [0255] 本实施方式中，掺杂剂的能量能级浅，因此，载流子高速地生成和湮灭。其结果，与不使用共掺杂时的IGBT相比，接通所用的时间、切断所用的时间均能够至少为一半以下。如果拓宽共掺杂的应用范围，则还有进一步高速化的余地，能够解决作为双极器件弱点的低速工作的问题。 [0256] 在拓宽共掺杂的应用范围的情况下，例如，可以考虑对沟道区（第一发射区）进行共掺杂。根据阈值等器件特性，在容许的情况下可以引入约1×1018cm-3的掺杂剂。此外，可以考虑利用外延生长技术在沟道区、飘移层等中应用共掺杂。即，如果能够在构成双极器件的部分中电荷出入部分的多个部分中引入即使是少量的共掺杂，也能够实现进一步的高速化。 [0257] 另外，通过形成三聚体，晶体结构稳定，晶体缺陷减少，实现了反向偏压时的漏电流减小的IGBT300。而且，晶体结构稳定，由此实现了通电击穿耐性优异的IGBT300。 [0258] 如上所述，本实施方式的IGBT300的结构与第一实施方式的MOSFET100的不同点仅在于n衬底12变为p衬底52。因此，除了在p衬底52上形成SiC层14以外，可以通过与第一实施方式同样的制造方法来制造。另外，也可以加入第二实施方式、第三实施方式的内容。 [0259] 另外，将第三实施方式所示的电流扩散层70组装到IGBT300中时，实现了导通电流更大的IGBT300。另外，掺杂剂的能量能级浅，因此，电荷的产生、湮灭的速度变得高速。其结果，切换变得更高速。 [0260] （第五实施方式） [0261] 本实施方式的半导体材料为在SiC中含有p型杂质和n型杂质的n型半导体材料。并且，当将p型杂质记为元素A、将n型杂质记为元素D时，元素A与元素D的组合为Al（铝）、Ga（镓）或In（铟）与N（氮）的组合以及B（硼）与P（磷）的组合中的至少一种组合，构成组合的元素A的浓度与元素D的浓度之比大于0.40且小于0.95。 [0262] 本实施方式的半导体材料例如为SiC的锭或SiC的晶片。本实施方式的半导体材料在SiC中以规定的比例共掺杂有规定的p型杂质和n型杂质。根据该构成，通过第一实施方式中详述的作用，实现了低电阻且缺陷密度低的n型SiC半导体材料。 [0263] n型SiC半导体材料中含有的n型杂质的浓度优选为1×1018cm-3以上且1×1022cm-3以下。这是因为，低于该范围时，特别是在通过离子注入进行共掺杂的情况下，不产生p型杂质与n型杂质的相互作用，可能不形成三聚体。另外还因为，难以超过该范围地使n型杂质固溶。 [0264] 当将n型SiC半导体材料的p型杂质记为元素A、将n型杂质记为元素D时，从充分减小n型SiC半导体材料的薄层电阻或电阻率的观点出发，元素A的浓度与元素D的浓度之比大于0.40且小于0.95。另外，优选元素A的浓度与元素D的浓度之比为0.45以上且0.75以下。进一步优选为0.47以上且0.60以下。 [0265] 当将n型SiC半导体材料的p型杂质记为元素A、将n型杂质记为元素D时，从得到共掺杂带来的效果的观点出发，优选元素D的施主能级为40meV以下。另外，更优选为35meV以下，进一步优选为20meV以下。 [0266] 从减小n型SiC半导体材料的薄层电阻或电阻率的观点出发，优选p型杂质与n型杂质的大部分形成三聚体。因此，优选元素A的90%以上位于最接近元素D的晶格位置。元素A的90%以上位于最接近元素D的晶格位置时，可以认为p型杂质与n型杂质的大部分（能够形成三聚体的部分中的90%以上）形成了三聚体。 [0267] 以上，在实施方式中，以碳化硅的晶体结构为4H-SiC的情况为例进行了说明，但本发明也可以应用于6H-SiC、3C-SiC等其他晶体结构的碳化硅。 [0268] 另外，在实施方式中，以p型杂质与n型杂质的组合为Al（铝）与N（氮）的组合的情况为例进行了说明，但不限于该组合，只要是Al（铝）、Ga（镓）或In（铟）与N（氮）的组合以及B（硼）与P（磷）的组合，则能够得到同样的效果。 |
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