一种基于SerDes的高分辨率DTC实现装置 |
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| 申请号 | CN202311672644.0 | 申请日 | 2023-12-07 | 公开(公告)号 | CN117560012A | 公开(公告)日 | 2024-02-13 |
| 申请人 | 电子科技大学; | 发明人 | 付在明; 李小迪; 孔德轩; 刘航麟; 肖寅东; 刘科; | ||||
| 摘要 | 本 发明 属于时间间隔 信号 产生领域，具体为一种基于SerDes的高 分辨率 DTC实现装置，包括：时钟模 块 、数据编码模块、SerDes 采样 发射模块和 门 信号分解模块；通过利用SerDes采样发射模块的将低速并行数据转换为高速串行数据，既方便FPGA内部的 数据处理 ，又完成了所需的可视为高速串行数据的门信号的产生，且产生的时间间隔信号具有较宽的动态范围。此外，本发明的DTC实现过程中，其校准工作更加简单，实现难度更低、便于扩展。 | ||||||
| 权利要求 | 1.一种基于SerDes的高分辨率DTC实现装置，包括：时钟模块、数据编码模块、SerDes采样发射模块和门信号分解模块，其特征在于： |
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| 说明书全文 | 一种基于SerDes的高分辨率DTC实现装置技术领域[0001] 本发明属于时间间隔信号产生领域，具体涉及一种基于串行解串器(Serializer/Deserializer，SerDes)的高分辨率数字时间转换器(Digital‑to‑Time Converter，DTC)实现装置。 背景技术[0002] 时间间隔信号又称为时间信号，表示两个时刻之间的相对延时。DTC作为一种时间间隔信号产生装置，被广泛应用于遥感定位以及电子测量等领域的时域测试系统中，用于将数字输入转换为模拟时间，根据时间参数，产生具有相对延时的时间间隔信号。 [0003] 目前，DTC的实现方法可分为两大类，其一类为利用专用集成电路(ASIC)的实现方法，这类实现方法存在硬件结构固定、灵活性不足、成本高等问题。另一类为基于现场可编程逻辑门阵列(Field Programmable Gate Array，FPGA)的实现方法，在这类方法中，基于FPGA的DTC因灵活性和便利性更好，且具有可编程性，故基于其应用更加广泛。 [0004] 现有基于FPGA的DTC的实现方法主要有三种，分别为延迟链法、直接计数法和游标法。其中基于延迟链法实现的DTC，由于延迟链对温度和电压的变化比较敏感，稳定性差，所以校准工作比较繁琐。基于直接计数法实现的DTC，虽然电路结构简单，但其是通过直接对系统时钟周期进行计数来生成时间间隔信号的，要达到皮秒级别的分辨率，就需要数吉赫兹的系统时钟频率，FPGA内部很难实现，所以基于直接计数法实现的DTC分辨率较低。基于游标法实现的DTC通过对两个周期相近的时钟的周期差进行计数来完成时间间隔信号的生成，在两个时钟第一次上升沿重合时开始分别计数，第二次相位重合时重新计数，其生成时间间隔信号的最大宽度仅为第二次相位重合时慢时钟的计数值与两个时钟周期差的乘积，所以基于游标法实现的DTC动态范围较窄。 发明内容[0005] 有鉴于此，本发明提出了一种基于SerDes的高分辨率DTC实现装置，以解决目前的DTC的高分辨率、宽动态范围和低实现难度三者难以统一的问题。 [0006] 为解决上述问题，本发明采用如下技术方案： [0008] 所述时钟模块，用于为数据编码模块和SerDes采样发射模块提供参考时钟信号； [0009] 所述数据编码模块，用于获取应用系统中的时间参数，根据收到的参考时钟信号和时间参数进行运算编码，生成一组并行数据，发送至SerDes采样发射模块； [0010] 所述SerDes采样发射模块，用于根据收到的参考时钟信号对并行数据进行转换，得到门信号发送至门信号分解模块； [0011] 所述门信号分解模块，将门信号分解成一个起始脉冲信号和一个结束脉冲信号，从而完成时间参数到时间间隔信号的转换；所述起始脉冲信号和结束脉冲信号均为阶跃信号。 [0013] 进一步的，所述数据编码模块的具体编码方法为： [0014] 数据编码模块根据接收到的时间参数，以及采样时钟周期，根据公式(1)计算出n的值；数据编码模块先输出一个数据“0”，然后每隔一个SerDes采样时钟周期，就输出一个数据“1”，并对已经输出的数据“1”进行计数，当输出数据“1”的个数大于或等于n时，停止数据“1”的输出，变为输出数据“0”，以此方式输出一组并行数据； [0015] [0016] 式(1)中，t为输入到数据编码模块的时间参数，T为SerDes采样时钟周期，f为采样时钟频率。 [0017] 进一步的，所述的SerDes采样发射模块包括发射器和锁相环模块，锁相环模块与时钟模块相连接，将收到的参考时钟信号进行分频倍频处理得到工作时钟信号；发射器接收工作时钟信号，并依据工作时钟信号对并行数据进行转换，得到门信号；所述门信号视为一个“01111111……1111000”的串行数据。 [0018] 进一步的，所述的门信号分解模块由门信号分解电路、起始脉冲信号发生电路和结束脉冲信号发生电路组成；门信号分解电路根据门信号的信号宽度对门信号进行分解，起始脉冲信号发生电路用于生成起始脉冲信号，结束脉冲信号发生电路用于生成结束脉冲信号；起始脉冲信号与结束脉冲信号之间的时间间隔为门信号的信号宽度。 [0019] 本发明提供的一种基于SerDes的高分辨率DTC实现装置，充分利用了FPGA内部的SerDes资源，其可以使用数十吉赫兹的工作时钟，达到皮秒级别的时间分辨率；且时钟模块可以提供不同频率的参考时钟，通过调节参考时钟的频率，便可以调节此DTC的分辨率；配合数据编码模块输入到SerDes采样发射模块的数据为FPGA可以完成实时处理的低速并行数据，保证了此DTC生成的时间间隔信号有较宽的动态范围，该DTC实现过程中的校准工作简单，实现难度较低。此外，FPGA的内部资源丰富，便于此基于SerDes的DTC扩展；FPGA内的SerDes采样发射模块中的锁相环模块具有性能高于传统锁相环性能，而其移位寄存器又具有统一的标准延时，故此基于SerDes的DTC线性性能良好。 [0021] 图1为实施例DTC实现装置结构示意图； [0022] 图2为实施例DTC实现装置中数据编码模块的流程图； [0023] 图3为实施例DTC实现装置中SerDes采样发射模块结构示意图； [0024] 图4为实施例DTC实现装置中起始脉冲信号与结束脉冲信号生成的过程示意图。 具体实施方式[0025] 为使本发明的技术方案和优势更容易被理解，下面结合附图和实施例对本发明进行进一步的详细描述。 [0026] 图1为实施例的DTC实现装置结构示意图，图4为实施例DTC实现装置中起始脉冲信号与结束脉冲信号生成的完整过程示意图。如图1、图4所示，本实施例提供的一种基于SerDes的DTC实现装置包括：时钟模块、数据编码模块、SerDes采样发射模块和门信号分解模块。其中，SerDes采样发射模块包括发射器和锁相环模块。 [0027] 时钟模块连接数据编码模块以及SerDes采样发射模块中的锁相环模块，为数据编码模块和SerDes采样发射模块提供同步的参考时钟信号。数据编码模块接收外部提供的时间参数，根据接收到的时间参数和参考时钟信号进行运算编码，生成一组并行数据，输入到SerDes采样发射模块，SerDes采样发射模块将这组并行数据转换为一个可视为高速串行数据的门信号，发送到门信号分解模块进行分解，输出一个起始脉冲信号和一个结束脉冲信号。 [0028] 图2为实施例DTC实现装置中数据编码模块的流程图。如图2所示，当输入到该DTC实现装置的时间参数发送至数据编码模块后，数据编码模块根据时钟模块提供的参考时钟信号，以及公式(1)计算出n的值，来进行运算编码。具体编码过程为： [0029] 先输出一个数据“0”，然后每隔一个SerDes预设采样时钟周期T，就输出一个数据“1”，同时，每次输出一个数据“1”后，就对已经输出的数据“1”进行计数并判断，当输出数据“1”的个数大于或等于n时，停止数据“1”的输出，变为输出数据“0”，然后停止编码，以此方式输出并行数据，发送到SerDes采样发射模块。 [0030] 图3为实施例DTC实现装置中SerDes采样发射模块结构示意图。如图3所示，SerDes采样发射模块包括一个发射器和锁相环模块，锁相环模块与时钟模块连接，接收参考时钟信号并对其进行分频倍频处理，得到一个工作时钟信号；发射器连接锁相环模块，根据工作时钟信号将收到的并行数据转换为一个门信号。该门信号是一个从低电平突变为高电平，再从高电平突变为低电平的信号，在数字逻辑中，将低电平视为“0”，高电平视为“1”，故一个门信号可以视为一个“01111111……1111000”的串行数据。因此，该门信号可视为一组如“01111111……1111000”的高速串行数据。 [0031] 门信号分解模块对收到的门信号进行分解，生成一个起始脉冲信号和一个结束脉冲信号，该部分内容为现有技术，故在本实施例中不再对其进行赘述。 [0032] FPGA中的时钟工作频率一般为数百兆赫兹，本实施利用SerDes采样发射模块的将低速并行数据转换为高速串行数据的功能，既方便FPGA内部的数据处理，又完成了所需的可视为高速串行数据的门信号的产生，且产生的时间间隔信号具有较宽的动态范围；同时，还利用了SerDes采样发射模块可以使用数十吉赫兹的高速时钟的优势，其内部采样率可以达到数十吉赫兹，时间分辨率可以达到皮秒量级。此外，FPGA内部的时钟资源非常稳定，其移位寄存器也有统一的标准延迟，无需复杂的校准工作，保证了此基于SerDes的高分辨率DTC实现装置的线性性能的同时，降低了实现难度。 [0033] 量化系统都会产生误差，在本实施例中，由于公式(1)计算所得到的n值不一定为整数，所以系统中数据编码模块生成的编码数据中“1”的个数不一定会等于n，故生成结果具有±T的误差，误差值不会超过SerDes的一个采样时钟周期。 [0034] 上述实施例仅为本发明的一部分实施例，而不是全部的实施例。基于所描述的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。 |
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