一种具有字符对齐功能的串并转换电路 |
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| 申请号 | CN202311167541.9 | 申请日 | 2023-09-11 | 公开(公告)号 | CN117176181A | 公开(公告)日 | 2023-12-05 |
| 申请人 | 西安电子科技大学重庆集成电路创新研究院; | 发明人 | 刘术彬; 韩康; 王赫; 彭报; | ||||
| 摘要 | 本 发明 提供了一种具有字符对齐功能的 串并转换 电路 ，串并转换模 块 ，用于接收串行数据，并利用时钟 信号 的上升沿和下降沿对串行数据进行双边沿 采样 得到一路第一并行数据；K码检测模块，用于对第一并行数据作K码比对产生两路指示信号；同步采样模块，用于按照两路指示信号对所述第一并行数据进行选择及采样输出第二并行数据。由于本发明在串并转换过程中就加入了K码检测功能，实现在串行数据转换为并行数据的同时完成了K码检测；在串并转换过程中利用树形串并转换结构和时钟双边沿采样，通过对移位数据进行组合，使得可能出现K码的十种10bit输出经过5个clk_div4周期被全部检测，相比传统代码组同步减小了K码检测模块的面积。 | ||||||
| 权利要求 | 1.一种具有字符对齐功能的串并转换电路，其特征在于，包括： |
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| 说明书全文 | 一种具有字符对齐功能的串并转换电路技术领域背景技术[0002] 随着通信系统对数据传输速率的要求越来越高，串行同步通信方式被广泛应用在各种需要高速、高效的数据传输场景下。串行同步通信需要收发两端建立同步，并且在发送端对数据进行编码把时钟信号嵌入到数据信号中，接收端通过时钟及数据恢复技术，从数据中提取出时钟来恢复数据。由于8b/10b编解码技术直流平衡性好、跳变密集的优点，便于接收端时钟的恢复，因此被广泛应用于串行同步通信。其基本原理是将8bit字节扩充为10bit，将其中1、0数基本相等的256种编码挑出，将一个8bit字节映射为其中一种及其反码，进行交替传输。另外8b/10b编码中有12种控制字符，常用的控制字符有K28.1、K28.5和K28.7等，这些控制字符不会出现在用户数据中，因此可以用来进行数据的对齐以及帧头、帧尾的指示等。 [0003] 由于发送端发送的串行数据流在接收端被接收的位置是随机的，所以接收端需要检测特殊字符来实现同步。基于8b/10b编解码的串行同步通信的代码组同步过程通常是在发送端接收到同步信号时发送连续的K28.5字节，接收端在接收到的数据中检测K28.5字节，以找到正确的字节位置，并且对数据中的K28.5字节进行计数，在代码组同步状态下检测至少4个K28.5字节即完成同步。其通常是在四字节时钟域下对串并转换的并行数据进行跨时钟处理后得到的并行数据进行移位比对，对比对的结果用指针的方式输出，再根据指针对接收到的并行数据移位存储后的数据进行选择并输出，来实现数据的对齐，这样需要同时对9组10bit数据进行K码检测，增加了功耗和电路面积。 发明内容[0004] 为了解决现有技术中存在的上述问题，本发明提供了一种具有字符对齐功能的串并转换电路。本发明要解决的技术问题通过以下技术方案实现： [0005] 本发明提供了一种具有字符对齐功能的串并转换电路包括： [0007] K码检测模块，用于对所述第一并行数据作K码比对产生两路指示信号； [0008] 同步采样模块，用于按照所述两路指示信号对所述第一并行数据进行选择及采样输出第二并行数据。 [0009] 有益效果： [0010] 本发明提供了一种具有字符对齐功能的串并转换电路，在串并转换过程中就加入了K码检测功能，实现在串行数据转换为并行数据的同时完成了K码检测；在串并转换过程中利用树形串并转换结构和时钟双边沿采样，通过对移位数据进行组合，使得可能出现K码的十种10bit输出经过5个clk_div4周期被全部检测，相比传统代码组同步减小了K码检测模块的面积。 附图说明[0012] 图1是本发明提供的一种具有字符对齐功能的串并转换电路的结构框图； [0013] 图2为具有字符对齐功能的串并转换电路的细节示意图； [0014] 图3为具有字符对齐功能的串并转换电路的时序图。 具体实施方式[0015] 下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。 [0016] 实施例一 [0017] 结合图1至图3所示，本发明提供了一种具有字符对齐功能的串并转换电路包括： [0018] 串并转换模块，用于接收串行数据，并利用时钟信号的上升沿和下降沿对串行数据进行双边沿采样得到一路第一并行数据； [0019] K码检测模块，用于对所述第一并行数据作K码比对产生两路指示信号； [0020] 同步采样模块，用于按照所述两路指示信号对所述第一并行数据进行选择及采样输出第二并行数据。 [0021] 参考图1，本发明具有字符对齐功能的串并转换电路分为三个部分，分别为串并转换模块100，K码检测模块200和同步采样模块300所述。所述串并转换模块100的输入端连接串行数据输入和时钟信号输入，串并转换模块100的输出端分别连接K码检测模块200和同步采样模块300，K码检测模块200的输出端连接同步采样模块300，同步采样模块输入时钟与串并转换模块100的输入时钟一致。串并转换模块100利用时钟信号的上升沿和下降沿采样并利用移位寄存器将串行数据转换为一路21bit并行数据，K码检测模块200对上级一路并行数据进行K码比对，产生两路指示信号，同步采样模块300通过上级指示信号对串并转换模块100的一路并行数据进行选择及采样，并输出采样时钟。 [0022] 实施例二 [0023] 串并转换模块100如图2所示，由第一树形串并转换单元106、第一移位寄存器101、第二移位寄存器102、第三移位寄存器103、第四移位寄存器104和第一触发器组105组成，第一树形串并转换单元106首先分别在clk_div2_p和clk_div2_n对串行数据输入进行采样得到偶数组数据和奇数组数据，偶数组数据再通过clk_div2_n采样使其与奇数组数据同步，得到的偶数组数据db_p和奇数组数据db_n分别在clk_div4_p和clk_div4_n进行采样得到第一偶数组数据data0、第二偶数组数据data2和第一奇数组数据data1、第二奇数组数据data3，四组数据分别使用对应的时钟信号进行移位存储到第一移位寄存器101、第二移位寄存器102、第三移位寄存器103、第四移位寄存器104，第一触发器组105使用clk_div4_n进行采样，采样的对象为第一移位寄存器101的输入和5bit输出、第二移位寄存器102的5bit输出、第三移位寄存器103的5bit输出、第四移位寄存器104的5bit输出。 [0024] 所述串并转换模块，具体用于： [0025] 接收串行输入数据； [0026] 利用时钟信号对串行数据进行双边沿采样得到21bit的第一并行数据；所述第一并行数据包括两组奇数组数据和两组偶数组数据； [0027] 本发明利用二分频时钟clk_div2的上升沿和下降沿对所述串行数据进行采样，得到21bit的第一并行数据；其中，所述二分频时钟clk_div2为与所述串行数据波特率相同频率的时钟clk的二分频。 [0028] 通过四组6bit移位寄存器将奇数组、偶数组数据移位存储。 [0029] 本发明将第一移位寄存器右移存入串行数据的第[0]、[4]、[8]......位；第二移位寄存器右移存入串行数据的第[2]、[6]、[10]......位；第三移位寄存器右移存入串行数据的第[1]、[5]、[9]......位；第四移位寄存器右移存入串行数据的第[3]、[7]、[11]......位；第一触发器组将第一移位寄存器、第二移位寄存器、第三移位寄存器和第四移位寄存器中的21bit进行存储； [0030] 其中，第二移位寄存器、第三移位寄存器和第四移位寄存器的最高位输出不进行存储。 [0031] 上述串并转换模块中的第一移位寄存器、第三移位寄存器和第一触发器组采用clk_div4下降沿作为时钟输入，第二移位寄存器和第四移位寄存器采用clk_div4上升沿作为时钟输入；第一触发器组每clk_div4下降沿移位输入4个串行数据，每个clk_div4周期可以产生两种需要的10bit数据，五个clk_div4周期一共输入20bit串行数据；第一触发器组每clk_div4周期都会有两组10bit的第一并行数据被所述K码检测模块进行逻辑比对。只有与比对字符K28.5的两种极性中的一个相同时，对应指示信号才会拉高，所述同步采样模块中的第一触发器和第二触发器会分别在第一指示信号和第二指示信号的上升沿输出高电平。 [0032] 如图3所示，从第一触发器组105的低10bit采样到第一组有效串行数据时每clk_div4下降沿第一触发器组105的输出data_out_tmp[20:0]依次为D[20]‑D[0]、D[24]‑D[4]、D[28]‑D[8]、D[32]‑D[12]、D[36]‑D[16]、D[40]‑D[20]......，所以这样data_out_tmp[10:0]就遍历了从D[9]‑D[0]、D[10]‑D[1]......依次类推的所有10种10bit数据。 [0033] 实施例三 [0034] 所述K码检测模块200包括第一K码检测模块和第二K码检测模块； [0035] 所述第一K码检测模块，用于检测串并转换模块输出的并行数据的[9:0]是否与对齐码型的各位数相同或相反，如果是，则输出第一指示信号； [0036] 所述第二K码检测模块，用于检测第一并行数据的[10:1]是否与对齐码型的各位数相同或相反，如果是，则输出第二指示信号。 [0037] 其中，所述对齐码型为10’b0011111010；第一并行数据的[9:0]与对齐码型的各位数相同或相反，则第一指示信号被拉高；检测第一并行数据的[10:1]与对齐码型的各位数相同或相反，则第二指示信号被拉高。 [0038] K码检测模块200用于对data_out_tmp[9:0]和data_out_tmp[10:1]进行K码比对，所比对码型为10’b0101111100或者10’b1010000011，输出第一指示信号和第二指示信号，当两路并行数据与比对码型各位相同或者相反时，对应指示信号拉高，由于K码特征，第一指示信号和第二指示信号只有一个会有电平的跳变，另一个恒定为0。 [0039] 实施例四 [0041] 其中，所述第一触发器的数据输入端连接高电平，第一触发器的时钟信号为第一指示信号，第一触发器的输出连接到第一选择器的选择信号S0端；所述第二触发器的数据输入端连接高电平，第二触发器的时钟信号为第二指示信号，第二触发器的输出连接到第一选择器的选择信号S1端；所述第一或门的两个输入端为第一触发器和第二触发器的输出端，所述第一或门的输出连接到第一分频器的复位端，所述第一选择器的选择信号S0为1时输出所述第一并行数据的低二十位，S1为1时输出所述第一并行数据的高二十位，所述第一选择器输出连接到第二触发器组输入端，所述第一分频器的输入为clk_div2_p，输出clk_div10_p连接到第二触发器组。 [0042] 所述同步采样模块具体用于： [0043] 在第一指示信号和第二指示信号为高时，对所述第一指示信号和所述第二指示信号进行存储； [0044] 将所述第一指示信号以及所述第二指示信号作为第一选择器的选择信号； [0045] 所述第一选择器在所述第一指示信号和所述第二指示信号的作用下选择所述第一并行数据的[19:0]和[20:1]； [0046] 将所述第一指示信号和所述第二指示信号的相或结果作为所述第一分频器的复位信号，以对五分频时钟输出进行复位； [0047] 所述第二触发器组在五分频时钟作用下对第一选择器选择的数据进行采样输出第二并行数据。 [0048] 在K码检测模块检测到K28.5时，第一选择器的选择信号中的一个就会一直为高，选择器会根据拉高的指示信号选择对应的触发器组中的数据进行输出，第一指示信号和第二指示信号相或后连接到分频器的复位端；检测到K28.5时对应指示信号拉高，对应20bit数据被选择，并且被第二触发器组采样，在下一个clk_div20上升沿继续采样紧接着的下一个20bit数据； [0049] 如图2所示，第一触发器301和第二触发器302分别用于响应第一指示信号和第二指示信号，当检测到对应指示信号拉高时输出锁定为高电平，第一触发器301和第二触发器302的输出端分别连接到第一或门304的输入端和第一选择器303的S0及S1端，并且经过第一或门304后产生第一分频器305的复位信号RST，当两个指示信号其中的一个拉高时，复位信号RST拉高，第一分频器305输出clk_div4的5分频时钟信号clk_div20作为第三触发器组 306的输入时钟以及输出时钟clk_out，同时选择器S0端为1时输出data_out_tmp[19:0]，S1端为1时输出data_out_tmp[20:1]，选择器输出连接到第三触发器组306的数据输入端，这样就可以从检测到正确K码的位置每5个clk_div4周期进行一次采样，从而将串行数据流从正确的字节位置输出。如图3所示，若检测到D[10]‑D[1]为/K28.5/时，第二指示信号拉高，选择信号S1拉高，五分频器的复位信号RST拉高，clk_out被复位，data_out_tmp[20:1]也就是D[20]‑D[1]被采样输出，之后每个clk_out或者clk_div20上升沿，data_out_tmp[20:1]都会被采样，依次为D[40]‑D[21]、D[60]‑D[41]以此类推，不影响后续非K码数据的传输。 [0050] 本申请在串并转换过程中就加入了K码检测功能，实现在串行数据转换为并行数据的同时完成了K码检测；此外在串并转换过程中利用树形串并转换结构和时钟双边沿采样，通过对移位数据进行组合，使得可能出现K码的十种10bit输出经过5个clk_div4周期被全部检测，相比传统代码组同步减小了K码检测模块的面积。 [0051] 此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。 [0052] 尽管在此结合各实施例对本申请进行了描述，然而，在实施所要求保护的本申请过程中，本领域技术人员通过查看所述附图、公开内容、以及所附权利要求书，可理解并实现所述公开实施例的其他变化。在权利要求中，“包括”(comprising)一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。 [0053] 以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。 |
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