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经校准成基于微机电系统(MEMS)谐振器振荡器的振荡器

申请号 CN202311170952.3 申请日 2023-09-12 公开(公告)号 CN117792385A 公开(公告)日 2024-03-29
申请人 德州仪器公司; 发明人 B·巴赫尔; Y·拉马达斯;
摘要 本 申请 涉及经校准成基于微 机电系统 MEMS 谐振器 的 振荡器 的振荡器。一种时钟 电路 (300)包含具有控制输入和第一时钟输出的压控振荡器VCO(212)。所述时钟电路(300)包含 锁 频回路FLL(320),所述FLL具有FLL输入和控制输出,所述控制输出耦合到所述控制输入。基于 微机电系统 MEMS谐振器的振荡器(130)具有第二时钟输出。多路复用器(150)具有第一多路复用器输入、第二多路复用器输入、选择输入和多路复用器输出。所述第一多路复用器输入耦合到所述第一时钟输出。所述第二多路复用器输入耦合到所述第二时钟输出。所述多路复用器输出耦合到所述FLL输入。
权利要求

1.一种时钟电路,其包括:
压控振荡器VCO,其具有控制输入和第一时钟输出;
频回路FLL,其具有FLL输入和控制输出,所述控制输出耦合到所述控制输入;
基于微机电系统MEMS谐振器的振荡器,其具有第二时钟输出;以及
多路复用器,其具有第一多路复用器输入、第二多路复用器输入、选择输入和多路复用器输出,所述第一多路复用器输入耦合到所述第一时钟输出,所述第二多路复用器输入耦合到所述第二时钟输出,并且所述多路复用器输出耦合到所述FLL输入。
2.根据权利要求1所述的时钟电路,其中所述VCO包括压控环形振荡器。
3.根据权利要求1所述的时钟电路,其中所述FLL包括:
相位发生器,其具有作为所述FLL输入的相位发生器输入;
参考电阻器;
开关电容器电阻器SCR,其耦合在所述相位发生器与所述参考电阻器之间;
模数转换器ADC,其具有ADC输入和ADC输出,所述ADC输入耦合到所述SCR且耦合到所述参考电阻器;
数模转换器DAC,其具有DAC输入和DAC输出,所述DAC输入耦合到所述ADC输出;
积分器,其具有第一积分器输入、第二积分器输入和积分器输出,并且所述第二积分器输入耦合到所述SCR且耦合到所述参考电阻器;以及
开关,其耦合在所述DAC输出与所述第一积分器输入之间。
4.根据权利要求3所述的时钟电路,其进一步包括耦合在所述ADC输出与所述DAC输入之间的控制逻辑。
5.根据权利要求4所述的时钟电路,其中所述控制逻辑具有温度输入,且所述时钟电路进一步包括耦合到所述温度输入的温度传感器,并且所述控制逻辑被配置成从所述ADC接收数字代码,基于所述温度输入处的温度信号修改所述数字代码,且将修改后的数字代码提供到所述DAC输入。
6.根据权利要求3所述的时钟电路,其中第一电路包含所述参考电阻器和所述SCR,并且所述时钟电路进一步包括:
第二电路,其包含:第二参考电阻器;和第二SCR,其耦合在所述相位发生器与所述第二参考电阻器之间;
第一开关,其耦合在所述第一电路与所述ADC输入之间;
第二开关,其耦合在所述第二电路与所述ADC输入之间;以及
控制逻辑,其耦合到所述第一和第二开关,所述控制逻辑被配置成通过使所述第一和第二开关闭合来发起校准过程。
7.根据权利要求6所述的时钟电路,其中所述控制逻辑被配置成在完成所述校准过程之后重复地进行以下操作:使所述第一开关闭合且使所述第二开关断开;以及接着使所述第二开关闭合且使所述第一开关断开。
8.根据权利要求1所述的时钟电路,其进一步包括具有耦合到所述选择输入的选择输出的控制逻辑,所述控制逻辑被配置成通过在所述选择输出处提供选择信号来发起所述FLL的校准,其中所述多路复用器被配置成响应于选择信号而将时钟信号从所述第二多路复用器输入提供到所述多路复用器输出。
9.根据权利要求1所述的时钟电路,其中所述基于MEMS谐振器的振荡器包含体声波谐振器。
10.一种时钟电路,其包括:
压控振荡器VCO,其具有控制输入和第一时钟输出;
参考电阻器;
开关电容器电阻器SCR,其耦合到所述参考电阻器;
参考电压发生器,其具有参考电压输出;
积分器,其具有第一积分器输入、第二积分器输入和积分器输出,所述第一积分器输入耦合到所述SCR且耦合到所述参考电阻器,所述第二积分器输入耦合到所述参考电压输出,并且所述积分器输出耦合到所述控制输入;以及
基于微机电系统MEMS谐振器的振荡器,其具有耦合到所述SCR的第二时钟输出。
11.根据权利要求10所述的时钟电路,其中所述基于MEMS谐振器的振荡器被配置成校准所述参考电压发生器。
12.根据权利要求11所述的时钟电路,其中所述参考电压发生器被配置成生成参考电压,并且所述基于MEMS谐振器的振荡器被配置成校准所述参考电压。
13.根据权利要求10所述的时钟电路,其中所述SCR具有SCR输入,并且所述时钟电路进一步包括:
多路复用器,其具有第一多路复用器输入、第二多路复用器输入、选择输入和多路复用器输出,所述第一多路复用器输入耦合到所述第一时钟输出,所述第二多路复用器输入耦合到所述第二时钟输出,并且所述多路复用器输出耦合到SCR输入。
14.根据权利要求10所述的时钟电路,其中所述参考电压发生器包括数模转换器DAC。
15.根据权利要求14所述的时钟电路,其中所述DAC具有DAC输入,并且所述时钟电路进一步包括模数转换器ADC,所述ADC具有ADC输入和ADC输出,所述ADC输入耦合到所述SCR且耦合到所述参考电阻器,且所述ADC输出耦合到所述DAC输入。
16.根据权利要求10所述的时钟电路,其中所述基于MEMS谐振器的振荡器包含体声波BAW谐振器。
17.一种集成电路IC,其包括:
压控振荡器VCO,其具有控制输入和第一时钟输出;
参考电阻器;
开关电容器电阻器SCR,其耦合到所述参考电阻器,所述SCR与所述参考电阻器的所述耦合被配置成产生第一电压;
参考电压发生器,其被配置成产生第二电压;
积分器,其耦合到所述SCR且耦合到所述参考电压发生器,所述积分器被配置成对所述第一电压与所述第二电压之间的差进行积分;以及
体声波BAW谐振器,其具有耦合到所述SCR的第二时钟输出,所述BAW谐振器被配置成校准所述参考电压发生器。
18.根据权利要求17所述的IC,其进一步包括:
多路复用器,其具有第一多路复用器输入、第二多路复用器输入和多路复用器输出,所述第一多路复用器输入耦合到所述第一时钟输出,所述第二多路复用器输入耦合到所述第二时钟输出,并且所述多路复用器输出耦合到所述SCR。
19.根据权利要求17所述的IC,其进一步包括模数转换器ADC,所述ADC具有ADC输入和ADC输出,所述ADC输入耦合到所述SCR,其中所述参考电压发生器包含被配置成将由所述ADC产生的数字值转换成所述第二电压的数模转换器DAC。
20.根据权利要求17所述的IC,其中所述VCO包括环形振荡器。

说明书全文

经校准成基于微机电系统(MEMS)谐振器振荡器的振荡器

技术领域

[0001] 本申请涉及振荡器,且特别涉及基于微机电系统(MEMS)谐振器的振荡器。

背景技术

[0002] 振荡器生成用于具有不同程度的准确性和稳定性要求的多种应用中的时钟信号。一种类型的振荡器为晶体振荡器。然而,晶体振荡器体积大、成本高,且难以集成在包含使用时钟信号电路系统的半导体装置上。电阻器‑电容器(R‑C)振荡器可与使用其时钟信号的电路集成在同一裸片上,但遭受稳定性问题、高阿伦偏差(表示分数频率波动)、高温频率系数(TCF)和随机电报噪声(RTN)。
发明内容
[0003] 在一个实例中,一种时钟电路包含具有控制输入和第一时钟输出的压控振荡器(VCO)。所述时钟电路包含频回路FLL,所述FLL具有FLL输入和控制输出,所述控制输出耦合到所述控制输入。基于微机电系统(MEMS)谐振器的振荡器具有第二时钟输出。多路复用器具有第一多路复用器输入、第二多路复用器输入、选择输入和多路复用器输出。所述第一多路复用器输入耦合到所述第一时钟输出。所述第二多路复用器输入耦合到所述第二时钟输出。所述多路复用器输出耦合到所述FLL输入。附图说明
[0004] 图1是实例中的时钟电路的框图
[0005] 图2是实例中的包含开关电容器电阻器和压控环形振荡器的时钟电路的示意图。
[0006] 图3是实例中的包含锁频回路(FLL)、压控环形振荡器和基于微机电系统(MEMS)谐振器的振荡器校准FLL的时钟电路的示意图。
[0007] 图4是实例中的体声波(BAW)谐振器的剖视图。
[0008] 图5是另一实例中的包含锁频回路(FLL)、压控环形振荡器和基于微机电系统(MEMS)谐振器的振荡器校准FLL的时钟电路的示意图。
[0009] 图6是可在图5的实例时钟电路中使用的多个开关电容器电阻器和参考电阻器的实例。

具体实施方式

[0010] 在附图中使用相同的附图标记或其它参考指示符来表示相同或类似的(功能和/或结构)特征。
[0011] 本文中所描述的实施例涉及一种时钟电路,所述时钟电路包含振荡器和基于微机电系统(MEMS)谐振器的振荡器。基于MEMS谐振器的振荡器用于校准时钟电路。图1是根据实例的时钟电路100的框图。图1中的时钟电路100包含压控振荡器(VCO)110、锁频回路(FLL)120、基于MEMS谐振器的振荡器130、分频器140、选择电路150和控制逻辑160。来自VCO 110的输出信号为输出时钟信号CKOUT。在一个实例中,选择电路150为具有0输入和1输入的模拟电压多路复用器。输出时钟信号CKOUT耦合到选择电路150的0输入。基于MEMS谐振器的振荡器130生成标记为F1的时钟信号。F1的频率可基本上高于CKOUT的频率。举例来说,F1的频率可为2.5GHz,而CKOUT的频率可为32KHz。分频器140接收F1作为输入信号,并且对F1的频率进行分频以产生并输出标记为F1div的时钟。由分频器140实施的分频比可使得F1div的频率大致等于CKOUT的频率。时钟信号F1div被提供到选择电路150的1输入。
[0012] 控制逻辑160生成到选择电路的控制输入的选择信号(SEL1)。在一个逻辑状态(例如,逻辑低)中,选择信号SEL1使选择电路将其0输入上的CKOUT时钟信号提供到选择电路的输出。在另一逻辑状态(例如,逻辑高)中,选择信号SEL1使选择电路将其1输入上的F1div时钟信号提供到选择电路的输出。
[0013] 当不执行校准过程时(例如,在完成校准过程之后),控制逻辑160控制选择电路150以便将CKOUT提供到FLL 120的输入中。FLL 120生成内部参考电压VREF(在图2‑4中展示)。FLL 120还生成振幅与CKOUT的频率有关的第二电压。FLL 120包含对VREF与第二电压之间的差进行积分的积分器。这两个电压以比率度量方式从共同参考电压(例如,到电路的电源电压)生成。因此,VREF和第二电压两者将提供对电源电压的变化的一些跟踪和一些鲁棒性。标称地,将参考电压设置在一电平下以使得当CKOUT的频率处于其目标频率时第二电压大致等于VREF。CKOUT的频率与其目标频率的任何偏差将使积分器改变输出控制电压(VC)的量值。控制电压VC的量值的变化使VCO 110改变CKOUT的频率。这形成负反馈回路,所述负反馈回路促使CKOUT的频率达到由FLL内部参考电压和FLL的内部分量(例如,基于电阻器和电容器的时间常数参考)确定的特定且稳定的频率。
[0014] 归因于例如温度变化,CKOUT的频率可由于FLL内部分量或参考电压随温度漂移而从其目标电平漂移。控制逻辑160可发起校准过程以使CKOUT的频率更接近其目标电平。可通过控制逻辑160在周期性基础上(例如,每5秒一次、每分钟一次、每小时一次等)实施校准过程。除校准过程的周期性性能之外或代替校准过程的周期性性能,控制逻辑160可响应于温度变化(如由来自温度传感器170的温度信号所指示)超过阈值温度变化而发起校准过程。
[0015] 控制逻辑160通过以下方式来发起校准过程:改变选择信号SEL1的逻辑状态,以使选择电路150中断将CKOUT提供到FLL 120,且改为将(经由分频器140)来自基于MEMS谐振器的振荡器130的F1div提供到FLL 120。由基于MEMS谐振器的振荡器130生成的时钟信号F1的频率非常准确,且具有比由VCO 110生成的时钟信号CKOUT小得多的温度系数。然而,基于MEMS谐振器的振荡器130可能比VCO 110消耗更多的功率。因此,具有更低功耗的VCO 110用于生成CKOUT,但基于MEMS谐振器的振荡器130相对不频繁地用于校准目的。在一个实例中,当不执行校准过程时,附接到基于MEMS谐振器的振荡器130的谐振器的有源电路断电(例如,通过控制逻辑160使到有源电路的电源电压关断)。在校准过程期间,控制逻辑160唤醒基于MEMS谐振器的振荡器130的有源电路,并且FLL 120基于时钟信号F1div调整其内部参考电压VREF的量值。通过重复地调整FLL 120内的VREF的量值,基于MEMS谐振器的振荡器130确保由VCO 110产生的CKOUT的频率保持大致等于目标频率。
[0016] 图1的VCO 110可实施为压控环形振荡器(VCRO)。FLL 120可包含耦合到参考电阻器的开关电容器电阻器。图2是包含VCRO 212和FLL 220的时钟电路210的示意图。FLL 220包含开关电容器电阻器230、参考电阻器250、由串联连接的电阻器R1和R2形成的分压器、积分器240、分频器224和数字补偿单元(DCU)260。串联连接的电阻器R1和R2生成参考电压VREF。校准组件(例如,基于MEMS谐振器的振荡器130)未在图2中展示。
[0017] 在此实例中,参考电阻器250实施为电阻器R3和R4以及开关SW3和SW4。开关SW3和SW4可实施为晶体管。电阻器R3和开关SW3串联耦合在SCR 230与接地之间。类似地,电阻器R34和开关SW4串联耦合在SCR 230与接地之间。数字补偿单元(DCU)260分别向开关SW3和SW4断言控制信号S3和S4。DCU 260一次接通(闭合)开关SW3和SW4中的仅一者。当开关SW3闭合时,电流从SCR 230通过电阻器R3流到接地。当开关SW4闭合时,电流从SCR 230通过电阻器R4流到接地。电阻器R3可具有负温度系数(TC),并且电阻器R4可具有正TC。通过电阻器R3与R4之间的交替,DCU 260实施斩波以帮助减少积分器240内的运算放大器的低频/闪烁噪声。
[0018] SCR 230包含相位发生器232、开关SW1和开关SW2以及电容器CR。开关SW1和SW2串联耦合在电源电压VDD与参考电阻器Rref 250之间。电容器CR耦合在开关SW1和SW2之间的连接点与接地之间,如图所示。VCRO 212在其时钟输出215上产生输出时钟CKOUT。可包含分频器224以对输出时钟CKOUT的频率进行分频(除以因子Ndiv)。分频的时钟CKFB被提供到相位发生器232的输入。
[0019] 相位发生器232在大致等于输出时钟CKOUT的频率(FOUT)的频率下产生控制信号S1和S2。控制信号S1和S2控制相应开关SW1和SW2。通过在VDD之间的电容器CR的左侧端子(当开关SW1闭合时)与参考电阻器Rref 250的上部端子(当开关SW2闭合时)之间切换,Vdd与参考电阻器Rref 250的上部端子之间的SCR 230的平均电阻(RSCR)大致等于[(Ndiv)/(FOUT*CR)]。因此,SCR 230的电阻与FOUT成反比。SCR 230的平均电阻与VDD与接地之间的参考电阻器Rref串联。SCR 240与参考电阻器250的串联组合形成输出电压为VF的分压器。电压VF大致等于[(Rref)/(Rref+RSCR)]。输出时钟CKOUT的频率FOUT由FLL控制以保持在大致某一目标频率(例如,32KHz)。如果FOUT增大,则Rscr将由于其与FOUT的反比关系而减小。
随着RSCR减小,VF将增大。如果FOUT减小,则Rscr将增大,并且VF将减小。电压VF因此为频率相关电压。
[0020] 积分器240具有正(+)输入和负(‑)输入。负输入耦合到SCR 230且耦合到参考电阻器Rref 250,并且接收电压VF。积分器240的正输入耦合到电阻器R1和R2且接收参考电压VREF。积分器240对参考电压VREF与频率相关电压VF之间的差进行积分,以在积分器的控制输出241处产生控制电压VC,所述控制电压为FLL的控制输出。控制电压VC耦合到VCRO 212的控制输入213。VCRO 212基于控制电压VC的量值调整输出时钟CKOUT的频率FOUT。VCRO 212通过增大FOUT而对VC的增大作出响应,并且通过减小FOUT而对VC的减小作出响应。因此,随着FOUT增大,SCR 230以更快的速率切换,由此减小其平均电阻并引起VF量值的增大。
积分器在其输出241上产生较小量值控制电压VC,并且VCRO 212通过减小输出时钟CKOUT的频率FOUT而对较小VC作出响应。随着FOUT减小,SCR 230以较慢的速率切换,由此增加其平均电阻,这引起VF量值的减小。积分器在其输出241上产生较大量值控制电压VC,并且VCRO 
212通过增大输出时钟CKOUT的频率FOUT而对较大VC作出响应。以此方式,FLL 220实施控制回路,所述控制回路可用以将频率相关电压VF维持在大致等于参考电压VREF。
[0021] 图3是包含上文关于图2所描述的大部分组件且还包含用以校准FLL的组件的时钟电路300的示意图。在图3的实例中,时钟电路300包含FLL 320、VCRO 212、基于MEMS谐振器的振荡器130(其包含耦合到有源电路134以生成时钟的谐振器132(例如,体声波(BAW)谐振器))、分频器140和多路复用器150。FLL 320包含SCR 230、参考电阻器Rref 250和积分器240。电容器C1与电阻器Rref 250并联耦合以帮助使来自开关SW1和SW2的切换活动的电压VF平滑。FLL 320还包含数模转换器(DAC)330、模数转换器(ADC)350和控制逻辑360。参考电阻器Rref 250的实施方案包含开关SW3和SW4、电阻器R3和R4以及DCU 260,但未在图3中展示。ADC 350可实施为任何合适类型的ADC,例如Σ‑ΔADC。DAC 330可实施为任何合适类型的DAC,例如Σ‑ΔDAC。在此实例中,控制逻辑360具有耦合到温度传感器370的温度输入
361。DAC 330充当参考电压发生器,代替图2中的电阻器R1和R2的分压器,以生成如本文中所描述的参考电压VREF。
[0022] 在图3的实例中,基于MEMS谐振器的振荡器130为体声波(BAW)谐振器305。图4展示305BAW谐振器的实例构造。在此实例中,BAW谐振器305包含夹在两个金属膜381与382之间的压电膜381。反射体层383可包括具有不同声速的交替层,厚度为四分之一波长,从而提供接近自由表面性能的反射率。衬底384可由石英、玻璃、、蓝宝石以及其它材料构造。BAW谐振器的特性被选择为将声能存储在结构内,从而实现高电Q。金属膜外部的边界条件维持相对较高平的声反射,其中真空为理想界面。
[0023] 返回参考图3,控制逻辑360可实施为有限状态机(FSM),其包含例如逻辑、触发器、寄存器、存储器等的电组件。控制逻辑360具有耦合到ADC 350的数字输出的输入。当ADC 350将模拟输入电压转换成数字代码时,控制器360可从ADC接收数字代码,且将那些数字代码中的一或多者转发到DAC 330以用于转换回模拟电压以作为参考电压VREF。在一些实施例中,控制逻辑360可基于来自温度传感器370的温度信号修改ADC的数字代码,且将修改后的数字代码提供到DAC 330。在一个实例中,控制逻辑360可包含查找表(LUT),所述LUT可用于基于来自温度传感器的温度信号修改ADC的数字代码以由此校正BAW谐振器自身的任何温度依赖性。
[0024] 控制逻辑360生成控制信号SEL1和SEL2。多路复用器150包含选择输入155和多路复用器输入“0”和“1”。控制逻辑360控制控制信号SEL1的逻辑电平,以使多路复用器将来自其0输入的信号提供到多路复用器的输出157(例如,SEL1为逻辑低),或将来自其1输入的信号提供到多路复用器的输出(例如,SEL1为逻辑高)。在时钟电路300的非校准操作期间,控制逻辑360将控制信号SEL1断言为使多路复用器150将其0输入上的信号提供到相位发生器232的逻辑状态。来自VCRO 212的时钟输出215耦合到多路复用器的0输入(可能通过分频器,例如图2的实例中的分频器224),且因此输出时钟CKOUT在非校准操作期间被提供到相位发生器232的输入。在校准过程期间,控制逻辑360将控制信号SEL1断言为一逻辑电平,以使多路复用器150将其1输入上的信号提供到相位发生器232。基于MEMS谐振器的振荡器130的输出131为经由分频器140耦合到多路复用器150的1输入的时钟输出。因此,在校准期间,基于MEMS谐振器的振荡器的输出时钟耦合到相位发生器232的输入。由分频器140实施的分频比为使得分频器的输出时钟的频率大致等于FOUT的值(假设FLL 320被恰当地校准)。
[0025] 由SCR 230与参考电阻器Rref 250的组合产生的频率相关电压VF耦合到积分器240的负输入且耦合到ADC 350的模拟输入351。开关SW4为Σ‑ΔADC和Σ‑ΔDAC的情况的表示。此实施方案假设这两者都采用单位量化器,且因此,对于DAC,开关SW4准许在0与V_FULL_SCALE快速之间切换以产生所需的VREF,而对于ADC,开关(由来自控制逻辑360的SEL2控制)按照Σ‑ΔADC操作减去0或V_FULL_SCALE。ADC和DAC两者都使用相同的主V_FULL_SCALE(或参考),使得如果此参考自身漂移,则ADC与DAC之间的关系将保持相同,因此消除过程自身中的任何误差。
[0026] 在正常操作(不是校准过程)期间,控制逻辑360生成控制信号SEL1以使多路复用器150将输出时钟CLOUT提供到相位发生器232的输入。分频器可耦合在VCRO的输出215与多路复用器150的0输入之间以对输出时钟CKOUT进行分频。如上文所描述,在正常操作期间,相位发生器232在与输出时钟CKOUT的频率FOUT成正比的频率下交替地激活控制信号S1和S2。由于在与FOUT成正比的频率下激活开关SW1和SW2,SCR 230的平均电阻Rscr与FOUT成反比。电压VF也基于SCR的电阻Rscr的变化而变化。积分器240对VREF与VR之间的差进行积分以生成用于VCRO 212的控制电压VC。参考电压VREF由DAC 330基于先前校准过程生成。下文描述校准过程。
[0027] 控制逻辑360可响应于温度变化超过阈值量(例如,百分比温度变化、一定程度的温度变化等)而周期性地(例如,每5秒、每分钟、每小时等)发起校准过程,或发起既有周期性校准过程又有由温度变化激活的校准过程的组合。控制逻辑360通过生成控制信号SEL1以使多路复用器150将基于MEMS谐振器的振荡器输出时钟(如由分频器140进行分频)提供到相位发生器232而不是CKOUT来发起校准过程。
[0028] BAW谐振器的输出时钟比VCRO的输出时钟CKOUT更准确(例如,温度变化更小)。相位发生器232基于BAW谐振器的输出时钟的频率而操作SCR 230的开关SW1和SW2。SCR 230基于BAW谐振器的输出时钟产生电压VF。因为BAW谐振器产生比VCRO 212更准确的时钟,所以在校准期间电压VF的量值可变化,但仅在电容器CR的电容和/或电阻器Rref的电阻由于温度、应或老化而变化的情况下稍微变化。
[0029] ADC 350将电压VF(使用BAW谐振器输出时钟产生)转换成数字代码。数字代码由控制逻辑360接收且被转发到DAC 330上。控制逻辑360可基于温度修改数字代码,如上文所描述。DAC 330将来自ADC 350的数字代码转换回模拟电压,所述模拟电压为由积分器240使用的参考电压VREF。以此方式,BAW谐振器130校准FLL 320,且特别地,校准由FLL 320的积分器240使用的参考电压。在校准过程完成之后,控制逻辑360将控制信号SEL1和SEL2的逻辑状态改变回来,使得VCRO的输出时钟CKOUT再次通过多路复用器150被提供到相位发生器232的输入。校准过程可基于定时器(基于时间的校准)结束。
[0030] 图5是与图3的时钟电路300很大程度上相同的时钟电路400的示意图。时钟电路400相对于时钟电路300的差异在于时钟电路400包含开关SW1和SW2、电容器CR以及参考电阻器250的组合的多个例子。此类组件的每个例子在本文中被称为“单元电路”410。每个单元电路410包含串联耦合在VDD与参考电阻器(例如,Rref 250)之间的一对开关(例如,SW1和SW2),以及耦合在开关的连接点与接地之间的电容器(例如,电容器CR)。
[0031] 在FLL的校准期间,控制逻辑360向单元电路410断言控制信号430以选择单元电路410中的一些或全部以共同地生成到ADC 350且到积分器240的电压VF。当选择所有单元电路410时,它们的参考电阻器Rref 250并联耦合,并且开关电容器电阻器的Rscr并联耦合。
在多个(例如,10个)单元电路410在校准期间并联耦合的情况下,集体单元电路410的噪声功率基本上小于仅单个Rscr耦合到单个参考电阻器Rref 250的情况,且因此校准更准确。
[0032] 在正常操作(非校准)期间,控制逻辑360向单元电路410断言控制信号430以一次选择单元电路中的仅一者来将电压VF提供到积分器240。控制逻辑360可以轮选方式选择单元电路410中的每一者。在一个实例中,控制逻辑360可实施或耦合到计数器,所述计数器在所限定时间周期(例如,对于每个单元电路410为10毫秒)内对单元电路410进行排序。多个单元电路的参考电阻器将不必全部匹配,并且类似地,单元电路的SCR电阻不会完全匹配。然而,在较长时间周期(例如,一秒或一分钟)的过程中,那些差将平均化(例如,一些电阻可更高,而一些可更小),且因此可相对于仅具有单个Rscr/Rref电阻器对来提高电压VF的准确性。
[0033] 图6展示两个单元电路410a和410b的实例,但是可包含不同数目(例如,10个)以用于图5的时钟电路400。单元电路410a包含串联耦合且耦合到电容器CRa的开关SW1a和SW2a。参考电阻器Rrefa耦合在开关SW2a与接地之间,并且电容器C1a与参考电阻器Rrefa并联耦合。开关SW5a耦合在开关SW2a与参考电阻器Rrefa之间的连接点与ADC 350之间。类似地,单元电路410b包含串联耦合且耦合到电容器CRb的开关SW1b和SW2b。参考电阻器Rrefb耦合在开关SW2b与接地之间,并且电容器C1b与参考电阻器Rrefb并联耦合。开关SW5b耦合在开关SW2b与参考电阻器Rrefb之间的连接点与ADC 350之间。控制信号430包含n个控制信号430a和430b。值n等于单元电路410的数目。在此实例中,n等于2。控制信号430a控制开关SW5a的状态,并且控制信号430b控制开关SW5b的状态。
[0034] 在本说明书中,术语“耦合”可涵盖使得函数关系能够与本说明书一致的连接、通信或信号路径。举例来说,如果装置A向控制装置B生成信号以执行动作,则:(a)在第一实例中,装置A通过直接连接耦合到装置B;或(b)在第二实例中,如果介入组件C并不更改装置A与装置B之间的功能关系,使得装置B经由装置A生成的控制信号而受装置A控制,则装置A通过介入组件C耦合到装置B。
[0035] 并且,在本说明书中,“基于”的叙述意指“至少部分地基于”。因此,如果X基于Y,则X可以取决于Y和任何数目的其它因素。
[0036] “被配置成”执行任务或功能的装置可在由制造商制造时配置(例如,被编程和/或硬接线)成执行所述功能,和/或可在制造之后由用户配置(或可重新配置)成执行所述功能和/或其它额外或替代功能。配置可以是通过装置的固件和/或软件编程、通过装置的硬件组件和互连的构造和/或布局,或其组合。
[0037] 如本文所使用,术语“端子”、“节点”、“互连”、“引脚”和“引线”可互换地使用。除非特别说明为相反,否则这些术语通常用于意指装置元件、电路元件、集成电路、装置或其它电子装置或半导体组件之间的互连或它们的末端。
[0038] 本文中描述为包含某些组件的电路或装置可实际上适于耦合到那些组件以形成所描述的电路系统或装置。举例来说,被描述为包含一或多个半导体元件(例如,晶体管)、一或多个无源元件(例如,电阻器、电容器和/或电感器)和/或一或多个源(例如,电压源和/或电流源)的结构可实际上仅包含单个物理装置(例如,半导体裸片和/或集成电路(IC)封装)内的半导体元件,且可适于耦合到至少一些所述无源元件和/或源以在制造时或在制造之后例如由终端用户和/或第三方形成所描述结构。
[0039] 本文中所描述的电路可重新配置以包含额外组件或不同组件,以提供至少部分类似于组件替换之前可用的功能性的功能性。除非另有说明,否则展示为电阻器的组件通常表示串联和/或并联耦合以提供由所示电阻器表示的阻抗量的任何一或多个元件。举例来说,在本文中展示且描述为单个组件的电阻器或电容器可替代地分别为在相同节点之间并联耦合的多个电阻器或电容器。举例来说,在本文中展示且描述为单个组件的电阻器或电容器可替代地分别为在与单个电阻器或电容器相同的两个节点之间串联耦合的多个电阻器或电容器。
[0040] 虽然所描述的实例的某些元件包含于集成电路中且其它元件在集成电路外部,但在其它实例实施例中,额外或更少特征可并入到集成电路中。另外,说明为在集成电路外部的特征中的一些或全部可包含于集成电路中,和/或说明为在集成电路内部的一些特征可并入在集成电路外部。如本文所使用,术语“集成电路”意指一或多个电路,其:(i)并入在半导体衬底中/之上;(ii)并入在单个半导体封装中;(iii)并入到同一模中;和/或(iv)并入在同一印刷电路板中/上。
[0041] 在前述描述中短语“接地”的使用包含底座接地、地线接地、浮动接地、虚拟接地、数字接地、通用接地,和/或适用于或适于本说明书的教示的任何其它形式的接地连接。在本说明书中,除非另有说明,否则参数前的“约”、“大致”或“基本上”表示在所述参数的+/‑10%范围内。
[0042] 在权利要求书的范围内,对所描述的实施例的修改是可能的,并且其它实施例是可能的。
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