锁相回路电路、电压控制震荡器与补偿方法 |
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| 申请号 | CN202211135764.2 | 申请日 | 2022-09-19 | 公开(公告)号 | CN117394849A | 公开(公告)日 | 2024-01-12 |
| 申请人 | 新唐科技股份有限公司; | 发明人 | 石正枫; 方瑞娴; | ||||
| 摘要 | 本 发明 公开了一种 锁 相回路 电路 、 电压 控制震荡器与补偿方法。电压控制震荡器接收控制电压与产生时钟 信号 ，且包括电压转 电流 装置、工艺补偿装置、减法单元与 时钟信号 产生模 块 。电压转电流装置用于根据控制电压产生线性电流。工艺补偿装置用于根据控制电压产生补偿电流，其中补偿电流正比于工艺偏移对应的晶体管操作速度。减法单元用于将线性电流减去补偿电流，以产生控制电流。时钟信号产生模块用于根据控制电流产生时钟信号。通过本发明的技术方案，无须对锁相回路电路进行过设计，且可以有效减少电路面积与能耗。 | ||||||
| 权利要求 | 1.一种用于锁相回路电路的电压控制震荡器，用以接收控制电压与产生时钟信号，其特征在于，所述电压控制震荡器包括： |
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| 说明书全文 | 锁相回路电路、电压控制震荡器与补偿方法技术领域[0001] 本发明涉及一种锁相回路电路，且特别是一种具有补偿效果的锁相回路电路、电压控制震荡器与补偿方法，以藉此补偿偏移(例如，工艺偏移)造成的效能问题，从而避免过设计(over‑design)的技术问题。 背景技术[0002] 随着物联网越来越广泛的应用以及更多省电与速度的要求，集成电路(IC)对于时钟信号的要求是希望能够越来越省电。锁相回路(phase lock loop，PLL)电路通常拿来做为集成电路中的时钟信号来源。锁相回路电路会将输入的时钟信号(通常是参考时钟信号)与反馈的时钟信号分别除频后，比较两个除频后的时钟信号之间的相位频率差异，以对要输出给集成电路的时钟信号进行调整，使得输出给集成电路的时钟信号与参考时钟信号同步。 [0003] 进一步地，请参照图1，图1是现有技术的锁相回路电路的方块图。锁相回路电路1包括输入端除法器101、相位频率侦测器102、电荷泵电路103、回路滤波器104、电压控制震荡器105、输出端除法器106与反馈除法器107。输入端除法器101接收时钟信号I_CLK(通常是精准的参考时钟信号)，并以倍数N对时钟信号I_CLK进行除频，以产生时钟信号R_CLK。反馈除法器107接收时钟信号V_CLK，并以倍数M对时钟信号V_CLK进行除频，以产生反馈时钟信号F_CLK。相位频率侦测器102根据时钟信号R_CLK及反馈时钟信号F_CLK的相位频率差异产生脉波信号U_PL、D_PL。电荷泵电路103根据脉波信号U_PL、D_PL号产生充放电电流信号ICP。回路滤波器104根据充放电电流信号ICP进行电容的充放电，以产生控制电压VCP。电压控制震荡器105根据控制电压VCP产生时钟信号V_CLK。输出端除法器106以倍数R对时钟信号V_CLK进行除频，以产生输出时钟信号O_CLK给后端的集成电路使用。 [0004] 输出时钟信号O_CLK的频率可以表达为fo＝fi(M*R/N)，其中fo是输出时钟信号O_CLK的频率，fi是时钟信号I_CLK的频率。通常电子电路的效能会因为施加电压、温度与工艺等因素，而有所偏移，因此，输出时钟信号O_CLK的频率fo会因此受到上述偏移的影响。举例来说，工艺偏移通常会有快速PMOS‑快速NMOS偏移(FF corner)、典型PMOS‑典型NMOS偏移(TT corner)与慢速PMOS‑慢速NMOS偏移(SS corner)，这三种不同的工艺偏移也导致了不同的输出时钟信号O_CLK的操作频率范围。 [0005] 针对工艺偏移为典型PMOS‑典型NMOS偏移时，若设计成输出时钟信号O_CLK的频率fo介于70MHz至620MHz，则在工艺偏移为快速PMOS‑快速NMOS偏移与慢速PMOS‑慢速NMOS偏移时，输出时钟信号O_CLK的频率fo可能分别介于85MHz至720MHz与55MHz至530MHz。为了确保快速PMOS‑快速NMOS偏移与慢速PMOS‑慢速NMOS偏移的输出时钟信号O_CLK的频率fo都能够操作于70MHz至620MHz的区间，快速PMOS‑快速NMOS偏移与慢速PMOS‑慢速NMOS偏移的输出时钟信号O_CLK的频率fo的操作频率范围必须要设计地比70MHz至620MHz的区间范围还来得大(即必须针对两个操作频率范围每一者设计，使每一者的操作频率范围的下限值与上限值分别小于70MHz与大于620MHz)。换言之，必须针对快速PMOS‑快速NMOS偏移与慢速PMOS‑慢速NMOS偏移的输出时钟信号O_CLK的操作频率范围进行过设计，而此点将导致电路面积的增加与消耗电流的增加，而与目前希望面积更小与能耗更少的电路需求趋势相悖。 发明内容[0006] 本发明实施例提供一种用于锁相回路电路的电压控制震荡器。电压控制震荡器用以接收控制电压与产生时钟信号，且包括电压转电流装置、工艺补偿装置、减法单元与时钟信号产生模块。电压转电流装置用于根据控制电压产生线性电流。工艺补偿装置用于根据控制电压产生补偿电流，其中补偿电流正比于工艺偏移对应的晶体管操作速度。减法单元电连接电压转电流装置与工艺补偿装置，且用于将线性电流减去补偿电流，以产生控制电流。时钟信号产生模块电连接减法单元，并用于根据控制电流产生时钟信号。 [0007] 本发明实施例还提供一种锁相回路电路，且锁相回路电路包括输入端除法器、相位频率侦测器、电荷泵电路、回路滤波器、电压控制震荡器、输出端除法器与反馈除法器。输入端除法器用于对第一时钟信号进行除频，以产生第二时钟信号。相位频率侦测器电连接输入端除法器，并用于根据第二时钟信号与反馈时钟信号的相位频率差异产生第一脉波信号与第二脉波信号。电荷泵电路电连接相位频率侦测器，并用于根据第一脉波信号与第二脉波信号产生充放电电流信号。回路滤波器电连接电荷泵电路，并用于根据充放电电流信号产生控制电压。电压控制震荡器电连接回路滤波器，并用于根据控制电压产生线性电流，根据工艺偏移产生补偿电流，将线性电流减去补偿电流以产生控制电流，且根据控制电流产生第三时钟信号，其中补偿电流正比于工艺偏移对应的晶体管操作速度。输出端除法器电连接电压控制震荡器，并用于对第三时钟信号进行除频，以产生输出时钟信号。反馈除法器电连接电压控制震荡器与相位频率侦测器，并用于对第三时钟信号进行除频，以产生反馈时钟信号。 [0008] 本发明实施例提供一种用于锁相回路电路的电压控制震荡器。电压控制震荡器用以接收控制电压与产生时钟信号，且包括电压转电流装置、补偿装置与时钟信号产生模块。电压转电流装置用于根据控制电压产生线性电流。补偿装置电连接电压转电流装置，并用于根据斜率补偿控制信号产生控制电流，其中控制电流与线性电流为倍数关系，以及倍数由斜率补偿控制信号决定，其中在时钟信号的频率与控制电压之间的频率/电压斜率位于区间范围内，斜率补偿控制信号使倍数维持不变，在频率/电压斜率大于区间范围的上限斜率值，斜率补偿控制信号使倍数减少，以及在频率/电压斜率小于区间范围的下限斜率值，斜率补偿控制信号使倍数增加。时钟信号产生模块电连接补偿装置，并用于根据控制电流产生时钟信号。 [0009] 本发明实施例提供一种锁相回路电路，且锁相回路电路包括输入端除法器、相位频率侦测器、电荷泵电路、回路滤波器、电压控制震荡器、输出端除法器、反馈除法器与频率/电压斜率计算模块。输入端除法器用于对第一时钟信号进行除频，以产生第二时钟信号。相位频率侦测器电连接输入端除法器，用于根据第二时钟信号与反馈时钟信号的相位频率差异产生第一脉波信号与第二脉波信号。电荷泵电路电连接相位频率侦测器，并用于根据第一脉波信号与第二脉波信号产生充放电电流信号。回路滤波器电连接电荷泵电路，并用于根据充放电电流信号产生控制电压。电压控制震荡器电连接回路滤波器，用于根据控制电压产生线性电流，根据斜率补偿控制信号产生控制电流，且根据控制电流产生第三时钟信号，其中控制电流与线性电流为倍数关系，以及倍数由斜率补偿控制信号决定，其中在第三时钟信号的频率与所述控制电压之间的频率/电压斜率位于区间范围内，斜率补偿控制信号使倍数维持不变，在频率/电压斜率大于区间范围的上限斜率值，斜率补偿控制信号使倍数减少，以及在频率/电压斜率小于区间范围的下限斜率值，斜率补偿控制信号使倍数增加。输出端除法器电连接电压控制震荡器，并用于对第三时钟信号进行除频，以产生输出时钟信号。反馈除法器电连接电压控制震荡器与相位频率侦测器，用于对第三时钟信号进行除频，以产生反馈时钟信号。频率/电压斜率计算模块电连接所述回路滤波器与电压控制震荡器，用于根据控制电压、第三时钟信号与第一时钟信号计算频率/电压斜率，并用于根据频率/电压斜率产生斜率补偿控制信号。 [0010] 本发明实施例提供一种用于锁相回路电路的补偿方法，包括以下步骤：将锁相回路电路中回路滤波器输出的模拟的控制电压进行模拟数字转换，以产生控制电压码；根据输入至锁相回路电路的第一时钟信号与锁相回路电路中的电压控制震荡器产生的第二时钟信号获取第二时钟信号的频率；根据控制电压码与第二时钟信号的频率计算电压控制震荡器的频率/电压斜率；以及根据频率/电压斜率决定是否提升、降低或维持电压控制震荡器的频率/电压斜率。 [0011] 综上所述，通过本发明的技术方案，无须对锁相回路电路进行过设计，且可以有效减少电路面积与能耗。 [0012] 为了进一步理解本发明的技术、手段和效果，可以参考以下详细描述和附图，从而可以彻底和具体地理解本发明的目的、特征和概念。然而，以下详细描述和附图仅用于参考和说明本发明的实现方式，其并非用于限制本发明。 附图说明[0013] 通过下面结合附图对实施例的详细描述，可以更全面地理解本发明，其中： [0014] 图1是现有技术的锁相回路电路的方块图； [0015] 图2是本发明实施例的锁相回路电路的方块图； [0016] 图3是现有技术与本发明实施例的锁相回路电路的输出时钟信号的操作频率范围的曲线图； [0017] 图4是本发明实施例的电压控制震荡器的电路图； [0018] 图5是本发明另一个实施例的锁相回路电路的方块图； [0019] 图6是本发明另一个实施例的电压控制震荡器的电路图； [0020] 图7是本发明实施例的用于锁相回路电路的补偿方法的流程图。 [0021] 图式中所标示的符号说明如下：1、2、5锁相回路电路；101输入端除法器；102相位频率侦测器；103电荷泵电路；104回路滤波器；105、21、4、51、6电压控制震荡器；106输出端除法器；107反馈除法器；211、42工艺补偿装置；301～303、301'～303'频率/电压曲线；41电压转电流装置；43减法单元；44延迟震荡模块；45电流模块；46时钟输出级；511、61补偿装置；52模拟数字转换器；53频率获取装置；54斜率计算单元；55斜率补偿控制单元；VDD供应电压；MP1～MP7 MOS晶体管；OP1比较器；MN1～MN9 NMOS晶体管；SW1～SW4开关；R1、R2电阻；F_MAX上限值；F_MIN下限值；I_LNR线性电流；I_PRS补偿电流；I_CTR控制电流；Vop、Von弦波信号；D1～D4延迟单元；I_CLK、R_CLK、V_CLK时钟信号；F_CLK反馈时钟信号；U_PL、D_PL脉波信号；VCP控制电压；ICP充放电电流信号；O_CLK输出时钟信号；以及S71～S76步骤。 具体实施方式[0022] 现在将详细参考本发明的示范实施例，其示范实施例会在附图中被绘示出。在可能的情况下，在附图和说明书中使用相同的组件符号来指代相同或相似的部件。另外，示范实施例的做法仅是本发明的设计概念的实现方式中的一者，下述的一个或多个示范实施例皆非用于限定本发明。 [0023] 为了解决过设计问题导致的电路面积增大与耗能增加的技术问题，本发明提供了多种锁相回路电路的实施例。另外，基于上述锁相回路电路，本发明还提供相应的电压控制震荡器与用于锁相回路电路的补偿方法。通过使用本发明的锁相回路电路，集成电路可以获取精准的输出时钟信号以进行操作。再者，由于不用进行过设计，因此可以减少电路面积与能耗，故符合能耗少与面积小的电路需求趋势。 [0024] 在其中一个实施例中，电压控制震荡器可以针对工艺偏移来进行补偿，通过将线性电流减去补偿电流所产生的控制电流来产生输出时钟信号，其中补偿电流正比于工艺偏移对应的晶体管操作速度。当晶体管操作速度越快，则控制电流越小，反之，晶体管操作速度越慢，则控制电流越大。如此，不用针对快速PMOS‑快速NMOS偏移与慢速PMOS‑慢速NMOS偏移进行输出时钟信号的操作频率范围的过设计，当晶体管操作速度较快，因为控制电流减去较大的补偿电流，故此时输出时钟信号的频率仍可以到达典型PMOS‑典型NMOS偏移时的操作频率范围的下限值；类似地，当晶体管操作速度较慢，因为控制电流减去较少的补偿电流，故此时输出时钟信号的频率仍可以到达典型PMOS‑典型NMOS偏移时的操作频率范围的上限值。 [0025] 在其中另一个实施例中，通过控制频率/电压斜率来补偿可能产生的偏移，例如，但不限定是操作电压、工艺与/或温度产生的偏移。进一步地，在此实施例中，获取电压控制震荡器接收的控制电压的数字的控制电压码，以及获取电压控制震荡器输出的时钟信号的频率，以计算出电压控制震荡器的频率/电压斜率。当频率/电压斜率落入于区间范围内，则无需对电压控制震荡器的频率/电压斜率进行调整，当频率/电压斜率超出区间范围的上限斜率值，则降低电压控制震荡器的频率/电压斜率，以及当频率/电压斜率低于区间范围的下限斜率值，则升高电压控制震荡器的频率/电压斜率。如此一来，可以动态地补偿偏移，以解决偏移造成的输出时钟信号的频率无法到达设计的操作频率范围的的下限值与上限值的技术问题。同样地，此实施例也解决了需要进行过设计的技术问题。 [0026] 首先，请参照图2，图2是本发明实施例的锁相回路电路的方块图。于此实施例中，锁相回路电路2包括输入端除法器101、相位频率侦测器102、电荷泵电路103、回路滤波器104、电压控制震荡器21、输出端除法器106与反馈除法器107。输入端除法器101电连接相位频率侦测器102，电荷泵电路103电连接相位频率侦测器102，回路滤波器104电连接电荷泵电路103，电压控制震荡器21电连接回路滤波器104，输出端除法器106电连接电压控制震荡器21，以及反馈除法器107电连接电压控制震荡器21与相位频率侦测器102。 [0027] 输入端除法器101接收时钟信号I_CLK(通常是精准的参考时钟信号)，并以倍数N对时钟信号I_CLK进行除频，以产生时钟信号R_CLK。反馈除法器107接收时钟信号V_CLK，并以倍数M对时钟信号V_CLK进行除频，以产生反馈时钟信号F_CLK。相位频率侦测器102根据时钟信号R_CLK及反馈时钟信号F_CLK的相位频率差异产生脉波信号U_PL、D_PL。电荷泵电路103根据脉波信号U_PL、D_PL号产生充放电电流信号ICP。回路滤波器104根据充放电电流信号ICP进行电容(回路滤波器104设计有电容)的充放电，以产生控制电压VCP，其中回路滤波器104设计成具有滤波效果，故可以将噪声滤除，以产生控制电压VCP。电压控制震荡器21用于产生时钟信号V_CLK。输出端除法器106以倍数R对时钟信号V_CLK进行除频，以产生输出时钟信号O_CLK给后端的集成电路使用。 [0028] 电压控制震荡器21具有工艺补偿装置21，以藉此补偿因为工艺偏移产生的频率飘移问题，而不用对锁相回路电路2的输出时钟信号O_CLK的操作频率范围进行过设计。进一步地，电压控制震荡器21根据控制电压VCP产生线性电流，工艺补偿装置21根据工艺偏移产生补偿电流，电压控制震荡器21将线性电流减去补偿电流以产生控制电流，且电压控制震荡器21根据控制电流产生第三时钟信号V_CLK，其中补偿电流正比于工艺偏移对应的晶体管操作速度。举例来说，典型PMOS‑典型NMOS偏移对应的补偿电流会小于快速PMOS‑快速NMOS偏移对应的补偿电流，以及典型PMOS‑典型NMOS偏移对应的补偿电流会大于慢速PMOS‑慢速NMOS偏移对应的补偿电流。 [0029] 请进一步地参照图3，图3是现有技术与本发明实施例的锁相回路电路的输出时钟信号的操作频率范围的曲线图。如图3左边，在对现有技术的锁相回路电路的输出时钟信号的操作频率范围进行过设计后，典型PMOS‑典型NMOS偏移的频率/电压曲线301、快速PMOS‑快速NMOS偏移的频率/电压曲线302与慢速PMOS‑慢速NMOS偏移的频率/电压曲线303都可以符合设计的操作频率范围的上限值F_MAX与下限值F_MIN的要求，但如前面所述，过设计会有能耗与面积皆增加的技术问题。如图3右边，在使用前述工艺补偿装置21后，典型PMOS‑典型NMOS偏移的频率/电压曲线301'、快速PMOS‑快速NMOS偏移的频率/电压曲线302'与慢速PMOS‑慢速NMOS偏移的频率/电压曲线303'都可以符合设计的操作频率范围的上限值F_MAX与下限值F_MIN的要求，但是却不会有现有技术因过设计所产生的能耗与面积皆增加的技术问题。 [0030] 请接着参照图4，图4是本发明实施例的电压控制震荡器的电路图。电压控制震荡器21可以以图4的电压控制震荡器4来实现，以及工艺补偿装置21可以以图4的工艺补偿装置42来实现，但本发明不以此为限制。在此实施例中，电压控制震荡器4包括电压转电流装置41、工艺补偿装置42、减法单元43与时钟信号产生模块(由延迟震荡模块44、电流模块45与时钟输出级46所构成)。减法单元43电连接电压转电流装置41、工艺补偿装置42与时钟信号产生模块。 [0031] 电压转电流装置41根据控制电压VCP产生线性电流I_LNR。工艺补偿装置42用于根据控制电压VCP产生补偿电流I_PRS，其中补偿电流I_PRS正比于工艺偏移对应的晶体管操作速度。减法单元43将线性电流I_LNR减去补偿电流I_PRS，以产生控制电流I_CTR。时钟信号产生模块接着根据控制电流I_CTR产生时钟信号V_CLK。 [0032] 电压转电流装置41包括PMOS晶体管MP1、NMOS晶体管MN1、比较器OP1与电阻R1。PMOS晶体管MP1的源极电连接供应电压VDD，PMOS晶体管MP1的栅极彼此电连接PMOS晶体管MP1的漏极、减法单元43与NMOS晶体管MN1的漏极，NMOS晶体管MN1的栅极电连接比较器OP1的输出端，NMOS晶体管MN1的源极电连接比较器OP1的负输入端与电阻R1的一端，比较器OP1的正输入端接收控制电压VCP，以及电阻R1的另一端电连接低电压(例如，接地电压)。通过上述架构，产生的线性电流I_LNR的电流值会是控制电压VCP除以电阻R1后的数值(即，I_LNR＝VCP/R1)。 [0033] 工艺补偿装置42包括PMOS晶体管MP2、MP3、NMOS晶体管MN2、MN3与电阻R2。PMOS晶体管MP2的源极与PMOS晶体管MP3的源极电连接供应电压VDD，PMOS晶体管MP2的栅极与PMOS晶体管MP3的栅极彼此电连接，PMOS晶体管MP2的漏极与PMOS晶体管MP3的漏极分别电连接NMOS晶体管MN2的漏极与NMOS晶体管MN3的漏极，NMOS晶体管MN2的栅极接收控制电压VCP，NMOS晶体管MN2的源极电连接电阻R2的一端，电阻R2的另一端电连接低电压，NMOS晶体管MN2的栅极电连接减法单元43与NMOS晶体管MN3的漏极，以及NMOS晶体管MN3的源极电连接低电压。通过上述架构，产生的补偿电流I_PRS的电流值会是控制电压VCP与NMOS晶体管MN2的门限电压Vth的差值除以电阻R2后的数值(即，I_PRS＝(VCP‑Vth)/R2)。 [0034] 减法单元43是个电流减法器，且可以通过PMOS晶体管MP4与NMOS晶体管MN4来实现。PMOS晶体管MP4的栅极电连接PMOS晶体管MP1的栅极，PMOS晶体管MP4的源极电连接供应电压VDD，PMOS晶体管MP4的漏极电连接NMOS晶体管MN4的漏极，NMOS晶体管MN4的栅极电连接NMOS晶体管MN3的栅极，以及NMOS晶体管MN3的栅极电连接低电压。通过上述架构，在PMOS晶体管MP4的漏极与NMOS晶体管MN4的漏极会输出控制电流I_CTR，且控制电流I_CTR为线性电流I_LNR减去补偿电流I_PRS后的电流值，即I_CTR＝I_LNR‑I_PRS＝(VCP/R1)‑((VCP‑Vth)/R2)。 [0035] NMOS晶体管MN2的门限电压Vth会随工艺偏移而有所改变，其中慢速PMOS‑慢速NMOS偏移对应的NMOS晶体管MN2的门限电压Vth会大于典型PMOS‑典型NMOS偏移对应的NMOS晶体管MN2的门限电压Vth，以及快速PMOS‑快速NMOS偏移对应的NMOS晶体管MN2的门限电压Vth会小于典型PMOS‑典型NMOS偏移对应的NMOS晶体管MN2的门限电压Vth。换言之，快速PMOS‑快速NMOS偏移对应的控制电流I_CTR小于典型PMOS‑典型NMOS偏移对应的控制电流I_CTR，以及典型PMOS‑典型NMOS偏移对应的控制电流I_CTR小于慢速PMOS‑慢速NMOS偏移对应的控制电流I_CTR。因此，在相同控制电压VCP的情况下，相较于典型PMOS‑典型NMOS偏移，电压控制震荡器4输出的时钟信号V_CLK的频率在快速PMOS‑快速NMOS偏移也不会比较快，以及电压控制震荡器4输出的时钟信号V_CLK的频率在慢速PMOS‑慢速NMOS偏移也不会比较慢。简单地说，通过上述架构，工艺偏移可以有效地被补偿。 [0036] 进一步地，时钟信号产生模块由电流模块45、延迟震荡模块44与时钟输出级46构成，其中电流模块45电连接延迟震荡模块44与时钟输出级46。电流模块45包括电连接减法单元43的多个电流单元(注，NMOS晶体管MN6～MN9分别与共享的NMOS晶体管MN5组成共四个电流单元)，其中多个电流单元用于根据控制电流I_CTR产生多个延迟控制电流。延迟震荡模块44包括串接且形成振荡反馈路径的多个延迟单元D1～D4，多个延迟单元D1～D4的延迟时间受控于多个延迟控制电流，且延迟震荡模块44产生弦波信号Vop、Von。时钟输出级46并根据产生弦波信号Vop、Von产生时钟信号V_CLK。 [0037] 电流模块45包括NMOS晶体管MN5～MN9，其中NMOS晶体管MN6～MN9分别与共享的NMOS晶体管MN5组成共四个电流单元。NMOS晶体管MN6～MN9的栅极电连接NMOS晶体管MN5的栅极，NMOS晶体管MN5的漏极电连接NMOS晶体管MN4的漏极与NMOS晶体管MN5的栅极，NMOS晶体管MN5～MN9的源极电连接低电压，以及NMOS晶体管MN6～MN9的漏极电连接延迟单元D1～D4的偏压端，以通过产生的多个延迟控制电流分别控制延迟单元D1～D4的延迟时间。 [0038] 延迟震荡模块44包括多个延迟单元D1～D4，其中除了最后一个延迟单元D4之外，其他多个延迟单元D1～D3的每一者的第一输出端与第二输出端分别电连接下一个延迟单元D2～D4的第一输入端与第二输入端，最后一个延迟单元D4的第一输出端与第二输出端分别电连接第一个延迟单元D1的第二输入端与第一输入端，多个延迟单元D1～D4的延迟时间分别受控制于多个延迟控制电流，且最后一个延迟单元D4的第一输出端与第二输出端分别产生弦波信号Vop与Von。在此请注意，延迟单元D1～D4的数量非用于限制本发明，但当延迟单元D1～D4的数量变更时，电流模块45的电流单元的数量也须对应变更。 [0039] 请参照图5，图5是本发明另一实施例的锁相回路电路的方块图。于此实施例中，锁相回路电路5包括输入端除法器101、相位频率侦测器102、电荷泵电路103、回路滤波器104、电压控制震荡器51、输出端除法器106、反馈除法器107与频率/电压斜率计算模块(由模拟数字转换器52、频率获取装置53、斜率计算单元54与斜率补偿控制单元55构成)。输入端除法器101电连接相位频率侦测器102，电荷泵电路103电连接相位频率侦测器102，回路滤波器104电连接电荷泵电路103，电压控制震荡器51电连接回路滤波器104，输出端除法器106电连接电压控制震荡器51，反馈除法器107电连接电压控制震荡器51与相位频率侦测器102，以及频率/电压斜率计算模块电连接回路滤波器104与电压控制震荡器51。 [0040] 输入端除法器101、相位频率侦测器102、电荷泵电路103、回路滤波器104、输出端除法器106与反馈除法器107的功能如前面所述，故不赘述。频率/电压斜率计算模块根据控制电压VCP与时钟信号V_CLK、I_CLK计算电压控制震荡器51的频率/电压斜率，并根据频率/电压斜率产生斜率补偿控制信号，其中频率/电压斜率为时钟信号V_CLK的频率与控制电压VCP的比值。 [0041] 电压控制震荡器51包括补偿装置511。电压控制震荡器51根据控制电压VCP产生线性电流，补偿装置511根据斜率补偿控制信号产生控制电流，且电压控制震荡器51根据控制电流产生频时钟信号V_CLK，其中控制电流与线性电流为倍数关系，以及倍数由斜率补偿控制信号决定。当频率/电压斜率位于区间范围内，斜率补偿控制信号使倍数维持不变；当频率/电压斜率大于区间范围的上限斜率值，斜率补偿控制信号使倍数减少；以及当频率/电压斜率小于区间范围的下限斜率值，斜率补偿控制信号使倍数增加。简单地说，若某一个偏移因素使得时钟信号V_CLK的频率下降时，就提升电压控制震荡器51的频率/电压斜率，以进行补偿；类似地，若某一个偏移因素使得时钟信号V_CLK的频率上升时，就降低电压控制震荡器51的频率/电压斜率，以进行补偿。 [0042] 频率/电压斜率计算模块包括模拟数字转换器(ADC)52、频率获取装置53、斜率计算单元54与斜率补偿控制单元55。模拟数字转换器52电连接回路滤波器104，频率获取装置53电连接电压控制震荡器51，斜率计算单元54电连接模拟数字转换器52与频率获取装置 53，以及斜率补偿控制单元55电连接斜率计算单元54与电压控制震荡器51。 [0043] 模拟数字转换器52将模拟的控制电压VCP进行模拟数字转换，以产生数字的控制电压码，其中模拟数字转换器52的位数越多，原则上补偿效果会越好。频率获取装置53用于根据时钟信号I_CLK、V_CLK获取时钟信号V_CLK的频率，其中时钟信号I_CLK的频率是已知的，但时钟信号V_CLK的频率则为未知，因此，通过获取对时钟信号V_CLK与时钟信号I_CLK进行处理运算，便可以知悉时钟信号V_CLK的频率。斜率计算单元54根据控制电压码与时钟信号V_CLK的频率计算出频率/电压斜率。斜率补偿控制单元55根据频率/电压斜率产生斜率补偿控制信号。 [0044] 接着，请参照图6，图6是本发明另一实施例的电压控制震荡器的电路图。在此实施例中，前述图5中的电压控制震荡器51可以以图6的电压控制震荡器6来实现，以及前述图5中的工艺补偿装置51可以以图6的补偿装置61来实现，但本发明不以此为限制。进一步地，电压控制震荡器6包括电压转电流装置41、补偿装置61与时钟信号产生模块(由延迟震荡模块44、电流模块45与时钟输出级46所构成)。补偿装置61电连接电压转电流装置41与时钟信号产生模块。电压转电流装置41与时钟信号产生模块的功能如前面所述，故不再赘述。 [0045] 补偿装置61根据斜率补偿控制信号产生控制电流。补偿装置61包括多个可切换电流源(注，PMOS晶体管MP4～MP7与开关SW1～SW4共形成四个可切换电流源，但本发明不以可切换电流源的数量为限制，只要是多个即可，较佳地，至少三个)。每一个可切换电流源电连接电压转电流装置41，其中每一个可切换电流源用于根据线性电流产生复制电流，以及受控制于斜率补偿控制信号，以决定是否输出复制电流作为控制电流I_CTR的一部分。进一步地，PMOS晶体管MP4～MP7的栅极电连接PMOS晶体管MP1的栅极，PMOS晶体管MP4～MP7的源极电连接供应电压VDD，开关SW1～SW4的第一端分别电连接PMOS晶体管MP4～MP7的漏极，开关SW1～SW4的第二端电连接NMOS晶体管MN5的漏极。开关SW1～SW4受控制于斜率补偿控制信号，以决定开启或关闭。 [0046] 举例来说，在快速PMOS‑快速NMOS偏移时，仅有开关SW1开启，其他开关SW2～SW3则关闭；在典型PMOS‑典型NMOS偏移时，仅有开关SW2、SW3开启，其他开关SW1、SW4则关闭；以及，在慢速PMOS‑慢速NMOS偏移时，开关SW1～SW4全部开启。 [0047] 在此请注意，多个可切换电流源较佳地具有不同大小的复制电流，但本发明不以此为限制。举例来说，PMOS晶体管MP4与开关SW1构成的可切换电流源的复制电流为线性电流的20倍，PMOS晶体管MP5与开关SW2构成的可切换电流源的复制电流为线性电流的21倍，PMOS晶体管MP6与开关SW3构成的可切换电流源的复制电流为线性电流的22倍，以及PMOS晶体管MP7与开关SW4构成的可切换电流源的复制电流为线性电流的23倍。 [0048] 最后，请参照图7，图7是本发明实施例的用于锁相回路电路的补偿方法的流程图。在步骤S71中，用于将锁相回路电路中回路滤波器输出的模拟的控制电压进行模拟数字转换，以产生控制电压码。在步骤S72中，用于根据输入至锁相回路电路的时钟信号与锁相回路电路中的电压控制震荡器产生的时钟信号获取电压控制震荡器产生的时钟信号的频率。 另外，步骤S71与步骤S72的执行顺序可以是同时的，或有先后顺序，只要在步骤S73前即可。 然后，在步骤S73中，根据控制电压码与电压控制震荡器产生的时钟信号的频率计算电压控制震荡器的频率/电压斜率。 [0049] 之后，在步骤S74中，判断频率/电压斜率是否落入上限斜率值与下限斜率值所构成的区间范围内。如果频率/电压斜率落入区间范围内，则在步骤S75中，保持相同的频率/电压斜率；如果频率/电压斜率超出区间范围，且频率/电压斜率大于上限斜率值，则在步骤S76中，降低频率/电压斜率；以及如果频率/电压斜率超出区间范围，且频率/电压斜率小于下限斜率值，则在步骤S76中，提升频率/电压斜率。 |
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