一种三维应变Si双极结型晶体管及其制备方法
| 专利类型 | 发明公开 | 法律事件 | 公开; 实质审查; 授权; |
| 专利有效性 | 有效专利 | 当前状态 | 授权 |
| 申请号 | CN202111113232.4 | 申请日 | 2021-09-23 |
| 公开(公告)号 | CN113838923A | 公开(公告)日 | 2021-12-24 |
| 申请人 | 燕山大学; | 申请人类型 | 学校 |
| 发明人 | 周春宇; 李作为; 尚建蕊; 王冠宇; 徐超; 孙继浩; 关义春; 赵鸿飞; | 第一发明人 | 周春宇 |
| 权利人 | 燕山大学 | 权利人类型 | 学校 |
| 当前权利人 | 燕山大学 | 当前权利人类型 | 学校 |
| 省份 | 当前专利权人所在省份：河北省 | 城市 | 当前专利权人所在城市：河北省秦皇岛市 |
| 具体地址 | 当前专利权人所在详细地址：河北省秦皇岛市河北大街西段438号 | 邮编 | 当前专利权人邮编：066004 |
| 主IPC国际分类 | H01L29/10 | 所有IPC国际分类 | H01L29/10 ; H01L29/06 ; H01L29/161 ; H01L29/73 ; H01L21/331 |
| 专利引用数量 | 5 | 专利被引用数量 | 0 |
| 专利权利要求数量 | 10 | 专利文献类型 | A |
| 专利代理机构 | 北京市诚辉律师事务所 | 专利代理人 | 刘婷; 朱伟军; |
| 摘要 | 现有 双极结型晶体管 增益小特征 频率 小，并要求小尺寸化。本 申请 提供了一种三维应变Si双极结型晶体管，在第一方向上，包括依次设置的p型Si衬底、n+发射区、SiO2浅 沟道 隔离结构、SiO2层、鳍型 半导体 p型基区、SiGe应变 外延 层和n型集电区，第一方向为由衬底指向n型集电区的方向；鳍型半导体p型基区上设置有n型集电区；SiO2层上设置有发射极 接触 ，SiGe应变外延层上设置有基极接触，P型集电区上设置有集 电极 接触；SiGe应变外延层对鳍型半导体p型基区和n型集电区同时施加单轴拉应 力 。 电子 迁移率增加，减小基区与集电区渡越时间，增加器件的特征频率。 | ||
| 权利要求 | 1.一种三维应变Si双极结型晶体管，其特征在于：在第一方向上，包括依次设置的p型+ |
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| 说明书全文 | 一种三维应变Si双极结型晶体管及其制备方法技术领域背景技术[0002] 随着互补金属氧化物半导体(CMOS)工艺技术的特征尺寸按比例缩小到22nm时，传统平面型晶体管结构仅仅依靠提高沟道的掺杂浓度、降低源漏结深和缩小栅氧化层厚度等技术来改善短沟道效应遇到了瓶颈，器件的亚阈值电流成为妨碍工艺进一步发展的主要原因。在1999年，第一个鳍型场效应晶体管(FinFET)诞生，一种立体的金属氧化物半导体(MOS)晶体管。由于位于沟道的半导体十分的薄，像鱼的鳍(Fin)，研究人员将其命名为鳍型场效应晶体管。FinFET晶体管凸起的沟道区域是一个被三面栅极包裹的鳍状半导体，栅极三面包裹沟道的结构增大了栅极与沟道的接触面积，增强了栅对沟道的控制能力，同时栅极到内部鳍(Fin)的距离缩小了，从而使栅极可以有效地控制沟道降低了器件关闭时的漏电流，抑制短沟道效应。2011年Intel公司宣布推出22nm‑FinFET工艺技术，在这之后，FinFET工艺技术成为各大厂商在小尺寸集成电路制造上的主流制造工艺。 [0003] BiCMOS技术是把双极结型晶体管(BJT)和互补金属氧化物半导体(CMOS)器件同时集成在一个芯片上的技术，它集中了双极结型晶体管BJT和单极型晶体管CMOS的优点，二者取长补短，在模拟/数字混合微电子电路和超大规模集成电路开辟一条崭新的道路。发明内容 [0004] 1.要解决的技术问题 [0005] 为了现有的双极结型晶体管增益小特征频率小，并要求小尺寸化的问题，本申请提供了一种三维应变Si双极结型晶体管及其制备方法。 [0006] 2.技术方案 [0007] 为了达到上述的目的，本申请提供了一种三维应变Si双极结型晶体管，在第一方+向上，包括依次设置的p型Si衬底、n发射区、SiO2浅沟道隔离结构、SiO2层、鳍型半导体p型基区、SiGe应变外延层和n型集电区，所述第一方向为由所述衬底指向所述n型集电区的方向；所述鳍型半导体p型基区上设置有所述n型集电区；所述SiO2层上设置有发射极接触，所述SiGe应变外延层上设置有基极接触，所述P型集电区上设置有集电极接触；所述SiGe应变外延层对所述鳍型半导体p型基区和所述n型集电区同时施加单轴拉应力。 [0008] 本申请提供的另一种实施方式为：所述n+发射区与所述鳍型半导体p型基区宽度相同。 [0009] 本申请提供的另一种实施方式为：所述鳍型半导体p型基区包括本征基区和非本征基区，所述本征基区与所述n型集电区接触，所述本征基区由n型集电区三面包裹，所述n型集电区在三个方向从所述鳍型半导体p型基区抽取电子；所述非本征基区包裹于SiGe应变外延层内。 [0010] 本申请提供的另一种实施方式为：所述n+发射区宽度为10nm～20nm；所述鳍型半导体p型基区宽度为10nm～20nm，所述鳍型半导体p型基区高度为21nm～41nm。 [0011] 本申请还提供一种制备双极结型晶体管的方法，其特征在于：所述方法与22nm鳍型场效应晶体管制备工艺相兼容。 [0012] 本申请提供的另一种实施方式为：所述方法包括如下步骤：步骤1：在衬底上依次淀积硬掩膜版和多晶硅辅助层；步骤2：对所述多晶硅辅助层进行光刻和刻蚀处理，在所述硬掩膜版和处理后的多晶硅辅助层上淀积SiO2层；步骤3：对所述SiO2层进行刻蚀形成SiO2侧墙，去除所述多晶硅辅助层；步骤4：以SiO2侧墙为掩膜版进行向下刻蚀形成有源区；步骤5：去除所述SiO2侧墙，淀积SiO2填充层，填充所述有源区；步骤6：对所述SiO2填充层回刻，使有源区凸出SiO2表面，控制鳍型半导体高度；去除硬掩膜版；步骤7：对所述鳍型半导体进行处理，形成发射极接触区域；淀积阻挡层；步骤8：对所述阻挡层进行处理，对所述SiO2填充层进行光刻和刻蚀，形成SiO2辅助层；步骤9：以SiO2辅助层和阻挡层为掩膜版对鳍型半导体进行刻蚀，去除所述SiO2辅助层，将未被阻挡层覆盖的鳍型半导体区域定义为发射区，对所+ 述发射区域进行离子注入形成n 发射区；步骤10：去除所述鳍型半导体上的阻挡层；步骤 11：淀积SiO2，对所述SiO2回刻形成SiO2浅沟槽隔离，有源区凸出浅沟槽隔离的区域定义为基区，对凸出的鳍型半导体进行离子注入形成p型基区；步骤12：表面淀积SiO2和Si3N4作为停止层；步骤13:在停止层上淀积SiO2牺牲层，通过掩膜版光刻和刻蚀SiO2牺牲层形成凹槽，同时使有源区暴露；步骤14：在所述凹槽中选择性外延生长Si作为集电区；步骤15：去除剩‑ 余的SiO2牺牲层和作为停止层的Si3N4和SiO2后，对集电区进行离子注入，形成轻掺杂n型集+ 电区区域，再对集电区进行离子注入，形成重掺杂n集电区区域；步骤16：淀积SiO2层，并在集电区形成侧墙隔离层；步骤17：去除在集电区的非本征基区的SiO2，并外延生长SiGe应变层；步骤18：在非本征基区外的SiGe应变层上方形成基极接触；步骤19：在集电区上方通过光刻和刻蚀出窗口形成集电极接触；步骤20：在所述发射极接触区域上方刻蚀SiO2层形成窗口，淀积多晶硅形成发射极接触。 [0015] 本申请提供的另一种实施方式为：所述n‑型集电区区域掺杂浓度为1016cm‑3，所述n+ 18 ‑3 + ‑集电区区域掺杂浓度为10 cm ，所述n 集电区区域和所述n型集电区区域组成n型集电区。 [0016] 本申请提供的另一种实施方式为：所述n+发射区掺杂浓度为1018cm‑3，所述鳍型半16 ‑3 导体p型基区的掺杂浓度为10 cm 。 [0017] 3.有益效果 [0018] 与现有技术相比，本申请提供的一种三维应变Si双极结型晶体管及其制备方法的有益效果在于： [0019] 本申请提供的三维应变Si双极结型晶体管，为一种NPN型BJT，通过施加单轴应力进一步来提高器件性能。在制备工艺流程上与22nm‑FinFET可集成在同一衬底上，二者制备工艺相兼容。 [0020] 本申请提供的三维应变Si双极结型晶体管，使用FinFET的制备工艺，便于二者的集成，在器件小尺寸化的同时，再通过结构优化和施加应力，使器件性能进一步提高。 [0021] 本申请提供的三维应变Si双极结型晶体管，n+发射区与鳍型半导体p型基区具有相同的宽度，有效的抑制了发射结的电流集边效应。 [0022] 本申请提供的三维应变Si双极结型晶体管，n型集电区在三个方向从鳍型半导体p型基区抽取电子，增加载流子收集能力，提高器件的增益。 [0023] 本申请提供的三维应变Si双极结型晶体管，通过SiGe应变外延层对鳍型半导体p型基区和n型集电区同时施加单轴拉应力，电子迁移率增加，减小鳍型半导体p型基区与n型集电区渡越时间，增加器件的特征频率。附图说明 [0024] 图1是本申请的一种三维应变Si双极结型晶体管的三维立体结构示意图； [0025] 图2是本申请的三维应变Si双极结型晶体管制备流程第一示意图； [0026] 图3是本申请的三维应变Si双极结型晶体管制备流程第二示意图； [0027] 图4是本申请的三维应变Si双极结型晶体管制备流程第三示意图； [0028] 图5是本申请的三维应变Si双极结型晶体管制备流程第四示意图； [0029] 图6是本申请的三维应变Si双极结型晶体管制备流程第五示意图； [0030] 图7是本申请的三维应变Si双极结型晶体管制备流程第六示意图； [0031] 图8是本申请的三维应变Si双极结型晶体管制备流程第七示意图； [0032] 图9是本申请的三维应变Si双极结型晶体管制备流程第八示意图； [0033] 图10是本申请的三维应变Si双极结型晶体管制备流程第九示意图； [0034] 图11是本申请的三维应变Si双极结型晶体管制备流程第十示意图； [0035] 图12是本申请的三维应变Si双极结型晶体管制备流程第十一示意图； [0036] 图13是本申请的三维应变Si双极结型晶体管制备流程第十二示意图； [0037] 图14是本申请的三维应变Si双极结型晶体管制备流程第十三示意图； [0038] 图15是本申请的三维应变Si双极结型晶体管制备流程第十四示意图； [0039] 图16是本申请的三维应变Si双极结型晶体管制备流程第十五示意图； [0040] 图17是本申请的三维应变Si双极结型晶体管制备流程第十六示意图； [0041] 图18是本申请的三维应变Si双极结型晶体管制备流程第十七示意图； [0042] 图19是本申请的三维应变Si双极结型晶体管制备流程第十八示意图； [0043] 图20是本申请的三维应变Si双极结型晶体管制备流程第十八(2)示意图； [0044] 图21是本申请的三维应变Si双极结型晶体管制备流程第十九示意图； [0045] 图22是本申请的三维应变Si双极结型晶体管制备流程第二十示意图； [0046] 图23是本申请的三维应变Si双极结型晶体管制备流程第二十一示意图； [0047] 图24是本申请的三维应变Si双极结型晶体管制备流程第二十二示意图； [0048] 图25是本申请的三维应变Si双极结型晶体管制备流程第二十三示意图； [0049] 图26是本申请的三维应变Si双极结型晶体管制备流程第二十三(2)示意图； [0050] 图27是本申请的三维应变Si双极结型晶体管制备流程第二十三(3)示意图； [0051] 图28是本申请的三维应变Si双极结型晶体管制备流程第二十四示意图； [0052] 图29是本申请的三维应变Si双极结型晶体管制备流程第二十四(2)示意图； [0053] 图30是本申请的三维应变Si双极结型晶体管制备流程第二十五示意图； [0054] 图31是本申请的三维应变Si双极结型晶体管制备流程第二十六示意图； [0055] 图32是本申请的三维应变Si双极结型晶体管制备流程第二十七示意图； [0056] 图33是本申请的三维应变Si双极结型晶体管制备流程第二十八示意图； [0057] 图34是本申请的三维应变Si双极结型晶体管制备流程第二十九示意图； [0058] 图35是本申请的三维应变Si双极结型晶体管制备流程第三十示意图； [0059] 图36是本申请的三维应变Si双极结型晶体管制备流程第三十(2)示意图。 具体实施方式[0060] 在下文中，将参考附图对本申请的具体实施例进行详细地描述，依照这些详细的描述，所属领域技术人员能够清楚地理解本申请，并能够实施本申请。在不违背本申请原理的情况下，各个不同的实施例中的特征可以进行组合以获得新的实施方式，或者替代某些实施例中的某些特征，获得其它优选的实施方式。 [0061] 对于小尺寸的BiCMOS制备工艺，要设法在FinFET器件和双极型晶体管之间进行工艺通用化，使工艺尽可能简约，进而节约成本。所以，用FinFET的制造工艺来制备小尺寸双极结型晶体管至关重要。 [0062] 参见图1～36，本申请提供一种双极结型晶体管，在第一方向上，包括依次设置的p+型Si衬底、n发射区、SiO2浅沟道隔离结构、SiO2层、鳍型半导体p型基区、SiGe应变外延层和n型集电区，所述第一方向为由所述衬底指向所述n型集电区的方向；所述鳍型半导体p型基区上设置有所述n型集电区；所述SiO2层上设置有发射极接触，所述SiGe应变外延层上设置有基极接触，所述n型集电区上设置有集电极接触；所述SiGe应变外延层对所述鳍型半导体p型基区和所述n型集电区同时施加单轴拉应力。 [0063] 通过外延SiGe层，对基区和集电区施加单轴拉应力，电子迁移率增加，减小基区与集电区渡越时间，增加器件的特征频率。 [0064] 进一步地，所述n+发射区与所述鳍型半导体p型基区宽度相同。发射区与基区具有相同的宽度，有效的抑制了发射结的电流集边效应。 [0065] 进一步地，所述鳍型半导体p型基区包括本征基区和非本征基区，所述本征基区与所述n型集电区接触，所述本征基区由n型集电区三面包裹，所述n型集电区在三个方向从所述鳍型半导体p型基区抽取电子；所述非本征基区包裹于SiGe应变外延层内，集电区从三个方向收集本征基区的少子，增加载流子收集能力，提高器件的增益。 [0066] 进一步地，所述n+发射区宽度为10nm～20nm；所述鳍型半导体n型基区宽度为10nm～20nm，所述鳍型半导体n型基区高度为21nm～41nm，以上尺寸特征为22nm‑FinFET的有源区鳍型半导体(Fin)标准参数范围。 [0067] 本申请还提供一种制备三维应变Si双极结型晶体管的方法，下述步骤中，步骤1至步骤6与FinFET制备方法完全相同，以保证二者可以集成在同一衬底上，且对于有源区的鳍型半导体(Fin)的尺寸参数设计完全相同，所述方法与22nm鳍型场效应晶体管制备工艺相兼容。晶体管在22nm制程下开始用FinFET工艺实现，22nm制程或22nm之下可称为小尺寸器件。 [0068] 进一步地，所述方法包括如下步骤：步骤1：在衬底上依次淀积硬掩膜版和多晶硅辅助层；步骤2：对所述多晶硅辅助层进行光刻和刻蚀处理，在所述硬掩膜版和处理后的多晶硅辅助层上淀积SiO2层；步骤3：对所述SiO2层进行刻蚀形成SiO2侧墙，去除所述多晶硅辅助层；步骤4：以SiO2侧墙为掩膜版进行向下刻蚀形成有源区；步骤5：去除所述SiO2侧墙，淀积SiO2填充层，填充所述有源区；步骤6：对所述SiO2填充层回刻，使有源区凸出SiO2表面，控制鳍型半导体高度；去除硬掩膜版；步骤7：对所述鳍型半导体进行处理，形成发射极接触区域；淀积阻挡层；步骤8：对所述阻挡层进行处理，对所述SiO2填充层进行光刻和刻蚀，形成SiO2辅助层；步骤9：以SiO2辅助层和阻挡层为掩膜版对鳍型半导体进行刻蚀，去除所述SiO2辅助层，将未被阻挡层覆盖的鳍型半导体区域定义为发射区，对所述发射区域进行离子注+入形成n 发射区；步骤10：去除所述鳍型半导体上的阻挡层；步骤11：淀积SiO2，对所述SiO2回刻形成SiO2浅沟槽隔离，有源区凸出浅沟槽隔离的区域定义为基区，对凸出的鳍型半导体进行离子注入形成p型基区；步骤12：表面淀积SiO2和Si3N4作为停止层；步骤13:在停止层上淀积SiO2牺牲层，通过掩膜版光刻和刻蚀SiO2牺牲层形成凹槽，同时使有源区暴露；步骤 14：在所述凹槽中选择性外延生长Si作为集电区；步骤15：去除剩余的SiO2牺牲层和作为停‑ 止层的Si3N4和SiO2后，对集电区进行离子注入，形成轻掺杂n型集电区区域，再对集电区进+ 行离子注入，形成重掺杂n 集电区区域；步骤16：淀积SiO2层，并在集电区形成侧墙隔离层； 步骤17：去除在集电区的非本征基区的SiO2，并外延生长SiGe应变层；步骤18：在集电区的SiGe应变层上方形成基极接触；步骤19：在集电区上方通过光刻和刻蚀出窗口形成集电极接触；步骤20：在所述发射极接触区域上方刻蚀SiO2层形成窗口，淀积多晶硅形成发射极接触。 [0069] 进一步地，所述衬底为p型轻掺杂的单晶硅，所述衬底的掺杂浓度为1015cm‑3，轻掺杂的衬底可减少其带来的寄生效应；所述硬掩膜版为SiO2和Si3N4。 [0070] 进一步地，所述SiO2填充层利用等离子体化学气相沉积方法进行淀积，此沉积方法的沉积温度低，对基体的结构和物理特性影响小。 [0071] 进一步地，所述n‑型集电区区域掺杂浓度为1016cm‑3，所述n+集电区区域掺杂浓度18 ‑3 + ‑ ‑ 为10 cm ，所述n集电区区域和所述n型集电区区域组成n型集电区；所述n型集电区区域‑ 与基区直接接触形成集电结，轻掺杂的n 型集电区区域有利于提高集电结的击穿电压，增+ 加收集基区少数载流子的能力，所述n 集电区区域为重掺杂没有与基区直接接触，重掺杂可减小集电区电阻。 [0072] 进一步地，所述n+发射区为重掺杂，掺杂浓度为1018cm‑3；所述鳍型半导体p型基区16 ‑3 为轻掺杂，掺杂浓度为10 cm ；相比较轻掺杂的基区，重掺杂的发射区可提高晶体管的注入效率，而轻掺杂的基区有利于保持基区少数载流子迁移率不降低，以保持少子的基区渡越时间。 [0073] 实施例 [0074] 一种三维应变Si双极结型晶体管的制备方法，如图1～36所示，图1为器件的立体图，具体步骤包括： [0075] 步骤1：选取晶向为(110)的p型掺杂的单晶Si作为衬底101，其掺杂浓度为1015cm‑3；如图2。 [0076] 步骤2：在衬底101上先后淀积SiO2和Si3N4作为硬掩膜版201，其中，SiO2通过干氧氧化法生长，形成厚度为10nm～20nm的SiO2薄膜；其中，Si3N4通过低压化学气相淀积(LPCVD)方法淀积，厚度为150nm～170nm；如图3。 [0077] 步骤3：在硬掩膜版201上淀积多晶硅辅助层202。通过低压化学气相淀积(LPCVD)方法沉积，厚度为250～300nm；如图4。 [0078] 步骤4：对所述步骤3的多晶硅辅助层202进行光刻和刻蚀；如图5。 [0079] 步骤5：在步骤4所形成的器件结构表面沉积SiO2203，通过高密度等离子体化学气相淀积(HDPCVD)方法沉积，通过控制沉积时间来控制SiO2厚度，从而控制鳍型半导体(Fin)的宽度WFin；如图6。 [0080] 可优选的是，Fin的宽度WFin是10nm～20nm。 [0081] 步骤6：对步骤5所述的SiO2203进行刻蚀形成SiO2侧墙204，SiO2侧墙204宽度即为WFin，Si3N4作为停止层；如图7。 [0082] 步骤7：去除在所述步骤4中形成的多晶硅辅助层202；如图8。 [0083] 步骤8：利用所述步骤6中形成的SiO2侧墙204作为硬掩膜版，刻蚀形成有源区，刻蚀形成的有源区为两个Fin；如图9。 [0084] 步骤9：去除SiO2侧墙204，如图10。 [0085] 步骤10：利用HDPCVD方法淀积SiO2填充层205，填充有源区之间的空隙，通过化学机械抛光(CMP)使表面平坦化，硬掩膜版201中的Si3N4作为停止层；如图11。 [0086] 步骤11：对SiO2填充层205回刻形成SiO2填充层206，使有源区凸出SiO2表面，通过控制回刻的时间来控制Fin的高度；如图12。 [0087] 可优选的是，Fin的高度HFin对应于其宽度的两倍以上，HFin为21nm～41nm。 [0088] 步骤12：去除硬掩膜版201；如图13。 [0089] 步骤13：完全刻蚀掉左侧凸出表面的Fin，定义发射极接触区域301；如图14。 [0090] 步骤14：重新淀积SiO2和Si3N4作为离子注入的阻挡层207；如图15。 [0091] 步骤15：通过光刻和刻蚀去除位于底部步骤14所述的阻挡层，在Fin上半部分形成阻挡层208；如图16。 [0092] 步骤16：经所述步骤15光刻和刻蚀后，暴露出SiO2填充层206，通过掩膜版对其光刻和刻蚀，形成SiO2辅助层209；如图17，图17为该过程的右视图。 [0093] 步骤17：此时右侧的Fin分为上下两个区域，上半区域有作为阻挡层208的SiO2和Si3N4覆盖，下半区域由SiO2辅助层209部分覆盖，对Fin下半区域进行侧向刻蚀，未被SiO2辅助层209覆盖的区域全部刻蚀，此时形成一个“工”字型结构，左侧Fin不对其进行任何操作；如图18，图18为该过程的右视图。 [0094] 步骤18：去除SiO2辅助层209，对未被阻挡层208覆盖的区域定义为发射区区域，再+进行两道大角度离子注入形成n发射区102；如图19和图20，分别为该过程的右视图和主视图。 [0095] 可优选的是，n+发射区掺杂浓度为1018cm‑3。 [0096] 步骤19：去除阻挡层208，暴露出与衬底掺杂浓度相同的有源区401；如图21。 [0097] 步骤20：利用HDPCVD淀积SiO2402填充间隙，并通过CMP平坦化；如图22。 [0098] 步骤21：对所述步骤20的SiO2回刻形成SiO2402浅沟槽隔离(STI)结构103，凸出STI的区域为有源区401定义为基区，通过控制回刻的时间去控制有源区Fin的高度，控制高度+与所述步骤11的HFin相同。SiO2STI结构103同时作为n发射区的隔离层，然后对基区进行p型离子注入形成Fin型基区105；如图23。 [0099] 可优选的是，对鳍型半导体p型基区105的掺杂浓度为1016cm‑3。 [0100] 步骤22：在表面淀积SiO2和Si3N4作为停止层210；如图24。 [0101] 步骤23：在停止层210上淀积SiO2牺牲层211，淀积厚度为41nm～61nm，大于基区顶部高度20nm以上；如图25，图25为该过程的右视图。 [0102] 通过掩膜版刻蚀SiO2牺牲层形成凹槽403，形成的凹槽的长度等于所述步骤16中SiO2辅助层209的长度，刻蚀过程Si3N4作为停止层，然后去除凹槽内基区上的SiO2和Si3N4使有源区暴露，再去除凹槽底部的Si3N4如图26为该过程结构的右视图。 [0103] 在凹槽区域选择性外延生长Si作为集电区109，集电区横跨Fin型基区，将基区分为直接与集电区接触的本征基区1051和其两侧没有直接与集电区接触的非本征基区1052，如图27为该过程结构的右视图。 [0104] 步骤24：光刻和刻蚀去除剩余的SiO2牺牲层和作为停止层的Si3N4和SiO2；便于理解，如图28和图29分别为该过程结构的主视图和右视图。 [0105] 步骤25：对集电区109进行第一次离子注入，形成轻掺杂n‑型集电区区域1091，之+ +后再将集电区自上而下进行第二次离子注入，形成厚度较薄的重掺杂n集电区区域1092，n‑ 型集电区区域和n型集电区区域组成n型集电区；如图30。 [0106] 可优选的是，n‑型集电区区域1091掺杂浓度为1016cm‑3。 [0107] 可优选的是，n+型集电区区域1092掺杂浓度为1018cm‑3。 [0108] 步骤26：上述工艺完成后，在器件表面再次淀积SiO2层104，并在集电区109形成侧墙隔离层，形成电学隔离；如图31。 [0109] 步骤27：去除在集电区两侧的非本征基区1052上的SiO2；如图32。 [0110] 步骤28：在非本征基区外延生长SiGe应变层106，对本征基区和集电区施加单轴拉应力，增加电子迁移率，减少基区和集电区渡越时间，增加器件特征频率；在集电区两侧的SiGe应变层上方分别形成两个基极接触108；如图33。 [0111] 步骤29：在集电区上方通过光刻和刻蚀出窗口，通过自对准金属硅化物(Salicide)形成集电极接触110；如图34。 [0112] 步骤30：在步骤13所述的定义发射区域301上方刻蚀SiO2层形成窗口，淀积多晶硅形成发射极接触107；如图35和图36，分别为该过程的主视图和右视图。 |
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