| 专利类型 | 发明公开 | 法律事件 | 公开; 实质审查; 撤回; |
| 专利有效性 | 无效专利 | 当前状态 | 撤回 |
| 申请号 | CN202110473075.1 | 申请日 | 2021-04-29 |
| 公开(公告)号 | CN113299552A | 公开(公告)日 | 2021-08-24 |
| 申请人 | 中国电子科技集团公司第五十五研究所; | 申请人类型 | 企业 |
| 发明人 | 杨晓磊; 柏松; | 第一发明人 | 杨晓磊 |
| 权利人 | 中国电子科技集团公司第五十五研究所 | 权利人类型 | 企业 |
| 当前权利人 | 中国电子科技集团公司第五十五研究所 | 当前权利人类型 | 企业 |
| 省份 | 当前专利权人所在省份：江苏省 | 城市 | 当前专利权人所在城市：江苏省南京市 |
| 具体地址 | 当前专利权人所在详细地址：江苏省南京市秦淮区中山东路524号 | 邮编 | 当前专利权人邮编：210016 |
| 主IPC国际分类 | H01L21/331 | 所有IPC国际分类 | H01L21/331 ; H01L21/304 ; H01L21/324 ; H01L21/04 ; H01L29/161 |
| 专利引用数量 | 0 | 专利被引用数量 | 1 |
| 专利权利要求数量 | 8 | 专利文献类型 | A |
| 专利代理机构 | 南京经纬专利商标代理有限公司 | 专利代理人 | 曹芸; |
| 摘要 | 本 发明 公开了一种 碳 化 硅 N 沟道 双极型功率器件的制备方法，属于 半导体 器件领域。该方法首先通过在N型碳化硅衬底上依次生长P+ 外延 层、N+ 缓冲层 以及N‑ 漂移层 ，其次在该外延片上通过引入载流子寿命提升工艺，器件 正面 MOS制备工艺，器件背面衬底减薄工艺以及激光 退火 工艺，最终实现了碳化硅N沟道双极型功率器件的制备。该方法通过引入载流子寿命提升工艺，增强了该双极型功率器件的电导调制效应，有效降低了该器件的比导通 电阻 和导通损耗。同时该方法不仅避免了采用高阻P型碳化硅衬底材料，而且器件的正面制备工艺与MOSFET器件制备工艺相兼容，在节约成本的同时， 风 险更小，也更易于在工业上制备。 | ||
| 权利要求 | 1.一种碳化硅N沟道双极型功率器件的制备方法，其特征在于：包括以下步骤: |
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| 说明书全文 | 一种碳化硅N沟道双极型功率器件的制备方法技术领域背景技术[0002] 以硅材料为基础的电力电子器件发展已经到达了瓶颈期，很难满足今后电力电子系统对整流和开关器件在超高压、高频、高温等方面的要求。碳化硅半导体材料作为第三代半导体材料，不仅拥有三倍于硅半导体材料的禁带宽度，10倍于硅材料的临界击穿电场，而且具有很高的电子饱和漂移速度和热导率，因此使得基于碳化硅材料的功率器件在高温、高频和高功率领域具有很大的优势。 [0003] 碳化硅金属‑氧化物‑半导体场效应晶体管(MOSFET)器件由于具有输入阻抗高和开关速度快等优势，目前被广泛应用于中低压和高开关频率等领域。然而随着电力电子系统的发展，功率器件的阻断电压不断增大，碳化硅MOSFET器件的弊端逐渐显露。作为单极型器件，SiC MOSFET器件的导通电阻随着其阻断电压的增大迅速增大，再加上器件的功率损耗、系统效率低等问题，使其很难在超高压领域发挥重要作用，也因此缺乏良好的竞争力。碳化硅双极型功率器件在正常导通状态下，会在其漂移层中发生电导调制效应，从而很好地降低了其漂移层的导通电阻以及整个器件的导通压降，极大地克服了高压碳化硅MOSFET器件的缺点。 [0004] 由于电子迁移率远高于空穴迁移率，因此N沟道碳化硅双极型器件比P沟道碳化硅双极型器件拥有更低的比导通电阻，更适合应用于高功率领域。然而由于P型碳化硅衬底的电阻较大，因此在P型碳化硅衬底上制造N沟道碳化硅功率器件，大大增加了器件的导通电阻，无法发挥其双极型功率器件优势。 [0005] 为解决P型碳化硅衬底电阻过大的情况，一种采用N型碳化硅衬底制作N沟道绝缘栅双极晶体管(IGBT)器件的方法已经提出，然而在该方法中，减薄后的晶圆外延片存在较为严重的翘曲度以及背面粗糙等问题，往往会导致该器件在光刻、金属化等关键工艺中无法正常识别，操作等风险。另外目前光刻机对于晶圆外延片的厚度有一定的要求限制，该方法会导致晶圆外延片厚度过厚，对于高质量外延的生长也提出了很高的要求。 发明内容[0006] 针对以上问题，本发明提出了一种碳化硅N沟道双极型功率器件的制备方法。 [0007] 本发明为解决其技术问题采用如下技术方案： [0008] 一种碳化硅N沟道双极型功率器件的制备方法，包括以下步骤: [0009] 步骤一，在N型碳化硅衬底上依次生长P+外延层、N+缓冲层以及N‑漂移层； [0010] 步骤二，将该外延片在高温氧化炉中进行高温氧化工艺，接着处理N‑漂移层表面； [0014] 步骤六，生长栅极与发射极隔离介质，通过光刻和刻蚀工艺、淀积金属工艺、金属剥离工艺以及高温退火工艺，形成发射极电极； [0015] 步骤七，通过正面保护工艺保护器件正面，将衬底和部分P+外延层去除； [0016] 步骤八，对器件背面进行处理后，淀积背面欧姆金属层，并通过激光退火工艺形成背面欧姆接触，完成碳化硅N沟道双极型功率器件的制备。 [0017] 步骤一中，所述P+外延层在N型碳化硅衬底上外延生长所得，其P型掺杂浓度为‑3 ‑31e18cm ～1e20cm ，厚度为3μm～30μm； [0018] N+缓冲层在P+外延层上外延生长所得，其N型掺杂浓度为3e16cm‑3～3e18cm‑3，厚度为0.1μm～5μm； [0019] N‑漂移层在N+缓冲层上外延生长所得，其N型掺杂浓度为1e14cm‑3～1e15cm‑3，厚度为60μm～300μm。 [0020] 步骤二中，所述高温氧化时间为5h～48h，氧化温度为1300℃～1600℃。 [0021] 步骤三中，所述P‑离子注入区的注入深度范围0.5μm～1.0μm，P型注入浓度范围‑3 ‑31e16cm ～5e18cm ； [0022] N+离子注入区的注入深度范围0.2μm～0.4μm，N型注入浓度范围2e18cm‑3～‑31e21cm ； [0023] P+离子注入区的注入深度范围0.2μm～0.5μm，P型注入浓度范围1e19cm‑3～‑31Ee21cm ； [0024] JFET离子注入区的注入深度范围0.9μm～2.0μm，N型注入浓度范围5e15cm‑3～‑35e17cm 。 [0025] 步骤四中，所述栅氧介质氧化温度范围1000℃‑1500℃，栅氧介质厚度范围20‑70nm。 [0026] 步骤五中，所述通过淀积多晶硅或者金属层形成栅电极，电极生长厚度200nm‑‑3 ‑3800nm，掺杂浓度范围2e19cm ‑1e21cm ；金属电极采用W、Al、Cu金属，其金属厚度为50nm‑ 200nm。 [0027] 步骤七中，所述通过正面保护工艺保护器件正面采用正面贴蓝膜或者正面涂蜡。 [0029] 本发明的有益效果如下： [0030] 本发明通过在N型碳化硅衬底上制造碳化硅N沟道双极型功率器件，避免了采用高阻P型碳化硅衬底材料。本发明在完成器件正面工艺后，再进行背面减薄工艺，避免了先减薄造成晶圆外延片严重翘曲以及过度粗糙导致器件在光刻、金属化等关键工艺中无法正常识别，操作等风险。本发明使得该器件的正面制备工艺与MOSFET器件制备工艺完全兼容，而且激光退火工艺的引入能够保证器件在正面结构不受影响的前提下，背面集电极能够达到良好的欧姆接触效果。综上述，用该方法制造碳化硅N沟道双极型功率器件，在节约成本的同时，风险更小，也更易于在工业上制备。附图说明 [0031] 图1是本发明具体实施方式中步骤一的示意图。 [0032] 图2是本发明具体实施方式中步骤三的示意图。 [0033] 图3是本发明具体实施方式中步骤四的示意图。 [0034] 图4是本发明具体实施方式中步骤五的示意图。 [0035] 图5是本发明具体实施方式中步骤六的示意图。 [0036] 图6是本发明具体实施方式中步骤七的示意图。 [0037] 图7是本发明具体实施方式中步骤八的示意图。 [0038] 其中：1、N型碳化硅衬底；2、P+外延层；3、N+缓冲层；4、N‑漂移层；5、P‑注入区；6、P+注+入区；7、N注入区；8、JFET区域；9、栅氧层；10、栅电极；11、发射极；12、N型碳化硅衬底和部+ 分P外延层；13a、集电极欧姆金属；13b、激光退火。 具体实施方式[0039] 下面结合附图和实施例对本发明的技术方案作进一步的说明。 [0040] 本发明提供一种利用N型碳化硅衬底生长外延，通过高温氧化工艺、正面MOS制备工艺、背面减薄工艺以及激光退火工艺，实现N沟道碳化硅双极型器件的制备方法，具体工艺步骤如下： [0041] 步骤一，在N型碳化硅衬底1上依次生长P+外延层2、N+缓冲层3和N‑漂移层4，如图1+ ‑3 ‑3所示。首先在N型碳化硅衬底1上外延生长P外延层2，P型掺杂浓度为1e18cm ～1e20cm ，厚+ + ‑3 度为3μm～30μm；其次，在P 外延层2上外延生长N 缓冲层3，N型掺杂浓度为3e16cm ～‑3 + ‑ 3e18cm ，厚度为0.1μm～5μm；最后在N 缓冲层3上外延生长N 漂移层4，N型掺杂浓度为‑3 ‑3 1e14cm ～1e15cm ，厚度为60μm～300μm； [0042] 步骤二，首先将步骤一的外延片放入氧化炉中进行高温氧化处理，高温氧化时间为5h～48h，氧化温度为1300℃～1600℃，接着对外延片表面进行清洗处理。 [0043] 步骤三，在N‑漂移层4上，分别通过生长各区掩膜介质工艺、光刻工艺、刻蚀工艺、‑ + +离子注入工艺，依次形成P离子注入区5、P离子注入区6、N 离子注入区7、JFET离子注入区‑ ‑ 8，如图2所示；首先，在N漂移层4上生长介质掩膜，通过光刻、刻蚀和离子注入工艺形成P离‑3 ‑3 子注入区5，注入深度范围为0.5μm～1.0μm，P型注入浓度范围1e16cm ～5e18cm ；接着，用+ + + 相同的工序步骤形成N 离子注入区6、P 离子注入区7以及JFET离子注入区8。其中N离子注‑3 ‑3 + 入区6的注入深度范围为0.2μm～0.4μm，N型注入浓度范围为2e18cm ～1e21cm ；P离子注‑3 ‑3 入区7的注入深度范围为0.2μm～0.5μm，P型注入浓度范围为1e19cm ～1e21cm ；JFET离子‑3 ‑3 注入区8的注入深度范围为0.9μm～2.0μm，N型注入浓度范围为5e15cm ～5e17cm 。 [0044] 步骤四，首先通过碳化硅表面保护层、高温退火激活步骤三中的各类注入离子、接着通过牺牲氧化、湿法腐蚀、栅介质氧化和退火等工艺，生长低界面态密度高迁移率栅氧介质层9，如图3所示；其中氧化温度范围为1000℃～1500℃，栅氧介质9厚度范围为20～70nm。 [0045] 步骤五，由多晶硅或金属淀积形成栅电极10，如图4所示；多晶硅栅电极通过低压‑3 ‑3化学气相淀积生长多晶硅，生长厚度为200nm～800nm，掺杂浓度范围2e19cm ～1e21cm ，并基于光刻、刻蚀工艺形成多晶硅栅电极图形。金属栅电极可采用溅射或者蒸发W、Al、Cu等金属，淀积金属厚度为50nm～200nm，并基于刻蚀或者剥离工艺形成金属栅电极图形。 [0046] 步骤六，通过光刻、金属化、刻蚀或剥离工艺，形成正面欧姆金属11，如图5所示；并基于高温退火工艺，与碳化硅表面形成欧姆接触。发射极欧姆金属为Ni、Ti或Ti/Ni合金，金属厚度范围为50nm～200nm。 [0047] 步骤七，完成器件正面工艺后，通过正面贴蓝膜或者涂蜡，基板采用AlN、Al2O3等粘+片的正面保护工艺保护器件的正面，背面通过研磨、抛光、湿法腐蚀工艺将衬底和部分P 外延层12去除，如图6所示；最终保证器件背面衬底去除，且停留至P型外延层 [0048] 步骤八，完成背面减薄工艺后，通过溅射或者蒸发工艺淀积背面金属，并结合激光退火使欧姆金属与背面碳化硅形成欧姆接触，如图7所示；背面集电极欧姆金属13a为Ni、2 Ti、Al/Ti/Ni、Ti/Al或Al/Ti，金属总厚度为50nm～200nm。激光退火13b能量为1.5J/cm ～ 2 3.0J/cm。 |
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