存储器装置 |
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| 申请号 | CN202311534314.5 | 申请日 | 2023-11-17 | 公开(公告)号 | CN118057535A | 公开(公告)日 | 2024-05-21 |
| 申请人 | 三星电子株式会社; | 发明人 | 梁裕锡; | ||||
| 摘要 | 公开了一种 存储器 装置。所述存储器装置包括：外围 电路 结构；以及单元阵列结构，垂直叠置在外围电路结构上。单元阵列结构包括存储器单元区域，存储器单元区域包括多个晶体管结构和电连接到所述多个晶体管结构中的相应的晶体管结构的多个电容器结构。外围电路结构包括第一区域和第二区域，第一区域包括结合到存储器单元区域的多条位线的感测 放大器 ，第二区域包括被配置为生成内部电源 电压 以提供给感测放大器的第一电压 驱动器 电路。 | ||||||
| 权利要求 | 1.一种存储器装置，包括： |
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| 说明书全文 | 存储器装置技术领域背景技术[0003] 最近，随着信息通信装置已经变得多功能，存储器装置被期望具有大容量和高集成度。随着存储器单元的尺寸减小以实现高集成度，用于存储器装置的操作和电连接的包括在存储器装置中的操作电路和/或布线结构变得更加复杂。因此，对具有更高集成度和优异电特性的存储器装置的需求增加。为了提高存储器装置的存储容量和集成度，已经开发了在半导体基底上垂直形成的垂直沟道晶体管，以代替在半导体基底上平面形成的平面沟道晶体管。发明内容 [0005] 根据公开的实施例的一种存储器装置包括：外围电路结构；以及单元阵列结构，与外围电路结构叠置，其中，单元阵列结构包括存储器单元区域，存储器单元区域包括在第一水平方向上延伸的多条字线和在与第一水平方向相交的第二水平方向上延伸的多条位线，其中，第一水平方向和第二水平方向与垂直方向相交，其中，存储器单元区域包括多个单元结构，所述多个单元结构包括位线上的多个晶体管结构和电连接到晶体管结构中的相应的晶体管结构的电容器结构，并且其中，外围电路结构包括第一区域和第二区域，第一区域包括结合到存储器单元区域的所述多条位线的感测放大器，第二区域邻近于第一区域并且包括被配置为生成内部电源电压以提供给感测放大器的第一电压驱动器电路。 [0006] 根据公开的实施例的一种存储器装置包括：外围电路结构；以及单元阵列结构，与外围电路结构叠置，其中，单元阵列结构包括存储器单元区域，存储器单元区域包括在第一水平方向上延伸的多条字线和在与第一水平方向相交的第二水平方向上延伸的多条位线，其中，第一水平方向和第二水平方向与垂直方向相交，其中，存储器单元区域包括多个单元结构，所述多个单元结构包括位线上的晶体管结构和电连接到晶体管结构中的相应的晶体管结构的电容器结构，并且其中，外围电路结构包括第一区域和第二区域，第一区域包括结合到存储器单元区域的位线的感测放大器，第二区域邻近于第一区域并且包括电连接到被配置为将内部电源电压提供给感测放大器的内部电源电压线的第一去耦电容器。 [0007] 根据公开的实施例的一种存储器装置包括：外围电路结构；以及单元阵列结构，与外围电路结构叠置，其中，单元阵列结构包括包含字线和位线的存储器单元区域，其中，存储器单元区域包括位线上的晶体管结构和分别电连接到晶体管结构中的相应的晶体管结构的电容器结构，并且其中，外围电路结构包括第一区域和第二区域，第一区域包括结合到存储器单元区域的所述多条位线的感测放大器，第二区域邻近于第一区域并且包括被配置为生成提供给感测放大器的内部电源电压和位线预充电电压的电压生成电路。附图说明 [0008] 从下面的结合附图的详细描述，将更清楚地理解实施例，其中： [0009] 图1和图2是根据公开的实施例的存储器装置的示图； [0010] 图3是根据公开的实施例的电压生成电路的示图； [0011] 图4和图5是根据公开的实施例的感测放大器的示图； [0012] 图6是根据公开的实施例的行解码器的示图； [0013] 图7是根据公开的实施例的电压生成电路的示图； [0014] 图8和图9是根据公开的实施例的存储器装置的结构的示图；以及 具体实施方式[0016] 存储器装置(例如，动态随机存取存储器(DRAM))包括包含垂直沟道晶体管和电容器的存储器单元，并且以使用存储在电容器中的电荷写入和读取数据的方式操作。存储器单元连接到位线和互补位线。在DRAM中，当读取操作或刷新操作被执行时，感测放大器感测并放大位线与互补位线之间的电压差。由于感测放大器一次感测多条位线的电压电平，因此感测放大器使用能够在感测操作期间供应恒定电流的内部电源电压，而不是外部电源电压。 [0017] 为了恒定地控制感测放大器的感测操作，需要能够稳定地驱动内部电源电压的电压驱动器电路。另外，由于内部电源电压的电平可能由于连接到内部电源电压线的感测放大器的高速感测切换而波动(这是感测故障的主要原因)，因此可能需要去耦电容器以减少电压波动的影响。 [0018] 因此，考虑到包括垂直沟道晶体管的存储器单元，电压驱动器电路和去耦电容器的有效布置可减少电压波动的影响并提高存储器装置的性能。 [0019] 图1和图2是根据公开的实施例的存储器装置的示图。图2描述了图1的存储器装置10的半导体结构。 [0020] 参照图1，存储器装置10可包括外围电路100和存储器单元阵列200，其中，外围电路100可包括电压生成电路110、感测放大器120、行解码器130和列解码器140。尽管未示出，但是外围电路100还可包括控制逻辑电路、数据输入/输出电路和命令解码器。在公开的实施例中，存储器装置10可以是包括包含垂直沟道晶体管和电容器的存储器单元的DRAM，并且在下文中，“存储器装置”将表示DRAM。 [0021] 存储器单元阵列200可通过字线WL连接到行解码器130，并且通过位线BL连接到感测放大器120。在存储器单元阵列200中，包括在图2中的存储器块BLK1、BLK2、……、BLKi(其中，i是正整数)中的存储器单元可以是DRAM存储器单元。存储器单元阵列200包括连接到图4中的存储器单元MC的字线WL和位线BL。存储器单元MC中的每个可包括单元晶体管CT和单元电容器CC，其中，单元晶体管CT可被实现为图9中所描述的单元结构CS，并且单元电容器CC可被实现为电容器结构990。单元晶体管CT的栅极连接到字线WL中的一条。单元晶体管CT的一端与位线BL中的一条位线连接。单元电容器CC可存储与单个位数据或多个位数据对应的容量的电荷。 [0022] 电压生成电路110可生成用于驱动存储器装置10的电路的各种内部电压。电压生成电路110可使用从存储器装置10的外部施加的图3中的电源电压VDD来生成高电压VPP、内部电源电压VINTA、位线预充电电压VEQ、参考电压、体偏置电压(bulk bias voltage)等。 [0023] 例如，提供给行解码器130的高电压VPP可具有比电源电压VDD高的电压电平，并且可用于图6中的字线驱动电路中以导通N型金属氧化物半导体(NMOS)单元晶体管。位线预充电电压VEQ可在感测放大器120感测位线BL与互补位线BLB之间的电压差之前用于均衡位线BL和互补位线BLB。内部电源电压VINTA可被提供给感测放大器120的图5中的第一感测驱动电压线LA和第二感测驱动电压线LAB。感测放大器120可根据第一感测驱动电压线LA和第二感测驱动电压线LAB来感测和放大位线BL与互补位线BLB之间的电压差。参考电压可用于与从命令/地址总线接收到的信号的电压进行比较，以确定从存储器控制器接收到的信号的逻辑值。具有低于电源电压VDD的负(‑)电压电平的体偏置电压可用于通过提升NMOS晶体管的阈值电压Vth来增加数据保持时间。施加到NMOS晶体管被形成的阱(well)区域的体偏置电压通常可被称为反向偏置电压。 [0024] 感测放大器120可感测存储在存储器单元MC中的数据并且将感测到的数据传送到数据输入/输出电路，以通过数据垫将感测到的数据输出到存储器装置10的外部。数据输入/输出电路可从存储器装置10的外部接收将被写入存储器单元MC的数据，并且将该数据传送到存储器单元阵列200。数据输入/输出电路可使用接收并放大由感测放大器120感测到的数据的数据线放大器来输出读取数据。读取数据可通过数据垫被输出到存储器装置10的外部。 [0025] 行解码器130可对提供给存储器装置10的行地址进行解码，以选择存储器块BLK1、BLK2、……、BLKi中的至少一个，并且选择所选择的存储器块的字线WL。行解码器130可将用于执行存储器操作的高电压VPP提供给所选择的字线WL。 [0026] 列解码器140可对提供给存储器装置10的列地址进行解码，并提供用于选择与列地址对应的位线BL的列选择信号CSL。通过列选择信号CSL选择的位线BL可连接到数据输入/输出电路。 [0027] 参照图2，存储器装置10可包括在垂直方向(Z方向)上彼此叠置的单元阵列结构CAS和外围电路结构PCS。单元阵列结构CAS可包括图1的存储器单元阵列200。外围电路结构PCS可包括图1的外围电路100。 [0028] 单元阵列结构CAS可包括存储器块BLK1、BLK2、……、BLKi(其中，i是正整数)。存储器块BLK1、BLK2、……、BLKi可包括包含垂直沟道晶体管和电容器的存储器单元。将参照图8和图9对单元阵列结构CAS和外围电路结构PCS进行详细描述。 [0029] 图3是根据公开的实施例的电压生成电路110的示图。 [0030] 参照图1和图3，电压生成电路110可响应于控制信号PVEB从供应到存储器装置10的电源电压VDD生成内部电源电压VINTA。控制信号PVEB可基于提供给存储器装置10的命令从控制逻辑电路被提供。在下文中，电源电压VDD可与外部电源电压VDD互换使用。 [0031] 电压生成电路110可包括驱动控制电路320、电压驱动器电路330和去耦电容器340。 [0032] 驱动控制电路320可包括比较器321、反相器322和晶体管323。在由外部电源电压VDD和地电压VSS驱动的比较器321中，参考电压VREFA线可连接到反相输入端子(‑)，并且内部电源电压VINTA线可连接到非反相输入端子(+)。比较器321可比较参考电压VREFA的电平和内部电源电压VINTA的电平，并且输出驱动控制信号VEB作为比较的结果。比较器321可在通过晶体管323连接到地电压VSS线时而被启用。晶体管323可以是NMOS晶体管。反相器322可接收控制信号PVEB，并将反相器322的输出提供给晶体管323的栅极。当存储器装置10处于激活模式时，控制信号PVEB可在逻辑低电平被激活，并且当存储器装置10处于待机模式时，控制信号PVEB可在逻辑高电平被去激活。 [0033] 电压驱动器电路330可包括连接在外部电源电压VDD线与内部电源电压VINTA线之间的驱动晶体管331至334。驱动晶体管331至334可以是P型金属氧化物半导体(PMOS)晶体管。从驱动控制电路320输出的驱动控制信号VEB可连接到驱动晶体管331至334的栅极。 [0034] 在电压生成电路110中，当存储器装置10处于激活模式时，晶体管323可被导通，并且比较器321可通过处于逻辑低电平的控制信号PVEB而被启用。比较器321可将参考电压VREFA与内部电源电压VINTA进行比较以输出驱动控制信号VEB，并且驱动晶体管331至334可基于驱动控制信号VEB的电压电平而从外部电源电压VDD生成内部电源电压VINTA。 [0035] 例如，当内部电源电压VINTA的电平低于参考电压VREFA的电平时，比较器321可输出具有相对低电压电平的驱动控制信号VEB。当驱动晶体管331至334通过具有相对低电压电平的驱动控制信号VEB而被导通，并且电流通过导通的驱动晶体管331至334而被供应到内部电源电压VINTA线时，内部电源电压VINTA的电平可上升。相比之下，当内部电源电压VINTA的电平高于参考电压VREFA的电平时，比较器321可输出具有相对高电压电平的驱动控制信号VEB，并且驱动晶体管331至334可被截止。 [0036] 当存储器装置10处于激活模式时，电压生成电路110可通过经由驱动晶体管331至334的重复的导通和截止操作输出具有与参考电压VREFA相同的电压电平的内部电源电压VINTA，而在感测放大器120的感测操作期间供应恒定电流。 [0037] 当存储器装置10处于待机模式时，电压生成电路110可在晶体管323通过逻辑高电平的控制信号PVEB而被截止并且比较器321被停用时，输出处于外部电源电压VDD的电平的驱动控制信号VEB。驱动晶体管331至334可通过施加到驱动晶体管331至334的栅极的具有外部电源电压VDD的电平的驱动控制信号VEB而被截止。因此，电压生成电路110不生成内部电源电压VINTA。 [0038] 去耦电容器340可包括彼此并联连接的去耦电容器341、342、343和344。去耦电容器341、342、343和344可使用MOS晶体管而被实现。例如，MOS晶体管的栅极可全部连接到内部电源电压VINTA线，并且MOS晶体管的源极/漏极可连接到地电压VSS线。去耦电容器340可降低噪声(诸如，内部电源电压VINTA线的电压波动)。 [0039] 图4和图5是根据公开的实施例的感测放大器120的示图。图5是用于控制图4的位线感测放大器电路SA的第一感测驱动电压线LA和第二感测驱动电压线LAB的电流电平被恒定地供应的电路的示图。 [0040] 参照图4，感测放大器120可包括位线感测放大器电路SA以及预充电和均衡电路EQ。位线感测放大器电路SA可包括：包含PMOS晶体管的P型感测放大器PSA和包含NMOS晶体管的N型感测放大器NSA。 [0041] P型感测放大器PSA包括串联连接在位线BL与互补位线BLB之间的第一PMOS晶体管P11和第二PMOS晶体管P12。第一感测驱动电压线LA连接到第一PMOS晶体管P11和第二PMOS晶体管P12的源极，其中，第一PMOS晶体管P11的栅极连接到互补位线BLB，并且第二PMOS晶体管P12的栅极连接到位线BL。根据实施例，第一PMOS晶体管P11的尺寸可与第二PMOS晶体管P12的尺寸相同或不同。 [0042] 连接到图5中的第一感测控制电路530的第一感测驱动电压线LA在第一感测控制电路530的控制下将第一感测驱动电压供应到位线感测放大器电路SA。位线感测放大器电路SA的第一感测驱动电压可以是从存储器装置10内部的电压生成电路110生成的电压，该第一感测驱动电压是被供应以用于图1中的存储器单元阵列200的操作的内部电源电压VINTA。连接到第一感测驱动电压线LA的P型感测放大器PSA在连接到位线BL的存储器单元的数据的感测和放大操作期间供应放大的电压电平的高电平。 [0043] N型感测放大器NSA包括串联连接在位线BL与互补位线BLB之间的第一NMOS晶体管N11和第二NMOS晶体管N12。第二感测驱动电压线LAB连接到第一NMOS晶体管N11和第二NMOS晶体管N12的源极，其中，互补位线BLB连接到第一NMOS晶体管N11的栅极，并且位线BL连接到第二NMOS晶体管N12的栅极。根据实施例，第一NMOS晶体管N11的尺寸可与第二NMOS晶体管N12的尺寸相同或不同。 [0044] 连接到图5中的第二感测控制电路540的第二感测驱动电压线LAB在第二感测控制电路540的控制下将第二感测驱动电压供应到位线感测放大器电路SA。位线感测放大器电路SA的第二感测驱动电压可以是存储器装置10的地电压VSS。连接到第二感测驱动电压线LAB的N型感测放大器NSA在连接到位线BL的存储器单元的数据的感测和放大操作期间供应放大的电压电平的低电平。 [0045] 预充电和均衡电路EQ响应于均衡信号PEQ将位线BL和互补位线BLB均衡到位线预充电电压VEQ的电平。预充电和均衡电路EQ包括：连接在位线预充电电压VEQ与位线BL之间的第三NMOS晶体管N13、连接在位线预充电电压VEQ与互补位线BLB之间的第四NMOS晶体管N14、和连接在位线BL与互补位线BLB之间的第五NMOS晶体管N15。根据一些实施例，预充电和均衡电路EQ可包括第三NMOS晶体管N13、第四NMOS晶体管N14和第五NMOS晶体管N15中的任何一个。 [0046] 第三NMOS晶体管N13至第五NMOS晶体管N15的栅极连接到均衡信号PEQ。均衡信号PEQ可基于提供给存储器装置10的命令而从控制逻辑电路被提供。在位线感测放大器电路SA的预充电操作期间，均衡信号PEQ以逻辑高电平被施加，以导通第三NMOS晶体管N13至第五NMOS晶体管N15，并且将位线BL和互补位线BLB预充电到位线预充电电压VEQ的电平。在感测操作期间，均衡信号PEQ以逻辑低电平被施加，以截止第三NMOS晶体管N13至第五NMOS晶体管N15。 [0047] 参照图5，第一感测控制电路530和第二感测控制电路540可共同连接到位线感测放大器电路SA。第一感测控制电路530和第二感测控制电路540可将位线感测放大器电路SA的第一感测驱动电压线LA和第二感测驱动电压线LAB的电流电平控制为恒定。 [0048] 图6是根据公开的实施例的行解码器130的示图。图6的行解码器130可对行地址进行解码以选择与行地址对应的字线，并且将高电压VPP的字线驱动电压施加到所选择的字线。 [0049] 参照图1和图6，行解码器130可包括连接到图2的存储器块BLK1至BLKi中的每个的字线驱动器，其中，每个字线驱动器可包括子字线信号生成电路610、子字线驱动信号生成电路620和主字线驱动信号生成电路630。图6中所示出的行解码器130的配置并不表示或暗示对本公开的限制。 [0050] 通过高电压VPP和地电压VSS驱动的子字线信号生成电路610可包括NAND门611和反相器612。NAND门611可接收激活信号ACTIVE和第一解码的行地址信号DRA<0:2>，并且将NAND门611的输出提供给反相器612。根据反相器612的输出，与第一解码的行地址信号DRA<0:2>对应的子字线信号PXI<0:7>可被激活。在一个实施例中，解码的行地址信号DRA<0:m>可包括第一解码的行地址信号DRA<0:2>和第二解码的行地址信号DRA<3:m>。 [0051] 激活信号ACTIVE可基于来自存储器装置10的控制逻辑电路的激活命令而被提供，该激活信号ACTIVE是指示存储器块BLK1至BLKi之中的选择的存储器块处于激活模式的控制信号。当存储器块处于激活模式时，激活信号ACTIVE可以以逻辑高电平被提供，并且当存储器块处于待机模式时，激活信号ACTIVE可以以逻辑低电平被提供。第一解码的行地址信号DRA<0:2>是通过对存储器装置10的行地址的低3位的行地址信号进行解码而获得的信号。由于第一解码的行地址信号DRA<0:2>可具有八种情况(即，000、001、010、011、100、101、110和111)，因此激活的子字线信号(PXI<0:7>)也可具有八种情况。也就是说，根据第一解码的行地址信号DRA<0:2>，子字线信号PXI<0>、PXI<1>、PXI<2>、PXI<3>、PXI<4>、PXI<5>、PXI<6>和PXI<7>中的一个可被激活。根据一些实施例，使用通过对存储器装置10的行地址的低2位的行地址信号进行解码而获得的信号的子字线信号生成电路610可激活与四种情况的第一解码的行地址信号(即，00、01、10和11)对应的子字线信号PXI<0:3>。 [0052] 通过高电压VPP和地电压VSS驱动的子字线驱动信号生成电路620可包括第一反相器622和第二反相器624。子字线驱动信号生成电路620可接收子字线信号PXI<0:7>，从第一反相器622输出如反相的子字线驱动信号PXIB<0:7>，并且从第二反相器624输出如子字线驱动信号PXID<0:7>。 [0053] 主字线驱动信号生成电路630可接收激活信号ACTIVE和第二解码的行地址信号DRA<3:m>，其中，m是大于或等于4的整数。在激活模式中，主字线驱动信号生成电路630可响应于第二解码的行地址信号DRA<3:m>来将主字线驱动信号MWL<0:n>之中的与第二解码的行地址信号DRA<3:m>对应的主字线驱动信号激活到地电压VSS的逻辑低电平。 [0054] 主字线驱动信号生成电路630可包括：并联连接在高电压VPP线与第一节点NA线之间的第一PMOS晶体管631和第二PMOS晶体管632、串联连接在第一节点NA线与地电压VSS线之间的第一NMOS晶体管633和第二NMOS晶体管634、具有连接到第一节点NA线的输入，并将该输入的输出提供给第二节点NB线的第一反相器635、以及具有连接到第二节点NB线的输入和连接到主字线驱动信号MWL<0:n>线的输出的第二反相器636。第一反相器635和第二反相器636可通过高电压VPP和地电压VSS而被驱动。 [0055] 第一PMOS晶体管631和第二NMOS晶体管634可响应于激活信号ACTIVE来操作，并且第一NMOS晶体管633可响应于第二解码的行地址信号DRA<3:m>来操作。第二PMOS晶体管632可响应于第二节点NB线的信号来操作。 [0056] 针对存储器块BLK1至BLKi之中处于激活模式的存储器块，根据处于逻辑高电平的激活信号ACTIVE和第二解码的行地址信号DRA<3:m>，第一节点NA线可处于地电压VSS电平，第二节点NB线可处于高电压VPP电平，并且与第二解码的行地址信号DRA<3:m>对应的主字线驱动信号可处于地电压VSS电平。 [0057] 针对存储器块BLK1至BLKi之中处于待机模式的存储器块，根据处于逻辑低电平的激活信号ACTIVE，第一节点NA线可处于高电压VPP电平，第二节点NB线可处于地电压VSS电平，并且主字线驱动信号MWL<0:n>可处于高电压VPP电平。 [0058] 行解码器130可使用高电压VPP来驱动响应于主字线驱动信号MWL<0:n>和子字线驱动信号PXID<0:7>而选择的字线，与第二解码的行地址信号DRA<3:m>对应的该主字线驱动信号MWL<0:n>从主字线驱动信号生成电路630被提供，该子字线驱动信号PXID<0:7>从子字线驱动信号生成电路620被提供。 [0059] 图7是根据公开的实施例的电压生成电路的示图。在下文中，附加到参考标号的后缀(例如，110a中的a)用于区分具有相同功能的多个电路。 [0060] 参照图1和图7，电压生成电路110a可包括高电压驱动器电路(或，VPP电压驱动器电路)710、位线预充电电压驱动器电路(或，VEQ电压驱动器电路)720、第一去耦电容器730和第二去耦电容器740。高电压驱动器电路710可生成驱动存储器单元阵列200中的选择的字线WL的高电压VPP，以将高电压VPP提供给行解码器130。位线预充电电压驱动器电路720可在感测放大器120感测位线BL与互补位线BLB之间的电压差之前生成用于均衡位线BL和互补位线BLB的位线预充电电压VEQ，以将位线预充电电压VEQ提供给图4中的预充电和均衡电路EQ。 [0061] 第一去耦电容器730可降低高电压VPP线的噪声。第二去耦电容器740可降低位线预充电电压VEQ线的噪声。第一去耦电容器730和第二去耦电容器740可如图3中描述的去耦电容器340一样使用MOS晶体管而被实现。 [0062] 图8和图9是根据公开的实施例的存储器装置的结构的示图。图9是沿图8的X1‑X2线截取的剖视图。 [0063] 参照图1、图3、图7和图8，存储器装置10可包括在垂直方向(Z方向)上彼此叠置的单元阵列结构CAS和外围电路结构PCS。单元阵列结构CAS可包括存储器单元阵列200。外围电路结构PCS可包括外围电路100。因此，存储器装置10可具有存储器单元阵列200被设置在外围电路的顶部上的结构(即，外围上单元(COP)结构)。 [0064] 单元阵列结构CAS可包括存储器块BLK1、BLK2、……、BLKi。存储器块BLK1、BLK2、……、BLKi中的每个可包括包含垂直沟道晶体管的存储器单元。在单元阵列结构CAS中，位线BL可在第一水平方向(X方向)上延伸，并且字线WL可在第二水平方向(Y方向)上延伸。 [0065] 外围电路结构PCS可包括半导体基底，并且外围电路100可通过在半导体基底上形成半导体元件(诸如，晶体管的和用于对元件进行布线的图案)而被形成。在外围电路100形成在外围电路结构PCS中之后，包括存储器单元阵列200的单元阵列结构CAS可被形成，并且图案可被形成以将存储器单元阵列200的字线WL和位线BL与形成在外围电路结构PCS中的外围电路100电连接。外围电路结构PCS可包括与感测放大器120对应的第一区域R1和与“与内部电源电压VINTA相关的电压驱动器电路330和去耦电容器340”对应的第二区域R2。在一些实施例中，与高电压VPP或位线预充电电压VEQ相关的电压驱动器电路710和720以及去耦电容器730和740可位于第二区域R2中。 [0066] 参照图9，外围电路结构PCS可包括下基底910、层间绝缘层915、形成在下基底910上的电路元件912a、912b和912c、分别连接到电路元件912a、912b和912c的第一金属层914a、914b和914c、形成在第一金属层914a、914b和914c上的第二金属层916a、916b和916c、以及形成在外围电路结构PCS的最上金属层上的金属图案918。在一些实施例中，第一金属层914a、914b和914c可由具有相对高电阻的钨形成，并且第二金属层916a、916b和916c可由具有相对低电阻的铜形成。 [0067] 本说明书仅示出并描述了第一金属层914a、914b和914c以及第二金属层916a、916b和916c，但不限于此，并且至少一个或多个金属层还可形成在第二金属层916a、916b和 916c上。形成在第二金属层916a、916b和916c上的一个或多个金属层中的至少一些可由具有比形成第二金属层916a、916b和916c的铜低的电阻的铝形成。设置在下基底910上以覆盖电路元件912a、912b和912c、第一金属层914a、914b和914c以及第二金属层916a、916b和 916c或者与电路元件912a、912b和912c、第一金属层914a、914b和914c以及第二金属层 916a、916b和916c叠置的层间绝缘层915可包括绝缘材料(诸如，氧化硅、氮化硅等)。 [0068] 电路元件912a、912b和912c可连接到包括在外围电路100中的电路元件中的至少一个。为了更好地解释，第一电路元件912a可表示图3中描述的电压驱动器电路330的晶体管331、332、333和334中的一个，并且第二电路元件912b可表示去耦电容器340。第三电路元件912c可以是图5中描述的感测放大器120中的连接到位线BL的晶体管P11和N11中的一个。 [0069] 单元阵列结构CAS可包括上基底920、线间绝缘层925、线间绝缘层925上的导电线930、导电线930下方的贯穿电极922、导电线930上的单元结构CS和单元结构CS上的电容器结构990。线间绝缘层925可被形成以在平面图中围绕导电线930中的每条的下表面和侧表面，并填充导电线930之间的空间。导电线930可各自在第一水平方向(X方向)上延伸。导电线930可沿与第一水平方向(X方向)正交的第二水平方向(Y方向)间隔开，并且可在第一水平方向(X方向)上延伸。贯穿电极922可在垂直方向(Z方向)上延伸穿过上基底920到外围电路结构PCS的金属图案918，并且可将导电线930与感测放大器120的电路元件912c电连接。 导电线930可用作存储器装置10的位线BL。贯穿电极922可用于填充存储器装置10的贯穿过孔(THV)。 [0070] 分离绝缘层935可形成在导电线930上。分离绝缘层935可包括在第一水平方向(X方向)上延伸的沟道沟槽935T，并且可形成通过沟道沟槽935T彼此间隔开的绝缘图案。沟道层936可形成在沟道沟槽935T中。沟道层936可沿沟道沟槽935T的侧表面和底表面延伸并电连接到导电线930。栅极介电层940可形成在沟道沟槽935T中的沟道层936上。栅极介电层940可位于沟道层936与栅电极950之间。栅电极950可形成在沟道沟槽935T中的栅极介电层 940上。在一些实施例中，栅电极950可包括在一个沟道沟槽935T内彼此面对的第一栅电极 950A和第二栅电极950B。在这种情况下，每一个沟道层936两个晶体管的结构可被实现。第一栅电极950A可用作存储器单元阵列200的第一字线，第二栅电极950B可用作存储器单元阵列200的第二字线。 [0071] 在一些实施例中，阻挡绝缘层962和间隙填充绝缘层964可形成在第一栅电极950A与第二栅电极950B之间。第一栅电极950A可通过阻挡绝缘层962和间隙填充绝缘层964与第二栅电极950B分离。间隙填充绝缘层964可形成在阻挡绝缘层962上，以填充第一栅电极950A与第二栅电极950B之间的区域。在一些实施例中，覆盖层966可覆盖栅电极950的顶表面、阻挡绝缘层962的顶表面和间隙填充绝缘层964的顶表面。 [0072] 单元结构CS可包括垂直沟道晶体管结构。垂直沟道晶体管可表示沟道层936的沟道长度在与上基底920的上表面垂直的垂直方向(Z方向)上延伸的结构。垂直沟道晶体管可包括沟道层936、栅电极950和位于沟道层936与栅电极950之间的栅极介电层940。垂直沟道晶体管的沟道层936可包括在垂直方向(Z方向)上布置的第一源极/漏极区域和第二源极/漏极区域。例如，沟道层936的下部可用作第一源极/漏极区域，并且沟道层936的上部可用作第二源极/漏极区域。沟道层936的在第一源极/漏极区域与第二源极/漏极区域之间的部分可用作沟道区域。 [0073] 接触层970可形成为与沟道层936的顶表面接触。接触层970可连接沟道层936和电容器结构990。沟道层936的与第一栅电极950A邻近的顶表面可连接到一个接触层970，并且沟道层936的与第二栅电极950B邻近的顶表面可连接到另一接触层970。 [0074] 电容器结构990可形成在分离绝缘层935和接触层970上。电容器结构990可与接触层970的顶表面接触。电容器结构990可存储由导电线930和栅电极950控制的数据。电容器结构990可包括下电极992、电容器介电层994和上电极996。电容器结构990可使用在下电极992与上电极996之间生成的电位差将电荷存储在电容器介电层994中。 [0075] 垂直沟道晶体管结构中的一个和电容器结构990中的一个可被包括在存储器单元中，因此单元阵列结构CAS可包括单元结构CS和电容器结构990。 [0076] 图10是用于描述根据公开的实施例的包括存储器装置的电子装置的系统1000的框图。 [0077] 参照图10，系统1000可包括相机1100、显示器1200、音频处理器1300、调制解调器1400、DRAM 1500a和1500b、闪存1600a和1600b、输入/输出(I/O)装置1700a和1700b以及应用处理器(在下文中被称为AP)1800。系统1000可被实现为膝上型计算机、移动电话、智能电话、平板个人计算机、可穿戴装置、医疗保健装置或物联网(IoT)装置。系统1000还可被实现为服务器或个人计算机。 [0078] 相机1100可在用户控制下捕获静态图像或动态图像，并且可将捕获到的图像/视频数据存储或发送到显示器1200。音频处理器1300可处理包括在闪存1600a和1600b中的音频数据或网络内容。调制解调器1400可调制和发送用于有线/无线数据的发送/接收的信号，并且接收侧可解调将被恢复的信号。I/O装置1700a和1700b可包括提供数字输入和/或输出能力的装置(诸如，通用串行总线(USB)或存储设备、数码相机、安全数字(SD)卡、数字通用光盘(DVD)、网络适配器、触摸屏等)。 [0079] AP 1800可控制系统1000的总体操作。AP 1800可包括控制器或控制块1810、加速器块或加速器芯片(或加速器)1820(例如，作为用于数据操作的专用电路的加速器块或与AP 1800分开的加速器芯片)和接口块(或接口)1830。AP 1800可控制显示器1200以在显示器1200上显示存储在闪存1600a和1600b中的一些内容。当用户输入通过I/O装置1700a和1700b而被接收到时，AP 1800可执行与用户输入对应的控制操作。AP 1800可包括作为用于人工智能(AI)数据计算的专用电路的加速器块，或者可包括与AP 1800分离的加速器芯片 1820。DRAM 1500b可附加地安装在加速器块或加速器芯片1820上。作为专用于执行AP 1800的特定功能的功能块的加速器可包括作为专用于处理图形数据的功能块的图形处理器(GPU)、作为专用于执行AI计算和推断的块的神经处理器(NPU)、和作为专用于数据传输的块的数据处理器(DPU)。 [0080] 系统1000可包括DRAM 1500a和1500b。AP 1800可通过符合联合电子装置工程委员会(JEDEC)标准的命令和模式寄存器(MRS)设置来控制DRAM 1500a和1500b，或者可通过设置DRAM接口规则来通信，以便使用公司特定的功能(诸如，低电压/高速/可靠性和循环冗余校验(CRC)/纠错码(ECC)功能)。例如，AP 1800可通过符合JEDEC标准的接口(诸如，LPDDR4和LPDDR5)来与DRAM 1500a通信，并且加速器块或加速器芯片1820可通过设置新的DRAM接口协议来通信，以便控制具有比DRAM 1500a高的带宽的与加速器1820相关联的DRAM 1500b。 [0081] 图10仅示出了DRAM 1500a和1500b，但不限于此，并且只要AP 1800或加速器芯片1820的带宽、响应速度和电压条件被满足的任何存储器(诸如，相变随机存取存储器(PRAM)、静态随机存取存储器(SRAM)、磁随机存取存储器(MRAM)、电阻随机存取存储器(RRAM)、铁电随机存取存储器(FRAM)或混合RAM)可被使用。DRAM 1500a和1500b具有比I/O装置1700a和1700b或闪存1600a和1600b相对更小的延迟和带宽。当系统1000通电时，DRAM 1500a和1500b可被初始化，并且可在加载操作系统和应用数据时用作操作系统和应用数据的临时存储，或者用作各种软件代码的执行空间。 [0082] 在DRAM 1500a和1500b中，包括加法、减法、乘法和除法的四个算术运算、向量运算、地址运算或FFT(快速傅里叶变换)运算可被执行。另外，用于执行的用于推断的功能可在DRAM 1500a和1500b内被执行，其中，推断可使用人工神经网络在深度学习算法中被执行。深度学习算法可包括用于通过各种数据对模型进行学习的训练操作，和用于使用学习的模型识别数据的推断操作。作为示例实施例，由用户通过相机1100捕获的图像被信号处理并存储在DRAM 1500b中，并且加速器块或加速器芯片1820可执行用于使用存储在DRAM 1500b中的数据识别数据的AI数据运算和/或用于推断的功能。 [0083] 系统1000可包括具有比DRAM 1500a和1500b大的容量的存储设备或闪存1600a和1600b。加速器块或加速器芯片1820可使用闪存1600a和1600b来执行训练操作和/或AI数据运算。在一些实施例中，闪存1600a和1600b可包括存储器控制器1610和闪存装置1620，并且可使用包括在存储器控制器1610中的算术单元更高效地执行由AP 1800和/或加速器芯片 1820执行的训练操作和AI数据运算。闪存1600a和1600b可存储通过相机1100拍摄的图片或通过数据网络发送的数据。例如，增强现实/虚拟现实、高清(HD)或超高清(UHD)内容可被存储。 [0084] 在系统1000中，DRAM 1500a和1500b可包括参照图1至图9描述的存储器装置。存储器装置可包括安装在半导体基底上的外围电路结构和垂直地叠置在外围电路结构上的单元阵列结构。单元阵列结构可包括垂直沟道晶体管结构和与其连接的电容器结构分别被形成的存储器单元区域。外围电路结构可包括：包含用于感测存储器单元区域的位线的感测放大器的第一区域和与第一区域邻近设置的第二区域。第二区域可包括：用于驱动内部电源电压VINTA、位线预充电电压VEQ或高电压VPP的电压驱动器电路、以及连接到每条电压线的去耦电容器。可通过减小由于电压线的电压波动导致的噪声的影响来提高储器装置的性能。 |
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