子分类：
- H01L27/01：·只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
- H01L27/02：·包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的；包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
- H01L27/14：· 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的，或适用于通过这样的辐射控制电能的半导体组件的
- H01L27/15：·包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
- H01L27/16：·包括含有或不含有不同材料结点的热电元件的；包括有热磁组件的
- H01L27/18：·包括有呈现超导电性的组件的
- H01L27/20：·包括有压电组件的；包括有电致伸缩组件的；包括有磁致伸缩组件的
- H01L27/22：·包括有利用电—磁效应的组件的，例如霍尔效应；应用类似磁场效应的
- H01L27/24：·包括无电位跃变势垒或表面势垒的用于整流、放大，或切换的固态组件的
- H01L27/26：·包括有体负阻效应组件的
- H01L27/28：· 包括使用有机材料作为有源部分，或使用有机材料与其他材料的组合作为有源部分的组件
| 序号 | 专利名 | 申请号 | 申请日 | 公开（公告）号 | 公开（公告）日 | 发明人 |
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| 141 | 半导体测试垫结构 | CN200910209146.6 | 2009-10-28 | CN101740544B | 2011-12-21 | 陈宪伟; 陈英儒; 刘豫文; 蔡豪益; 郑心圃 |
| 一种具有集成管芯-分离保护势垒的半导体测试垫互连结构，所述互连结构包括多个垂直堆叠金属层，每个金属层包括通过电介质材料层与其他测试垫分离的电导体测试垫。在一个实施例中，至少一个第一金属通孔条嵌入到互连结构内部，并将金属层中的每个测试垫电互连到一起，某些实施例中，通孔条基本上沿着每个测试垫限定的整个第一侧延伸。在其他实施例中，可以提供一对相对的通孔条，并设置在由半导体晶片的划线带限定的管芯分离切割线的相对侧上。 | ||||||
| 142 | 半导体装置 | CN200710006161.1 | 2007-01-31 | CN101013695B | 2011-12-21 | 荒泽亮; 岩渊友幸 |
| 半导体装置本发明的目的在于可以通过测量TEG的电特性管理由蒸发沉积工序导致的半导体装置内的元件的电特性的变化。本发明的技术要点如下：在有源矩阵型EL面板的衬底100中提供有使用蒸发沉积法形成膜的蒸发沉积区域101，并在所述蒸发沉积区域101中提供有像素区域102。TEG109设置在使用蒸发沉积法形成膜的蒸发沉积区域101内的像素区域102的外侧。用来测量TEG109的测量用端子部110设置在密封区域103外部。 | ||||||
| 143 | 化合物半导体装置及其制造方法 | CN201010198383.X | 2010-06-07 | CN102270635A | 2011-12-07 | 彭国瑞; 赵传珍; 刘慈祥 |
| 一种化合物半导体装置及其制造方法。该半导体装置包括：砷化镓基板，具有第一突出部与第二突出部，其中该第一突出部位于该砷化镓基板的第一部之上，而该第二突出部位于该砷化镓基板的第二部之上；第一元件，设置于该第突出部之上；以及第二元件，设置于该第二突出部之上。 | ||||||
| 144 | 平面螺旋电感 | CN201010263865.9 | 2010-08-24 | CN102208405A | 2011-10-05 | 石艳玲; 李曦; 张建军; 赵宇航; 王勇 |
| 本发明公开了一种平面螺旋电感，所述平面螺旋电感包括：半导体衬底；介质层，形成于所述半导体衬底上；平面螺旋电感主体，形成于所述介质层上；绝缘隔离结构，形成于所述半导体衬底中并与所述平面螺旋电感主体相对应。本发明提供的平面螺旋电感增加了绝缘隔离结构，所述绝缘隔离结构可降低平面螺旋电感的衬底损耗；并且，所述绝缘隔离结构的工艺与CMOS的前端工艺兼容，可不增加任何制备成本，提高平面螺旋电感的品质因子。 | ||||||
| 145 | 半导体器件、显示器件和具有该半导体器件的电子器件 | CN201010619574.9 | 2006-08-11 | CN102148008A | 2011-08-10 | 木村肇 |
| 本发明的名称是“半导体器件、显示器件和具有该半导体器件的电子器件”。本发明提供一种半导体器件，可以防止电流在信号写入操作时流入显示元件，而不增加功耗，和不改变给每行负载提供电流的电源的电位。当预定电流提供给晶体管以设置晶体管的栅-源电压时，调整晶体管的栅极端子电位，从而防止电流流入连接到晶体管源极端子的负载。因此，使连接到晶体管栅极端子的导线的电位不同于连接到晶体管漏极端子的导线的电位。在那时，变换晶体管的操作，从而使得可以流动大量电流，并且几乎不引起寄生到导线等等的交叉电容或导线电阻的影响，并且快速进行设置操作。 | ||||||
| 146 | 基于预成型阳极氧化铝的亚微米图形衬底制作方法 | CN200910192331.9 | 2009-09-15 | CN101660187B | 2011-08-10 | 张佰君; 黄智聪; 王钢 |
| 本发明公开一种基于预成型阳极氧化铝的亚微米图形衬底制作方法，其包括以下步骤：在衬底上先镀上一铝层；在铝层表面均匀涂敷一微球结构层，并在微球表面蒸镀耐蚀性金属，蒸镀的耐蚀性金属将通过微球结构层间隙沉积在铝层表面，再将微球结构层去除；用稀酸进行腐蚀，在铝层上所蒸镀的金属之间形成凹坑，完成预成型的过程；利用浓酸将铝层上的耐蚀性金属去除；对铝层进行阳极氧化，形成具有预设孔洞结构图形的氧化铝层；利用氧化铝层作为掩模，通过刻蚀将氧化铝层上的孔洞结构图形转移到衬底上；去除氧化铝层，得到亚微米图形的衬底。本发明具有操作简单、快速、成本较低、孔径可控的优点。 | ||||||
| 147 | 具有电流泄漏减小设计的半导体集成电路 | CN200680036477.9 | 2006-08-29 | CN101278248B | 2011-07-27 | 吴学俊 |
| 半导体集成电路包括CMOS受控反相器，该反相器包括串联的PMOS和NMOS晶体管。所述NMOS晶体管的源极通过用于电压VSS的功率选通的附加的NMOS晶体管耦合至接地线。所述PMOS晶体管的源极可通过用于电压VDD的功率选通的附加的PMOS晶体管耦合至电源线。所述反相器接收输入信号IN以及早于所述输入信号转变的互补形式。响应所述输入信号，所述反相器产生输出信号。接收所述输出信号和所述互补输入信号的NAND门控制了功率选通NMOS晶体管。接收所述输出信号和互补输入信号的NOR门控制功率选通PMOS晶体管。通过输出信号和互补输入信号的反馈，执行至CMOS反相器的功率选通，实现了通过CMOS受控反相器的电流泄漏的减小。通过功率选通晶体管进行的自泄漏减小可应用于另一类型的逻辑门，例如NAND、NOR和异或、AND、OR。 | ||||||
| 148 | 等金属长度的多指电感 | CN201010027244.0 | 2010-01-11 | CN102122565A | 2011-07-13 | 邱慈云; 徐向明; 蔡描 |
| 本发明公开了一种等金属长度的多指电感，包括，螺旋并联盘绕的多圈金属路径；所述每一金属路径的展开长度相等。本发明由于减小了并联的多条路径的金属长度差异，使并联的每条路径的电阻值相当，即流过每条路径的电流均一性增强。每指的金属长度差异减小，降低了高频下的相邻两指之间的临近效应的影响，在不牺牲电感值的条件下显著的提高了高频下电感的品质因数。对内径比较小的电感，这种结构对品质因数的提高尤为明显。 | ||||||
| 149 | 一种化学机械研磨工艺建模的集成电路版图结构 | CN200910312760.5 | 2009-12-31 | CN102117802A | 2011-07-06 | 阮文彪; 陈岚; 李志刚; 王强; 杨飞; 周隽雄; 叶甜春 |
| 本发明公开了一种化学机械研磨工艺建模的集成电路版图结构，属于集成电路制造工艺和版图设计技术领域。所述版图中包含多个长度和宽度大于100微米的矩形结构模块，模块与模块之间的距离为模块间距，所述模块间距大于100微米，模块由金属线和介质层构成，模块中金属线面积占模块总面积的比例为金属密度，所述模块为不同金属线宽的孤立线结构模块、不同金属密度和金属线宽的模块、不同金属线宽与密度组成的复合结构模块、或复合结构模块中不同模块间距的结构模块。本发明能够减少测试芯片和实验次数，节省建模成本和时间。 | ||||||
| 150 | 集成电路晶圆以及集成电路晶圆切割方法 | CN200910254048.4 | 2009-12-15 | CN102097428A | 2011-06-15 | 黄耀生 |
| 一种集成电路晶圆以及一种集成电路晶圆切割方法。集成电路晶圆包含晶圆基板、多个集成电路、多个测试键、保护层以及多条沟槽。集成电路以矩阵分布方式形成于晶圆基板上。测试键分别形成于集成电路之间。保护层覆盖晶圆基板的集成电路的一侧。沟槽以自保护层表面向下延伸的方式形成于集成电路及测试键之间。集成电路晶圆切割方法包含：于晶圆基板上形成集成电路以及测试键；形成保护层；形成多条沟槽；以及施外力于保护层在两并排相邻的沟槽所夹的区域，使晶圆基板沿两并排相邻沟槽至少其中之一的底部向下沿晶圆基板的晶格分离。 | ||||||
| 151 | MEMS器件 | CN200710181944.3 | 2007-10-17 | CN101168434B | 2011-06-15 | 渡边徹; 佐藤彰; 稻叶正吾; 森岳志 |
| 本发明提供一种MEMS器件，该MEMS器件可以减少MEMS结构体和半导体基板之间的寄生电容。MEMS器件(1)具备MEMS结构体(30)，该MEMS结构体(30)具有隔着绝缘层形成在半导体基板(10)上的固定电极20和可动电极(26)，在固定电极(20)的下方的半导体基板(10)上形成有阱(13)，当固定电极(20)被施加正的电压时，阱(13)是p型阱。另外，对阱(13)施加电压以使阱(13)成为耗尽状态。该电压为使阱(13)维持耗尽状态的电压。 | ||||||
| 152 | 在通孔中制造聚合物存储器件的方法和系统 | CN200480019684.4 | 2004-05-11 | CN1820325B | 2011-06-08 | N·H·特里普沙斯; M·布伊诺斯基; S·K·潘格尔勒; U·奥科罗安扬武; A·T·惠; C·F·里昂; R·苏布拉马尼安; S·D·洛帕京; M·V·恩戈; A·M·哈图里; M·S·张; P·K·章; J·V·奥格尔斯比 |
| 本发明的一个方面涉及一种在通孔中制造聚合物存储器件的方法。该方法包含下列步骤：提供半导体衬底，该半导体衬底上具有至少一个含金属层；在该含金属层中形成至少一个铜接触点；在该铜接触点上形成至少一个电介质层；在该电介质层中形成至少一个通孔，以便露出该铜接触点的至少一部分；在该通孔的下方部分中形成聚合物材料；以及在该通孔的上方部分中形成上电极层。 | ||||||
| 153 | 顶层和次顶层金属均加厚的集成电路制作方法及叠层电感 | CN200910201908.8 | 2009-12-08 | CN102087996A | 2011-06-08 | 邱慈云; 徐向明; 蔡描; 王生荣 |
| 本发明公开了顶层和次顶层金属均加厚的集成电路制作方法及叠层电感；该方法包括：制作多层金属，其中顶层和次顶层金属的厚度均大于2.8微米。本发明通过加厚顶层和次顶层金属的厚度，有效降低了顶层和次顶层金属的电阻率，从而提高了片上电感的Q值。 | ||||||
| 154 | 用于平板显示器的直接探测传感器 | CN200680013627.4 | 2006-04-21 | CN101228450B | 2011-06-08 | 大卫·W·加德纳; 安德鲁·M·哈夫雷拉克 |
| 传感器线性阵列中各传感器部分地包括，探测电极和与之相关的反馈电路。探测电极适于被引入其上形成有多个像素电极的平板附近，以电容性探测像素电极上的电压。各反馈电路用于通过反馈信号有源驱动与之相关的电极，从而在固定偏置下保持与之相关的电极上的电压。各反馈电路可包括放大器，所述放大器具有与探测电极耦合的第一输入端和耦合以接收偏置电压的第二输入端。此放大电路的输出信号用于产生有源驱动探测电极的反馈信号，偏置电压可以为地电位。 | ||||||
| 155 | 半导体器件及其制造方法 | CN201010002293.9 | 2010-01-20 | CN102034755A | 2011-04-27 | 金承范 |
| 本发明公开一种半导体器件及其制造方法。该半导体器件包括半导体基板，所述半导体基板具有限定有源区的沟槽。在有源区的沿着纵向延伸的侧壁上形成壁氧化物，并且在沟槽中形成元件隔离层。制造半导体器件的方法包括：在半导体基板上形成线形的第一沟槽以限定有源区；在第一沟槽的表面上形成壁氧化物；形成将有源区分成多个有源区的第二沟槽；以及用元件隔离层填充沟槽。 | ||||||
| 156 | 抑制衬底涡流效应的微电子机械电感及其制备方法 | CN200710022360.1 | 2007-05-15 | CN101060027B | 2011-04-27 | 廖小平; 武锐 |
| 抑制衬底涡流效应的微电子机械电感以GaAs(1)为衬底，在GaAs衬底(1)的上表面有一层AlGaAs薄膜(2)，在AlGaAs薄膜(2)的上表面有一层SiN介质层(3)，电感的上层线圈(5)悬空在SiN介质层(3)的上方，电感的上层线圈(5)的中心与位于AlGaAs薄膜(2)上的电感的下层引线(4)连接，电感的上层线圈(5)的外边缘连接第一共面波导信号线(61)；接地屏障(7)为插指形状连接在共面波导地线的内侧并位于电感器上层线圈(5)与AlGaAs薄膜(2)之间；第一共面波导信号线(61)、第二共面波导信号线(62)和第一共面波导地线(81)、第二共面波导地线(82)共同构成共面波导传输线。 | ||||||
| 157 | 使用较高电压供电电平的低电压逻辑操作 | CN200510114983.2 | 2005-11-16 | CN1812094B | 2011-04-13 | 塞哈特·苏塔迪嘉 |
| 提供了一种使用较高电压供电电平的低电压逻辑操作。网络设备包括第一信道模块、与第一信道模块串联的第二信道模块、与第二信道模块串联的第三信道模块、以及与第三信道模块串联的第四信道模块。第一和第四模块串联连接在第一和第二参考电势之间。第一、第二、第三和第四信道模块在功能上等同。 | ||||||
| 158 | 用于高动态范围图像传感器感测阵列的系统和方法 | CN200880128376.3 | 2008-02-25 | CN101981694A | 2011-02-23 | S·达维多维奇 |
| 本发明涉及用于高动态范围图像传感器感测阵列的系统和方法。公开了一种异类图像传感器阵列的方法，所述图像传感器阵列包括互连在一起的多于一个的图像传感器结构。使用单个图像传感器结构输出数据或来自多于一个的图像传感器结构的输出数据，计算每个图像传感器结构或像素的最终图像传感器阵列图像输出。当与其它图像传感器阵列结构相比时，异类阵列表现出复杂性、成本、功耗、设备产量和可靠性方面的益处。 | ||||||
| 159 | 半导体装置以及其制造方法 | CN200710005807.4 | 2007-02-25 | CN101026163B | 2011-02-23 | 高野圭惠; 加藤清; 桑原秀明 |
| 提供处理技术较简单且可以以少元件存储多值数据的新的存储器。通过使在第一存储元件中的第一电极的形状的一部分与在第二存储元件中的第一电极的形状不同，使第一电极与第二电极之间的电阻变化的电压值不同，来在一个存储单元中进行存储超过一位的多值信息。通过部分地加工第一电极，可以增加每单位面积的存储容量。 | ||||||
| 160 | 一种晶圆结构及其制造方法 | CN201010235721.2 | 2010-07-23 | CN101958317A | 2011-01-26 | 仇超 |
| 本发明提供了一种晶圆结构包括：嵌入多个埋氧化层的半导体衬底，多个埋氧化层在半导体衬底的内部横向间隔生成。本发明还提供晶圆结构的制造方法包括：在晶圆的表面注入氧离子，在需要氧化的半导体衬底内部生成埋氧化层，未嵌入埋氧化层的半导体衬底构成电器件的基板，位于埋氧化层之上的半导体衬底构成光器件的基板。在晶圆上不仅有可以制造电器件的基板，还集成了制造光器件的基板，实现了光电集成元件一体化。 | ||||||
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